JP2010087509A - 縦型の誘電体層を有する半導体素子構造 - Google Patents

縦型の誘電体層を有する半導体素子構造 Download PDF

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Abstract

【課題】歩留りを向上できる半導体構造の製造方法を提供する。
【解決手段】本発明の半導体構造の製造方法は、第１面１０１および第２面１０２’を有する第１半導体ボディ１００を、第１面１０１から垂直方向に第１半導体ボディ１００の中を伸びて第１半導体ボディ１００を各半導体区域１１’、２１’にサブ分割する、互いに間隔をおいて配置された各第１誘電体層３１を有するように設ける工程と、第１面１０１に第２半導体ボディ２００を設ける工程と、第１半導体ボディ１００の厚みを、第２面１０２’から垂直方向において少なくとも各第１誘電体層３１の位置まで低減する工程とを含む。
【選択図】図１Ｃ

Description

本発明は、パワー半導体素子構造に関する。
パワー半導体素子の開発における１つの目的は、所定の電圧遮断能力を得るために可能な限り低いオン抵抗を実現することである。パワーＭＯＳＦＥＴといったパワー半導体素子は、例えばドリフトゾーンを有している。半導体素子がオフ状態であり、逆電圧が存在する場合に、ドリフトゾーンは、ドリフトゾーン内に空間電荷ゾーンが広がるという方法によって、上記逆電圧を許容する。半導体素子のオン抵抗は、特にドリフトゾーンのドーピング濃度に依存する。
オン抵抗を低減するために、ドリフトゾーンに隣接して、ドリフト制御ゾーンを設けることが可能である。ドリフト制御ゾーンは、誘電体層によってドリフトゾーンから誘電的に絶縁されており、誘電体層に沿ってドリフトゾーン内の導電性チャネルを制御するように機能する。
本発明の一形態は、半導体構造の製造方法に関する。上記方法は、第１面および第２面を有する第１半導体ボディが、互いに間隔をおいて配置された複数の各第１誘電体層を、上記第１面から垂直方向に上記第１半導体ボディの中を伸びて有するように設ける工程と、上記第１半導体ボディを複数の各半導体区域にサブ分割する工程と、上記第１半導体ボディの第１面に、第２半導体ボディを堆積させる工程と、上記第１半導体ボディの厚みを上記第２面から垂直方向において少なくとも上記第１誘電体層の位置まで低減する工程とを含む。
他の一形態は、半導体素子に関する。上記半導体素子は、第１面、第２面、エッジ、上記エッジに対して水平方向において隣接するエッジ領域を備える半導体ボディと、上記半導体ボディの垂直方向に伸びる第１誘電体層によって互いに誘電的に絶縁されたドリフトゾーンおよびドリフト制御ゾーンと、上記ドリフトゾーンおよび上記エッジ領域に接触している、上記半導体ボディの第２面の領域にある第１接続ゾーンと、上記ドリフトゾーンと上記第１接続ゾーンとの間に配置された第３誘電体層と、上記第１面の領域にあるドリフト制御ゾーンのコンタクトゾーンおよび上記第１面の領域にあるエッジ領域のコンタクトゾーンとの間に接続された整流素子とを含み、上記ドリフト制御ゾーンは、少なくとも第２誘電体層によって上記エッジ領域から誘電的に絶縁されている。
以下に図面を参照しながら、多数の実施例を説明する。ここでは、図面は、必ずしも現実に即して縮尺されておらず、むしろ、本発明の原理を説明することに重点が置かれている。ここでは、本発明の原理を理解するために必要な部材または素子ゾーンだけを図面に示している。図面では、他に記載が無い限り、同一の参照番号は、同じ意味を有する同一の部材を示す。
複数の各半導体区域と上記各半導体区域間に配置された誘電体層とを有する半導体素子構造の製造方法の第１実施例における個々の各工程の内の一工程間での半導体ボディ構造の垂直方向の断面図である。 上記各工程の内の他の工程間での半導体ボディ構造の垂直方向の断面図である。 上記各工程の内のさらに他の工程間での半導体ボディ構造の垂直方向の断面図である。 上記各工程の内のさらに他の工程間での半導体ボディ構造の垂直方向の断面図である。 半導体素子構造の製造方法の他の一実施例の各工程の一工程を示す断面図である。 上記各工程の内の他の工程を示す断面図である。 ストリップ型の半導体区域を含む半導体素子構造における、半導体ボディ構造の水平方向の一断面図である。 ストリップ型の半導体区域を含む半導体素子構造における、半導体ボディ構造の水平方向の他の断面図である。 ストリップ型の半導体区域を含む半導体素子構造における、半導体ボディ構造の水平方向のさらに他の断面図である。 ストリップ型の半導体区域を含む半導体素子構造における、半導体ボディ構造の水平方向のさらに他の断面図である。 四角形の半導体区域を含む半導体素子構造における、半導体ボディ構造の水平方向の断面図である。 半導体ボディ内に縦型誘電体層を製造する第１方法の各工程の内の一工程を示す垂直方向の断面図である。 上記各工程の内の他の工程を示す垂直方向の断面図である。 上記各工程の内のさらに他の工程を示す垂直方向の断面図である。 半導体ボディ内に縦型誘電体層を製造する方法の第２実施例における各工程の内の一工程を示す垂直方向の断面図である。 上記各工程の内の他の工程を示す垂直方向の断面図である。 上記各工程の内のさらに他の工程を示す垂直方向の断面図である。 半導体ボディ内に縦型誘電体層を製造する方法の第３実施例における各工程の内の一工程を示す垂直方向の断面図である。 上記各工程の内の他の工程を示す垂直方向の断面図である。 上記各工程の内のさらに他の工程を示す垂直方向の断面図である。 半導体ボディ内に縦型誘電体層を製造する第４方法における各工程の内の一工程を示す垂直方向の断面図である。 上記各工程の内の他の工程を示す垂直方向の断面図である。 上記各工程の内のさらに他の工程を示す垂直方向の断面図である。 半導体素子の一実施例である、半導体ボディ構造の垂直方向の断面図である。 半導体素子の絶縁構造の第１実施例を示す垂直方向の断面図である。 上記絶縁構造の第２実施例を示す図である。 図１１に係る絶縁構造の製造方法の一実施例における各工程の内の一工程を示す垂直方向の断面図である。 上記各工程の内の他の工程を示す垂直方向の断面図である。 上記各工程の内のさらに他の工程を示す垂直方向の断面図である。 上記各工程の内のさらに他の工程を示す垂直方向の断面図である。 ドリフトゾーン、ドリフト制御ゾーン、および誘電体層を有する半導体素子構造の他の一製造方法における各工程の内の一工程を示す垂直方向の断面図である。 上記各工程の内の他の工程を示す垂直方向の断面図である。 上記各工程の内のさらに他の工程を示す垂直方向の断面図である。 上記各工程の内のさらに他の工程を示す垂直方向の断面図である。 図１３に係る方法によって製造した半導体素子の一部を示す部分断面図である。 接続ゾーンから誘電的に絶縁されたドリフト制御ゾーンと、半導体ボディのエッジ領域の、上記接続ゾーンと上記ドリフト制御ゾーンとの間に配置された整流素子とを備える半導体素子の一実施例を示す垂直方向の断面図である。 図１５に係る実施例を変形させた半導体素子を示す垂直方向の断面図である。 キャパシタンスを、半導体素子のドリフト制御ゾーンの領域に集積させた概略断面図である。 半導体素子のトランジスタセルの一実施例を示す概略断面図である。 半導体回路の一実施例を、半導体ボディの垂直方向の断面図によって示す概略断面図である。 半導体回路の一実施例を、半導体ボディの水平方向の断面図によって示す概略断面図である。
以下に、図１Ａないし図１Ｃを参照しながら、各第１誘電体層によって分離される複数の各半導体区域を有する半導体素子構造の製造方法の一実施例について説明する。図１Ａを参照する。本方法では、例えばシリコンからなる第１半導体ボディ１００を用意する。第１半導体ボディ１００は、第１面１０１、第１面１０１から隔てられた反対面である第２面１０２’、および、垂直方向の各第１誘電体層３１を有している。
各第１誘電体層３１は、第１面１０１から、上記第１面１０１に対して垂直方向に半導体ボディ１００の中に伸びている。図１Ａは、第１半導体ボディ１００の縦断面の部分図、すなわち、第１面１０１および第２面１０２’に対して垂直方向に走査される縦断面の一断面図である。
図１Ａに示す実施例では、第１誘電体層３１は、第１面１０１に対して垂直方向に伸びている。これに関して、本明細書の「各縦型誘電体層」とは、第１面１０１に斜めに伸びる誘電体層のことも意味し、すなわち第１半導体ボディ１００の垂直方向に伸びる一方向の部品だけを有している誘電体層のことを意味することは明らかである点を強調する。
各第１誘電体層３１の個々は、第１半導体ボディ１００を、水平方向において、すなわち垂直方向に対し直角方向に伸びる方向において、各半導体区域１１’、２１’にサブ分割（つまり、部分的に分割）している。上記各半導体区域１１’、２１’の２つは、１つの誘電体層に隣り合っている、つまり、１つの誘電体層によって互いに分離されている。以下では、１つの誘電体層によって分離されたこれら２つの各半導体区域を、第１半導体区域１１’および第２半導体区域２１’と呼ぶ。
第１半導体区域および第２半導体区域は、以下の製造工程において、同じ様に処理してもよいし、または、異なる様に処理してもよい。図１Ａの製造工程時には、第１半導体区域１１’および第２半導体区域２１’は、同一の半導体ゾーンであってよく、すなわち、同一のドーピングの型およびドーピング濃度を有していてよい。
図１Ａに示した実施例では、各第１誘電体層３１の個々は、互いに均一の間隔にて離間されているため、各第１半導体区域１１’および各第２半導体区域２１’は、各第１誘電体層３１に対し垂直方向において同じ各寸法を有している。具体的には図示していないが、各第１半導体区域１１’および各第２半導体区域２１’を、水平方向の各寸法が互いに異なるように形成することも可能である。
図３Ａを参照する。この図３Ａは、図１Ａに示した水平断面Ｂ−Ｂに沿って第１半導体ボディ１００を切断した断面図である。各誘電体層３１の個々は、互いに少なくともほぼ平行に配置された、水平方向に細長い誘電体層として形成されていることが可能である。そのとき、各第１半導体区域１１’および第２半導体区域２１’は、それぞれ、第１半導体ボディ１００の水平方向においてストリップ形状（帯状）になる。
図３Ｂを参照する。図３Ｂでは、第１半導体ボディ１００は、第１半導体ボディ１００の水平方向の境界を定めるエッジ１０３を有している。エッジ１０３に水平方向において隣接して面している半導体ボディ１００の領域を、以下では、半導体ボディ１００のエッジ領域１０４と呼ぶ。
半導体ボディ１００は、平面図または水平図において円形または長方形であってよい。図３Ｂは、半導体ボディが長方形の半導体ボディである場合の、水平断面Ｂ−Ｂにおけるエッジ１０３の領域を示す、第１半導体ボディ１００の部分図である。
各誘電体層３１は、図３Ｂの右部の破線が示すように、半導体ボディの水平方向においてエッジ１０３まで達していてよい。しかしながら、上記各誘電体層３１は、第１半導体ボディ１００の水平方向において、エッジ１０３から間隔を有して端部を備えていてもよい。各第１誘電体層３１がエッジ１０３から間隔を有して端部を備えていると、少なくとも第２半導体区域２１’とエッジ領域１０４との間には、垂直方向の各第２誘電体層３２が存在する。
第２誘電体層３２は、第１誘電体層３１と同じ様に、第１面１０１から垂直方向に第１半導体ボディ１００の中に伸びている。任意により、このような第２誘電体層３２を、第１半導体区域１１’と、図３Ｂにおいて破線で示されるエッジの区域１０４との間に配置してもよい。第１誘電体層３１および第２誘電体層３２は、第２半導体区域２１’を、第１半導体ボディ１００の水平方向において完全に包囲している。
各第２誘電体層３２は、図３Ｂに示すように、水平面において直線状且つ各第１誘電体層３１に対し直角方向に伸びていてもよい。このように各第２誘電体層を各第１誘電体層３１に対し直交させて配置することは、一例に過ぎないことを理解されたい。従って、各第２誘電体層を、例えば図３Ｃに示すように、水平面において特に円形に曲げて形成してもよいし、または、例えば図３Ｄに示すように、水平面において多角形にて突出した形状としてもよい。
以下に説明する製造工程中、第１半導体ボディ１００は、同一の型の複数の各第１半導体ボディ１００を有する半導体ウェハの一部であってよい。複数の各第１半導体ボディ１００は、互いに固定されて接続されている。このような他の半導体ボディは、図３Ｂにおいて破線によって示されている。以下に説明する製造工程の後、個々の半導体ボディを、切断または他の個別化技術によって個別化することが可能である。
ウェハレベルでは、（まだ個別化されていない）半導体ボディのエッジは、スクライビングチャネルまたはソーイングトラック（分割線）とも呼ばれる１つの線であり、この線に沿って、ウェハは個々のチップまたは素子に分割される。個々の半導体ボディのエッジ領域は、これらの分割線に水平方向において隣接する領域である。図３Ｂでは、このエッジを、概略的に１つの線として示している。実際には、このエッジは通常ある程度の幅、少なくとも、例えば鋸刃の幅と、鋸で切断するために必要な位置合わせ許容誤差とを足した幅を有している。
図４を参照する。この図４は、他の一実施例に係る第１半導体ボディ１００の水平断面図である。各第１半導体区域１１’は、格子型形状を有していてもよく、かつ、水平方向において、各第１誘電体層３１によって複数の各第２半導体区域２１’と分離されている。図示した実施例では、各第１誘電体層３１は、長方形のリングの形状を有しているが、図示していない形態では、六角形のリングまたは任意の多角形のリングといった環形の形状を有していてもよい。
これに応じて、各第２半導体区域２１’は、水平方向において、四角形、円形、六角形、または、任意の多角形の形状を有している。当然ながら、各第２半導体区域２１’が格子型形状を有していてもよく、この場合、第１誘電体層３１に包囲された第１半導体区域１１’は、この格子の空隙に配置される。図４の括弧内に示す参照番号は、上述した実施例に関する。
図１Ｂによれば、任意による次の各工程は、第１面１０１の領域において、各第２半導体区域２１’の中または各第２半導体区域２１’の上に、絶縁構造４０（破線に示す）を生成する工程を含む。各絶縁構造４０は、誘電体層を有する誘電体絶縁構造類であってもよいし、または、ｐｎ接合を有する接合絶縁構造類であってもよい。各絶縁構造４０は、各第２半導体区域２１’の誘電体絶縁または接合絶縁として機能する。
図１Ｃを参照すれば、次の各工程は、第１半導体ボディ１００の第１面１０１の領域に、第２半導体ボディ２００を固定する工程を含む。第２半導体ボディ２００は、２つの側面を有している。これら２つの側面は、第１面２０１および第２面２０２であり、第２面２０２は、第１半導体ボディ１００の第１面１０１に面している。
第２半導体ボディ２００を、第１半導体ボディ１００の第１面１０１の上に直接固定してもよいが、第１半導体ボディ１００の第１面１０１に予め堆積させた中間層３００に固定してもよい。第２半導体ボディ２００を第１半導体ボディ１００または中間層３００に固定させることは、例えば、いわゆるウェハ接合法によって行われる。
第２半導体ボディ２００は、以下に記載する各機能のうちの少なくとも１つを有している。これらの各機能とは、後の工程の間、第１半導体ボディ１００および第２半導体ボディ２００を有する半導体ボディ構造を機械的に安定させる機能と、接続ゾーンを形成するか、または、ドリフト制御ゾーンの区域１１’と導電的に接触した接続ゾーンの一部になる機能である。
第２半導体ボディ２００の電気特性は、第２半導体ボディ２００が、上述の一方の機能または両方の各機能を果たすことができる様に選択されている。第２半導体ボディは、必ずしも、均質な半導体ボディである必要がない点を強調する。従って、第２半導体ボディの、例えば一方または両方の側面２０１および／または２０２の上に、導電層または絶縁層を設けてもよい。これに関する実施例も以下に説明する。
図１Ｄを参照すれば、次の各工程は、第１半導体ボディ１００の寸法を、第２面１０２’から垂直方向において、正確に言うと少なくとも第１誘電体層３１または第２誘電体層（図１Ｄには示していないが、図３Ｄの第２誘電体層３２）の垂直方向の端部の位置のところまで低減する工程を含む。
このため、第１半導体ボディ１００を、例えばエッチング法、研削法、または研磨法によって、第２面１０２’から侵食させる。当然ながら、上述の方法を組み合わせてもよい。具体的には、研削法または研磨法の後で等方性エッチングを行う組み合わせが可能である。この場合、研削法によって生成される結晶欠陥は、等方性エッチングによって除去される。結晶欠陥は、後の素子の電気特性およびウェハの破損安定性を損なうものである。
本発明の製造方法の各工程が終了すると、第１半導体ボディ１００の第２面の領域において、各第１誘電体層３１は露出される。図１Ｄおよびそれに続く図の参照番号１０２は、第１半導体ボディ１００の厚みが低減された後の、第１半導体ボディ１００の第２面を示している。第１半導体ボディ１００を「薄く」している間、第２半導体ボディ２００は、半導体ボディ構造全体を機械的に安定させるように機能する。
上記機械的な安定化によって、半導体ボディ構造における、寸法精度が改善されるので、得られた半導体素子構造の電気特性等における各規格値のバラツキを低減できて、上記半導体素子構造の歩留りを向上できる。
これに関して、図１Ｃおよび図１Ｄの第１半導体ボディ１００および第２半導体ボディ２００の垂直方向の各寸法は、忠実に縮尺されたものでないことを強調する。具体的には、第２半導体ボディ２００の垂直方向における寸法は、第１半導体ボディ１００の垂直方向における寸法よりも大きくてよい。
２つの各半導体ボディ１００、２００を有する半導体構造を、以下では、短縮して半導体ボディと呼ぶ。この半導体ボディは、パワー半導体素子を形成するための基本構造として用いられ得る。この場合、各第１半導体区域１１’は後のパワー半導体素子の各ドリフトゾーンを形成し、各第２半導体区域２１’は後のパワー半導体素子の各ドリフト制御ゾーンを形成することが可能である。
これらについて以下にさらに説明する。この複合半導体ボディの各誘電体層３１の垂直方向における各寸法、または、各第１半導体区域１１’の各寸法が、このようなパワー半導体素子の電気特性に影響する。シリコンを半導体材料として用いる場合、後の素子の望ましい電圧遮断能力の１００ボルトにつき、垂直方向における約１０μｍの厚さの各第１半導体区域１１’が必要である。
これに関して、これら電気特性を設定するために、第１半導体区域１１’の垂直方向の寸法が所望の値に達するまで、第１半導体ボディ１００を薄くする、または、侵食させることが可能である点に留意されたい。従って、この工程中に、各第１誘電体層３１も、垂直方向において部分的に侵食され得る。
第１半導体ボディ１００は、単結晶の半導体材料から成る均質にドープされた半導体基板であってよい。しかしながら、第１半導体ボディ１００は、また、異なってドープされた半導体層を有していてもよい。従って、一例として、各第１誘電体層３１（および場合によっては各第２誘電体層３２）が配置される第１半導体ボディ１００の領域を、後に侵食される第１半導体ボディ１００の区域とは異なるように、正確に言うとドーピング濃度およびドーピングの型の両方が異なるようにドープしてもよい。
図２Ａおよび図２Ｂは、図１Ｄに係る半導体素子構造の製造方法の他の一実施例の工程を示す図である。本実施例では、半導体ボディ１００は、３つの各半導体層を有している。これら３つの各半導体層とは、第１半導体層１２１、第１半導体層１２１の上に配置された多孔質の半導体層である第２半導体層１２２、および、多孔質の半導体層１２２に堆積させた第３半導体層１２３であり、上記第３半導体層内に、各誘電体層３１が配置される。
第１半導体層１２１および第３半導体層１２３は、特に、単結晶の半導体層である。図２Ａおよび図２Ｂの説明とは異なる代替例として、個々のまたは全ての各誘電体層３１が多孔質の第２半導体層１２２の所まで達するように、または、多孔質の第２半導体層１２２の中まで達するように、個々のまたは全ての各誘電体層３１を形成してもよい。
第１半導体層１２１は、例えば、所望のようにドープすることが可能な半導体基板である。第３半導体層１２３は、例えば、エピタキシャル堆積法によって多孔質の半導体層１２２の上に形成されたエピタキシャル層である。エピタキシャル層を多孔質の半導体層の上に形成する方法、および、多孔質の半導体層を半導体基板の上に形成する方法は、基本的に公知であり、これに関するさらなる説明は省略する。
第１半導体ボディ１００の厚さを低減するために、図２Ｂを参照して、まず、第１半導体層１２１を、多孔質の半導体層１２２に沿って分離させる。この第１半導体層１２１の分離は、例えば、多孔質の半導体層１２２を水平方向において湿式化学エッチングすることによって行う。例えば多孔質のシリコンといった多孔質の半導体材料は、例えば結晶性のシリコンといった結晶性の半導体材料よりも、大幅に速いエッチング速度を有している。多孔質の材料と結晶性の材料との間のエッチング速度の違いは、１０，０００：１と１００，０００：１との間である。
エッチャントは、例えば、水酸化物イオンを含む溶液類、または、酸化媒体との混合により希釈されたフッ化水素酸（例えば、ＨＦおよびＨＮＯ3を含む溶液類）を含む。上述の速いエッチング速度のため、ウェハのレベルでも、すなわち同一の型の複数の各半導体ボディを有するウェハ全体を加工する場合でも、多孔質の半導体層１２２を水平方向にエッチングすることによって、第１半導体層１２１を短時間で、例えば数分以内に除去することが可能である。エッチング法の代わりに、レーザービームまたはウォータージェットを用いて、第１半導体層１２１が除去されるまで、多孔質の半導体層１２２を水平方向に、分離または除去するか、もしくは、侵食させてもよい。
除去した第１半導体層１２１を基に、新たな第１半導体ボディを形成することが可能である。新たな第１半導体ボディの形成は、表面を清浄化した後、半導体層１２１に新たな多孔質の半導体層を堆積させ、上記多孔質の半導体層に新たなエピタキシャル層を堆積させて、上記エピタキシャル層内に第１誘電体層を形成することによって実現される。エッチング法または研削法によって第１半導体ボディ１００の厚さを低減することとは対照的に、この方法は、除去した半導体材料を再び使用可能である。
図２Ａおよび図２Ｂを参照すると、各誘電体層３１が垂直方向において第３半導体層１２３の内部にて端部を有するように、各誘電体層３１を形成することが可能である。図１Ｄに関連して説明した各工程と同じ様に、少なくとも各誘電体層３１が露出されるまで、または、各第１半導体区域１１’および各第２半導体区域２１’が所望の垂直方向の寸法になるまで、第１半導体層１２１を、エッチング法、研削法、または研磨法によって除去し、その後、第３半導体層１２３を侵食させることが可能である。
説明した本代替法に従って、各誘電体層３１を、多孔質の第２半導体層の所まで、または多孔質の第２半導体層の内部まで達するように形成するならば、多孔質の半導体層１２２を除去した後に露出される表面に平坦化処理を施すだけで十分である。この平坦化処理には、研削、研磨、または、等方性エッチングが含まれる。
第１半導体ボディ１００と同様の方法で、第２半導体ボディ２００を層状に構成することが可能である。第２半導体ボディ２００は、多孔質の半導体層２２２（図２Ａおよび図２Ｂでは破線によって示される）を含む。上記多孔質の半導体層２２２も、同じ様に、第２半導体ボディ２００の一部を分離させることを可能にする。
例えば、さらなる工程を実行した後、第２半導体ボディ２００の一部を分離させる工程が終了した後では、半導体ボディ構造の機械的安定性は低減され得る。例えば、第２半導体ボディ２００を、例えば、後のパワー半導体素子のドレインゾーンといった接続ゾーンとして機能させる場合は、第２半導体ボディ２００を部分的に侵食させることが都合がよい。
第２半導体ボディ２００の厚さを低減することによって、上記接続ゾーンの電気抵抗は低減され得る。特に多孔質の半導体層２２２を省略するならば、従来の研削法および／またはエッチング法によってこの厚みを低減することが可能である。
縦型の各誘電体層３１を形成するために、任意の好適な方法を用いることが可能である。これらの方法は、後のパワー半導体素子に望まれる電圧遮断能力に応じて、垂直方向に第１半導体ボディ１００の中において数μｍから数１００μｍ伸び、例えば５０ｎｍと２００ｎｍとの間の厚みを有する縦型の各誘電体層３１の製造方法に適している必要がある。このような深さおよび薄さを有する縦型の各誘電体層を製造することが可能な方法の例について、以下に、図５〜図８を参照しながら説明する。これらの方法では、第１半導体ボディ１００は、単結晶の半導体ボディ、または、多孔質の半導体層を有する半導体ボディ（図２参照）であってよい。
図５Ａを参照する第１方法において、第１半導体ボディ１００内に、第１面１０１から各トレンチ１０４を形成する。各トレンチ１０４の深さは、第１半導体ボディ１００の垂直方向における、各第１誘電体層３１の所望の寸法に相当する。次に、図５Ｂに示すように、各トレンチ１０４の互いに向かい合う両側壁に、第１誘電体層３１をそれぞれ形成する。各誘電体層３１の形成には、例えば、誘電体層を、各トレンチの各側壁、トレンチの底部、および、第１半導体ボディ１００の第１面１０１上といった全域に形成することが含まれる。
この全域にわたる誘電体層は、例えば、誘電体層を堆積することによって、または、熱酸化法によって形成可能である。次に、この全域にわたる誘電体層を、例えば、異方性エッチング法によって少なくともトレンチの底部から除去する。これによって、図５Ｂに示す構造が得られる。図５に示すように、半導体ボディの第１面１０１上では、誘電体層を再び除去してもよいし、または、１つの誘電体層をそのまま残留させてもよい（図示しない）。
図５Ｃに示すように、各誘電体層３１を形成した後に残った残留の各トレンチを、各トレンチの各底部からエピタキシャル層を堆積させることによって充填する。次に、この方法の間に第１面１０１の上に堆積した半導体材料を、例えば研削法または研磨法によって侵食、除去する。
半導体ボディの第１面１０１上に誘電体層をそのまま残留させる方法では、上記誘電体層は、半導体材料が第１面１０１の上に堆積することを防止する。その後に生じることは、半導体材料が、トレンチの垂直方向および水平方向だけに成長・堆積することである。半導体材料を堆積させた後に第１面１０１を平坦化する後の工程の間には、第１面１０１に存在する誘電体層は、平坦化処理、研削法、または研磨法用の停止層として機能し得る。
上述の各工程の結果、垂直方向に伸びる各第１誘電体層３１を有する単結晶の半導体ボディ１００が形成される。最初に設けられた、トレンチ１０４をエッチングした半導体ボディ１００の半導体材料と、後に形成されたエピタキシャル層との間の境界が、図５Ｃの破線で示されている。
この第１半導体ボディ１００において、各第１半導体区域１１’は、エピタキシャル層であってよいが、各トレンチ１０４の製造工程中に各トレンチ１０４間に残留した各メサ区域であってもよい（図５Ａ参照）。図５Ｃの括弧内に示されていない参照番号は、各第１半導体区域１１’がエピタキシャル層である場合に関し、図５Ｃの括弧内に示される参照番号は、各第１半導体区域１１’がメサ区域である場合に関する。
各トレンチ１０４の水平方向における幅、および、トレンチ１０４間の相互の間隔は、後の各第１半導体区域１１’および各第２半導体区域２１’の水平方向に所望される各寸法によって決定される。この場合、各トレンチの幅が、各第１半導体区域１１’および各第２半導体区域２１’のうちの一方の水平方向の寸法を決定し、各トレンチ１０４間の相互の間隔が、各第１半導体区域１１’および各第２半導体区域２１’の他方の水平方向の寸法を決定する。
各トレンチの幅は、例えば、０．２μｍと５μｍとの間の範囲内、特に０．４μｍと２μｍとの間の範囲内である。各トレンチ１０４間の相互の間隔も、上記範囲内と同じであってもよいが、上記範囲内より大きくてもよい。
各トレンチ１０４の形状は、各第１半導体区域１１’および各第２半導体区域２１’の所望の形状によって決定される。ストリップ型の各第１半導体区域１１’および各第２半導体区域２１’（図３参照）を形成することが目的であるならば、各トレンチ１０４は、細長いトレンチであり、各トレンチの互いに向かい合う両側壁の位置に、第１誘電体層３１を形成する。各第２誘電体層３２（図３Ｄ参照）を形成するために、細長いトレンチ１０４の各端壁（底端部）にも誘電体層を形成する。上述の方法を用いる場合、各第２誘電体層３２の形成工程を、各第１誘電体層３１の形成工程と共に行うことが可能である。
第２誘電体層３２が、各第１半導体区域１１’および各第２半導体区域２１’の、エッジ領域１０４に対する境界を定めるようになっているのであれば、各トレンチ１０４に対し直交する水平方向に伸びる、さらなるトレンチを形成し、少なくとも上記さらなるトレンチの側壁に、第２誘電体層３２を形成する誘電体層を形成する必要がある。図４に関連して既に説明したように、柱型の各第２半導体区域２１’および各第１半導体区域１１’を形成することが目的であるならば、図５に係る方法において、第１半導体ボディ１００の第１面１０１から、柱型の各トレンチ１０４を形成する必要がある。
縦型の各誘電体層を形成するための他の一実施例の方法を、以下に、図６Ａ〜図６Ｃを参照しながら説明する。図６Ａに示すように、本方法は、第１面１０１から第１半導体ボディ１００の中まで伸びる縦型の各トレンチ１０５の形成方法を提供する。その後、図６Ｂに示すように、トレンチの一方の側壁だけに、誘電体層を形成する。これらの各誘電体層は、各第１誘電体層３１を形成する。
各第１誘電体層３１は、例えば、各トレンチ１０５を形成した後、露出した第１半導体ボディ１００の全域に誘電体層を堆積させ、次に、第１面１０１、各トレンチ１０５の底部、および各トレンチ１０５の１つの側壁から誘電体層を除去することによって、形成される。その後、各第１誘電体層３１を形成した後に残った残留の各トレンチに、誘電体層３１によって覆われていない側壁から各トレンチ１０５の底部までエピタキシー法を行うことによって、半導体材料をエピタキシャル堆積させて充填する。
半導体ボディの第１面１０１上では、図示したように、誘電体層を除去してもよいし、または、誘電体層をそのまま残留させてもよい（図示せず）。この場合、エピタキシャル法で形成した半導体材料のドーピング濃度は、具体的には、プロセス変動を考慮して、各トレンチ１０５が形成される領域の、第１半導体ボディ１００のドーピング濃度に類似した程度になるように選択される。この方法に基づいて、各第１誘電体層３１、および各第１半導体区域１１’、およびドリフトである各第２半導体区域２１’を形成する間に、各第１半導体区域１１’および各第２半導体区域２１’は、ほぼ同一にドープされる。
図５を参照して説明した方法では、各第１半導体区域１１’および各第２半導体区域２１’を、異なってドープすることが可能である。これは、説明したエピタキシー法において、トレンチ１０４が形成される領域の第１半導体ボディ１００のドーピングと異なるドーピング濃度および場合によっては異なるドーピングの型を有する半導体材料を、堆積させることによって可能である。
縦型の各誘電体層３１の形成方法の他の一実施例を、図７Ａ〜図７Ｃに示す。この方法では、第１半導体ボディ１００を製造するために、複数の各エピタキシャル層を連続的に堆積させる。この場合、各エピタキシャル層を形成した後、図７Ａのエピタキシャル層１１２に示す堆積させたエピタキシャル層内に各トレンチ１０６を形成する。
次に、図７Ｂに示すように、各トレンチ１０６を誘電体で充填する。こうして、後の各第１誘電体層３１の一部を形成する縦型の各誘電体区域３１’を形成する。個々のエピタキシャル層を順次互いに上に重なるように形成して個々のエピタキシャル層の各トレンチをそれぞれ形成し、個々の縦型の各誘電体区域３１’が垂直方向において互いに隣接し合うようにする。こうして第１誘電体層３１を形成する。図７Ｃは、この方法を行った後の第１半導体ボディ１００を示す図である。
上記方法では、誘電体材料で充填した複数のトレンチが中に形成された３つの各エピタキシャル層１１２、１１３、１１４を互いに重ねて堆積させたが、これは単に説明のためである。当然ながら、重ねて形成する各エピタキシャル層の数は、所望の数であってよい。これに関して、最初に形成するトレンチ（図７Ａ参照）を直接、半導体基板に形成してもよいこと、すなわち、これら第１トレンチを形成する前に、必ずしも、半導体基板にエピタキシャル層を堆積させなくてもよいことに留意されたい。
第１トレンチを形成する前に、エピタキシャル層を半導体基板に堆積させるなら、各トレンチ１０６がエピタキシャル層を通って半導体基板の中まで達するように、各トレンチ１０６を形成してよい。図７Ａでは、参照番号１１１は半導体基板を示し、参照番号１１２は、この半導体基板に最初に堆積させたエピタキシャル層を示す。
さらに、第１半導体ボディ１００の垂直方向において互いに隣接している縦型の各誘電体区域（図７Ｂでは３１’）が、直接、第１誘電体層３１を形成することが可能であることに留意されたい。さらに、最後のエピタキシャル層を堆積させた後、前に形成した誘電体層を、例えばエッチング法によってトレンチから除去すると共に、この除去した誘電体層を、例えば熱酸化法によって、他の誘電体層と置き換えることも可能である。同じことが、図５および図６を参照して説明した方法についても当てはまる。
図７を参照して説明した方法では、形成した各トレンチ１０６の、半導体ボディの水平方向における各寸法は、第１誘電体層３１の所望の各寸法に相当する。ここで、場合によっては第１誘電体層３１を熱酸化法によって形成する場合、形成される誘電体層３１の厚みは、前に形成したトレンチ１０６の幅よりも大きいことを考慮する必要がある。
縦型の各誘電体層を製造するための方法の他の一実施例では、図８Ａに示すように、最初に、各トレンチ１０７を形成する。各トレンチ１０７は、第１面１０１から垂直方向に第１半導体ボディ１００の中まで伸びているが、各トレンチ１０７の、半導体ボディの水平方向における各寸法は、後の各第１誘電体層３１の所望の厚さよりも大きい。
次に、図８Ｂに示すように、各トレンチ１０７を、エピタキシー法によって、各残留トレンチ１０８が残るまで、底部および各側壁から部分的に充填する。次に、これらの各残留トレンチを、縦型の誘電体層に必要とされる誘電体で充填する。充填した結果が、図８Ｃに示されている。トレンチを誘電体材料で充填するプロセスは、例えば熱酸化法によって、または、誘電体層を残留トレンチ１０８の中に堆積させることによって行われる。
図５〜図８を参照しながら説明した、縦型の各誘電体層を製造する方法は、単に一例であると理解され得ることを強調する。他の任意の方法を用いて、第１半導体ボディ１００内に縦型の各誘電体層３１を形成してもよいことは明らかであろう。
上述の各工程の間、例えばエピタキシー法の間に、誘電体層３１の誘電特性が変化する、具体的には悪化することがある。従って、このような誘電体層３１を、上述の工程の後または上記工程を行っている間に、例えばエッチング法によって除去し、改めて誘電体層３１を形成することが都合がよい。
この誘電体層３１を改めて製造する方法には、熱酸化法、および／または、１つまたは複数の誘電体層を堆積する方法が含まれ得る。新たに形成する誘電体層３１は、均質な層として形成可能であるが、互いに異なる各誘電体材料の連続層を有するように形成してもよい。
このような各誘電体材料は、例えば、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＨｆＯ2、ＴｉＯ2、または、集積回路のゲート絶縁に用いられる他の誘電体であり、これらは、純粋な形態、または、混合された形態であるか、または、純粋な形態および／または混合された形態の連続層である。
図１Ｄに係る、縦型の各誘電体層３１を備える第１半導体ボディ１００と、第１半導体ボディ１００に直接的または間接的に堆積させた第２半導体ボディ２００とを含む半導体ボディ構造を、縦型パワー半導体素子の製造工程の基本構造として用いることが可能である。このような縦型パワー半導体素子では、半導体素子の各ドリフトゾーン１１は、各第１半導体区域１１’内に形成され、各ドリフト制御ゾーン２１は、各第２半導体区域２１’内に形成される。このような縦型半導体素子の製造に関して、各第１半導体区域１１’を各ドリフトゾーンの区域と呼び、各第２半導体区域２１’を各ドリフト制御ゾーンの区域と呼ぶ。
図９は、図１Ｄに係る基本構造に基づく、ＭＯＳトランジスタとして具体化された縦型パワー半導体素子を示す縦断面図である。図９は、この基本構造のうちの、１つのドリフトゾーンの区域１１’および１つのドリフト制御ゾーンの区域２１’だけを示すものである。上記半導体素子は、このようなドリフトゾーンの区域１１’およびドリフト制御ゾーンの区域２１’を複数有していてもよいことは明らかである。
第１半導体ボディ１００、第２半導体ボディ２００、および、場合によっては中間層３００が、半導体ボディを形成する。第１半導体ボディ１００の厚さを低減することによって得られる第１半導体ボディ１００の第２面１０２を、以下では、上記半導体ボディの正面と呼び、第２半導体ボディ２００の第１面２０１を、以下では、上記半導体ボディの背面と呼ぶ。
上記半導体素子は、各ドリフトゾーンの区域１１’内に、それぞれ、１つのトランジスタセルを含み、上記トランジスタセルは、正面１０２の領域に配置されている。上記トランジスタセルは、ドリフトゾーンの区域１１’の正面１０２の領域に配置されたボディゾーン１２を含む。ボディゾーン１２は、例えばドーパント原子を正面１０２から注入および／または拡散させることによって形成される。ドーパント原子は、特に、ボディゾーン１２が形成されるドリフトゾーンの区域１１’に対して、ボディゾーン１２が相補的にドープされるように選択される。図示する実施例では、ボディゾーン１２の形成後に残った、垂直方向に第１誘電体層３１の端部まで達しているドリフトゾーンの区域１１’の残存体が、半導体素子のドリフトゾーン１１を形成している。
トランジスタセルは、ソースゾーン１３をさらに含み、ソースゾーン１３は、例えばドリフトゾーン１１と同一の導電型を有するが、ドリフトゾーン１１よりも高濃度にドープされている。ソースゾーン１３は、ボディゾーン１２によって、ドリフトゾーン１１から分離されている。このソースゾーン１３は、例えば、ドーパント原子を正面１０２からボディゾーン１２の中に注入および／または拡散させることによって形成される。
トランジスタセルは、さらに、ゲート電極１４を含む。ゲート電極１４は、ボディゾーン１２に隣接して配置されていると共に、ゲート誘電体１５によってボディゾーン１２から誘電的に絶縁されている。図示した実施例では、ゲート電極１４は、ソースゾーン１３およびボディゾーン１２を通ってドリフトゾーン１１の中まで伸びるトレンチの中に配置されている。図示した、トレンチ内に配置されたゲート電極１４を有するトランジスタセルを、トレンチトランジスタセルとも呼ぶ。
ソースゾーン１３は、水平方向において、第１誘電体層３１から間隔を有して配置されていてもよいが、誘電体層３１まで達していてもよい。
さらに、図９において点線で示したように、ボディゾーン１２と接続コンタクト６１との間には、コンタクトゾーン１６が、水平方向に配置されていてもよい。接続コンタクト６１は、ソースとボディゾーンとを接続させるものであり、ボディゾーン１２と同一の導電型をしているが、より高濃度にドープされている。
コンタクトゾーン１６は、部分的に、ソースゾーン１３の下方に配置されていてもよいが、少なくとも全ての点において、ゲート誘電体１５に達している必要はない。ソースゾーン１３は、水平方向に、誘電体層３１まで伸びていてもよく、コンタクトゾーン１６は、示した図面の面に関して、ソースゾーン１３の後方および／または正面に配置されていてもよい。
ソースゾーン１３およびコンタクトゾーン１６は、全長にわたって、ゲート電極１４を有するトレンチと誘電体層３１との間に位置していてもよいが、部分的に、例えば、島の形またはストリップ型に、半導体ボディの中に導入されていてもよい。
図示した半導体素子の場合、ドリフトゾーンの区域２１’内の正面１０２の領域には、半導体ゾーン２２が、少なくとも局所的に存在している。半導体ゾーン２２は、例えば、ドリフト制御ゾーンの区域２１’の基本ドーピングに対して相補的にドープされている。半導体ゾーン２２が、ドリフト制御ゾーン２１の接続ゾーンを形成する。この場合、ドリフト制御ゾーン２１は、ドリフト制御ゾーンの区域２１’の、接続ゾーン２２が形成された後に残った部分によって形成される。
半導体ボディの垂直方向において、上記接続ゾーン２２は、正面１０２から、隣接するボディゾーン１２と同じ所まで、半導体ボディの中を伸びていてよい。接続ゾーン２２およびボディゾーン１２は、例えば共通の注入法および／または共通の拡散法によって、形成可能である。これに関して、接続ゾーン２２およびボディゾーン１２は別の方法でも形成可能であり、必ずしも、半導体ボディの中を同じ所まで伸びている必要はない点を強調する。ドリフトゾーン１１およびドリフト制御ゾーン２１は、同一の導電型であってよく、特に、同一のドーピング濃度を有していてよい。
図９に示す半導体素子の場合、ドリフトゾーン１１と接触している第２半導体ボディ２００が、ＭＯＳトランジスタ構造のドレインゾーンを形成する。上記ドレインゾーンは、半導体素子の全てのトランジスタセルに共通である。
さらに、個々のトランジスタセルは、個々のトランジスタセルのソースゾーン１３が互いに導電的に接続され合っていると共に共通のソース端子Ｓに接続されていることによって、および、個々のトランジスタセルのゲート電極１４が互いに導電的に接続され合っていると共に共通のゲート端子Ｇに接続されていることによって、並列接続されている。
背面２０１の領域では、ドレインゾーン１７を形成する第２半導体ボディ２００に、半導体素子のドレイン端子Ｄを形成するメタライゼーション６２が堆積されていてよい。ソース端子Ｓ、ゲート端子Ｇ、およびドレイン端子Ｄとは別に、図示した素子は、第４端子、つまり接続ゾーン２２に接続されたドリフト制御ゾーン端子ＤＣを有している。
ドリフトゾーンの区域１１’では、中間層３００または第２半導体ボディに移行する領域に、任意により、さらなるドレインゾーンの区域１８が設けられていてもよい。さらなるドレインゾーンの区域１８は、ドリフトゾーン１１よりも高濃度にドープされた半導体領域によって形成される。上記さらなるドレインゾーンの区域１８は、中間層３００または第２半導体ボディ２００を堆積させる前に、ドーパント原子を注入または拡散させることによって形成可能である。
図９に示した素子の機能について、以下に説明する。説明のために、ＭＯＳトランジスタ構造を、ノーマリーオフｎ型導電性ＭＯＳＦＥＴのトランジスタ構造と仮定する。この場合、ソースゾーン１３、ドリフトゾーン１１、およびドレインゾーン１７は、ｎ型ドープされているが、ボディゾーン１２はｐ型ドープされている。
さらに説明のために、ドリフト制御ゾーン２１は、ドリフトゾーン１１と同じ導電型、すなわち本実施例では、ドリフト制御ゾーン２１はｎ型ドープされており、接続ゾーン２２は、ドリフト制御ゾーン２１に対して相補的にドープされていると仮定する。これに関して、以下の説明は、ｐ型導電型ＭＯＳＦＥＴにも当てはまることを強調する。この場合、上述の素子ゾーンのドーピングの型を入れ替える必要になると共に、以下に説明する電圧の極性も入れ替えが必要にある。
ドレイン端子Ｄとソース端子Ｓとの間に正電圧が存在する場合、且つ、ゲート端子Ｇに、ソースゾーン１３とドリフトゾーン１１との間のボディゾーン１２内にゲート誘電体１４に沿って反転チャネルを形成するために適した電位が存在している場合に、半導体素子はオン状態となる。ｎ型導電性ＭＯＳＦＥＴの場合、上記電位は、ソース端子Ｓの電位に対して正電位であると共に、少なくともトランジスタの閾値電圧の値だけソース電位よりも高い電位である。
さらに、素子がオン状態に駆動されると、ドリフト制御ゾーン２１は、誘電体層３１に沿ってドリフトゾーン１１内に蓄積チャネルを形成するために適した電位に帯電される。ｎ型ドープされたドリフトゾーン１１の場合、このような蓄積チャネルを形成するには、ドリフトゾーン１１に対して、正電位であるドリフト制御ゾーン２１の電位が不可欠である。
このような、ドリフト制御ゾーン２１のドリフトゾーン１１に対して正電位である電位を提供するために、ドリフト制御ゾーン端子ＤＣは、ゲート端子Ｇに結合させていることが可能である。
素子をオン状態に駆動するために、ゲート端子Ｇの電位は、例えば、ソース端子Ｓの電位よりも高く、５Ｖと２０Ｖとの間にある。素子がオン状態に駆動されると、ドリフトゾーン１１に電圧降下が起こる。すなわち、ドレインゾーン１７とソースゾーン１３との間の電圧差は、例えば１Ｖと３Ｖとの間、または、そうでなければより少なくなる。ドリフトゾーン１１のドレイン側の端部でさえも、ゲート電位にあるドリフト制御ゾーン２１とドリフトゾーン１１との間の電位差は、依然として、誘電体層３１に沿って蓄積チャネルを形成するには十分な程度存在する。
以下にさらに詳細に説明する絶縁構造４０は、素子がオン状態に駆動される間、ドリフト制御ゾーン２１が、ドレインゾーン１７およびドリフトゾーン１１の電位よりも高い電位に保持されることを保証する。従って、絶縁構造４０は、素子がオン状態に駆動される時に、ドリフト制御ゾーン２１のドレインゾーン１７の方向への放電を妨げる。
図１０に示すように、絶縁構造４０を、ｐｎ接合を有する接合絶縁構造として形成するための一実施例が提供される。上記絶縁構造４０は、ドレインゾーン１７に対して相補的にドープされた少なくとも１つの半導体ゾーン４１を有している。この相補的にドープされた半導体ゾーン４１は、ドリフト制御ゾーン２１に直接隣接していてよい。
この場合、ドリフト制御ゾーン２１と第１半導体ゾーン４１との間に、ドリフト制御ゾーン２１がドレインゾーン１７の方向に放電することを妨げるｐｎ接合が形成される。任意により、第１半導体ゾーン４１とドリフト制御ゾーン２１との間に、ドレインゾーン１７と同じ導電型の、ドレインゾーン１７よりも高濃度にドープされた半導体ゾーン４２（破線により示した）を設けることも可能である。
図１０に示す、ドレインゾーン１７に対して相補的にドープされた少なくとも１つの半導体ゾーン４１を有する絶縁構造を、第２半導体ボディ２００を堆積させる前に、例えば、ドーパント原子を第１半導体ボディ１００の第１面１０１を介してドリフトゾーンの区域２１の中に注入または拡散することによって形成する。ドレインゾーン１７と同じドーピングの型の任意のドレインゾーンの区域１８も、同様に形成可能である。
絶縁構造４０を形成した後、第１面１０１の領域内には、第１半導体ボディ１００の平面が存在する。この場合、第２半導体ボディ２００を第１面１０１の上に直接接着可能であるため、中間層３００は省略してもよい。しかしながら、任意により、図１０に係る絶縁構造４０を形成する場合にも、このような中間層３００を設けてもよい。このような中間層は、図１０では、破線によって示されている。
半導体素子がオン状態に駆動された状態において、ドリフト制御ゾーン２１内に正電位を形成するために、ｎ型ドープされたドリフト制御ゾーン２１には、正孔が必要とされる。図９に示した半導体素子の場合、正孔は、ドリフト制御ゾーン２１に対して相補的にドープされた接続ゾーン２２から利用可能になる。
半導体素子がオン状態に駆動された状態においてドリフト制御ゾーン２１に必要とされる電荷が、素子の閉開操作のたびに、新たに利用可能とならないように、例えばキャパシタといったストレージキャパシタンス５１が、任意により、ドリフト制御ゾーン端子ＤＣに接続されている。
ストレージキャパシタンス５１は、図示した実施例では、ドリフト制御ゾーン端子ＤＣとソース端子Ｓとの間に接続されているが、ドリフト制御ゾーン端子ＤＣと基準電位端子との間に接続されていてもよい。半導体素子への電力供給が停止されると、キャパシタ５１は、素子がオン状態に駆動される時にドリフト制御ゾーン２１に必要とされる電荷を蓄積するように機能する。
キャパシタ５１は、半導体ボディに集積されていてもよいし、および／または、格子の外側に形成されていてもよい。ドリフト制御ゾーン２１の電荷がゲート端子Ｇを介して使用可能になるならば、この場合は、例えばダイオード５２といった整流素子を、ゲート端子Ｇとドリフト制御ゾーン端子ＤＣとの間に接続させる。
整流素子５２は、素子がオフ状態に駆動されると、すなわち、ｎ型導電性ＭＯＳＦＥＴの場合にゲート端子Ｇが低電位にある時に、キャパシタンス５１が放電されることを妨げるものである。
ドレイン端子Ｄとソース端子Ｓとの間に正電圧が存在し、且つ、ゲート端子Ｇの電位が、ボディゾーン１２内に導電チャネルを生成する程度には十分でないならば、半導体素子は動作を停止する。この場合、空間電荷ゾーンまたは空乏層ゾーンが、ボディゾーン１２とドリフトゾーン１１との間のｐｎ接合から、ドレインゾーン１７の方向にドリフトゾーン１１の中に広がる。
この空間電荷ゾーンでは、電位は、ソース電極６１を介してソースゾーン１３と短絡したボディゾーン１２の電位から、ドレインゾーン１７の方向に増大する。半導体素子への電力供給が停止されると、対応する空間電荷ゾーンも、ドリフト制御ゾーン２１の中に広がる。これに関して、ドリフトゾーン１１およびドリフト制御ゾーン２１は、空間電荷ゾーンが広がるように、これらの素子ゾーンを形成するために用いられる半導体材料の半導体構造に対してドープされていると共に選択されていることを理解されたい。
半導体素子への電力供給が停止されると、ドリフトゾーン１１およびドリフト制御ゾーン２１に平行に伸びる空間電荷ゾーンによって、誘電体層３１の電圧負荷は、比較的小さくなる。従って、誘電体層３１を、極めて薄く実現することが可能である。すなわち、誘電体層３１を、半導体素子への電力供給が停止された時にドレインＤとソースＳとの間に存在する全ての電圧を取り上げることを可能にするために必要になる誘電体層よりもかなり薄く、実現することが可能である。
ドリフトゾーン２１が所定の電位にある場合、誘電体３１が薄ければ薄いほど、素子が１つの状態（例えば、オン状態）に駆動される時に蓄積チャネルがドリフトゾーン１１の中に形成されることは一層顕著になる。
上述の説明とは別に、ドリフトゾーン１１を、ボディゾーン１２と同じ導電型になるようにドープすることも可能である。この場合、素子をオン状態に駆動させると、反転チャネルが、誘電体層３１に沿ってドリフトゾーン１１の中に広がる。従って、ｎ型導電性ＭＯＳＦＥＴの場合、ドリフトゾーンはｐ型ドープされている。ドーピングの型とは無関係に、ドリフトゾーンのドーピング濃度は、公称逆電圧Ｖnominalを有する素子に求められる遮断能力によって決定される。
この場合、半導体素子のドリフトゾーンのドーピング量Ｎdriftは、少なくとも遮断しているｐｎ接合に近接した箇所において、以下の条件をほぼ満たすことになっている。
Figure 2010087509
 上記ドーピング量Ｎdriftは、好ましくは、逆電圧を挿入した後に得られる値の半分よりも少ないか、または、等しくなる。例えば、６００Ｖの公称逆電圧では、これは、約３・１０14／ｃｍ3のドーピング量の上限となり、この場合、選択されるドーピングは、具体的には約１．５・１０14／ｃｍ3よりも低い。
ドリフトゾーン１１が、ボディゾーン１３と同じ導電型であり、且つ、図９に示した実施例のように、ゲート誘電体１５が誘電体層３１から離間されて配置され、そのため、ゲート誘電体１５に沿ってボディゾーン１３内に形成される反転チャネル、および、誘電体層３１に沿ってドリフトゾーン１１の中に形成される反転チャネルが互いに離間されるならば、蓄積誘電体１５と誘電体層３１との間の、ボディゾーン１３の下方には、ボディゾーン１３およびドリフトゾーン１１に対して相補的にドープされた半導体ゾーンが、少なくとも局所的に設けられ得る（図示せず）。上記半導体ゾーンは、上述の２つの各反転チャネルを接続するものである。
図１１は、図９に示した半導体素子の部分図を基にした、絶縁構造４０の他の一実施例を示す図である。この絶縁構造４０は、ドリフト制御ゾーン２１とドレインゾーン１７との間に誘電体層４３を有している。これによって、ドリフト制御ゾーン２１は、そのドレイン側の端部において、ドレインゾーン１７から誘電的に完全に絶縁されている。
誘電体層４３は、水平方向において正確に、ドリフト制御ゾーン２１の水平方向の境界を形成する第１誘電体層３１まで、および場合によっては第２誘電体層３２（図３参照）まで達するように形成されていてよい。しかしながら、誘電体層４３は、隣接するドリフトゾーン１１と部分的に重なりあっていてもよい。これについては、図１１の点線によって示している。
図１および図２を参照しながら説明した製造工程の範囲において、誘電体層４３を形成する方法の一実施例を、以下に、図１２Ａ〜図１２Ｄを参照しながら説明する。図１２Ａに示すように、第１工程の間に、第１半導体ボディ１００の第１面１０１の全域にわたって、誘電体層４３’を形成する。誘電体層４３’は、例えば、熱酸化法または誘電体層を堆積させる方法によって形成される。この場合、誘電体層４３’は、誘電体層３１と同じ時点で形成可能である。
次に、図１２Ｂに示すように、誘電体層４３’が少なくともドリフト制御ゾーンの区域２１’を覆うように、誘電体層４３’をパターンニングする。この場合、誘電体層４３’をパターンニングした誘電体層４３は、部分的にドリフトゾーンの区域１１’を覆っていてもよい。例えば、ドリフトゾーンの区域１１’の上方にカットアウトを備えるエッチングマスクを用いたエッチング法によって、誘電体層４３’をパターンニングし、誘電体層４３’を、ドリフトゾーンの区域１１’の上方において少なくとも部分的に除去する。
次に、図１２Ｃに示すように、誘電体層４３と、ドリフトゾーンの区域１１’の露出された領域とに、中間層３００を堆積させる。この中間層３００は、例えば、高濃度にドープされた、多結晶性半導体材料またはシリコンといったアモルファス半導体材料から構成されており、第２半導体ボディ２００を上に結合させることが可能な平面を提供するように機能する。
詳細には図示しないが、この場合、中間層３００を堆積させた後、中間層３００が所望の平坦性を得るまで、または、極端な場合は、上記中間層がドリフトゾーンの区域１１’の上方の誘電体層４３間の空間だけを充填する程度まで、中間層３００を、特にエッチバック、研削バック、または、研磨バックしてもよい。
次に、図１２Ｄに示すように、中間層３００に、第２半導体ボディ２００を堆積させる。
中間層３００を形成する場合、中間層３００が半導体素子のドレインゾーン１７の一部を形成するように、中間層３００のドーピングの型を選択する。ドーパント原子を中間層３００からドリフトゾーンの区域１１’の中に内向拡散させることによって、任意によって設けるドレインゾーンの区域１８を形成してもよい。この場合、中間層３００は、ドレインゾーンの区域１８を形成するためのドーパント源として機能する。第２半導体ボディ２００を堆積させる前に、選択的または追加的に、イオン注入法および／またはイオン拡散法によってドレインゾーンの区域１８を形成してもよい。
図９に示した半導体素子の場合、第２半導体ボディ２００は、（場合によっては中間層３００および任意により存在するドレインゾーンの区域１８と共に）、半導体素子のドレインゾーンを形成する。これに関して、半導体素子の完成前に、すなわちドレイン電極３２を堆積させる前に、半導体ボディ２００の厚みを低減することによって、半導体ボディ２００の電気抵抗を低減することが可能であることを強調する。
この厚みは、例えば、研削バック法、エッチバック法、研磨法、または、これらの方法を組み合わせることによって、あるいは、上述のように半導体ボディ２００の一部を多孔質の半導体層に沿って分離させることによって、低減することが可能である。
他の一実施例は、半導体ボディの正面１０２の領域において半導体素子構造が完成し、中間層３００にドレイン電極６２を堆積させた後に再び、第２半導体ボディ２００を完全に除去することを提供する。このような半導体素子の場合、中間層３００だけが、（場合によってはドレインゾーンの区域１８と共に）、半導体素子のドレインゾーンまたは背面接続ゾーンを形成する。
第２半導体ボディ２００を完全に除去する方法を、以下に、図１３Ａ〜図１３Ｄを参照しながら説明する。本方法は、第２半導体ボディ２００を用いる。第２半導体ボディ２００は、少なくともその第２面２０２の領域において、補助層２１１、例えば酸化物層２１１を有している。このような補助層２１１は、例えば、半導体ボディ２００を熱酸化させることによって形成可能である。この場合、半導体ボディの第１面２０１の領域にも、酸化物層２１２が存在している。
第２半導体ボディ２００を第１半導体ボディ１００または中間層３００に堆積させる前に、中間層３００にさらなる酸化物層を堆積させるか、または、中間層３００を、熱酸化法または化学酸化法によって、その表面に近い領域において部分的に酸化させる。参照番号３１１は、このような、熱酸化法または化学酸化法によって堆積または成長させた酸化物層３１１を示している。
次に、２つの各酸化物層２１１、３１１を一緒にして、こうして得られた半導体ボディ構造を加熱することによって２つの各酸化物層２１１、３１１を互いに結合させて、中間層３００に第２半導体ボディ２００を堆積させる。任意により、各酸化物層２１１、３１１を結合する前に、各酸化物層２１１、３１１の一方、または、各酸化物層２１１、３１１の両方を研磨してもよい。図１３Ａは、この方法によって得られる半導体ボディ構造を示す図である。
次に、図１３Ｂに示すように、酸化物層２１１の高さまで第２半導体ボディ２００を除去する。この第２半導体ボディ２００の除去は、酸化物層２１１をエッチング停止層として用いるエッチング法によって行うことが可能である。第２半導体ボディ２００を研削バックして、次に、第２半導体ボディ２００を酸化物層２１１の端部の位置までエッチバックしてもよい。第２半導体ボディ２００は、多孔質の半導体層２２２（図１３Ａにおいて破線で示した）を有していてよく、第２半導体ボディの残留物を酸化物２１１の高さまでエッチバックする前に、第２半導体ボディ２００を、半導体層２２２に沿って部分的に分離してもよい。
次に、図１３Ｃに示すように、２つの各酸化物層２１１、３１１を、例えば中間層３００をエッチング停止層として用いるエッチング法によって除去する。
次に、図１３Ｄに示すように、中間層３００に、後の半導体素子のドレイン電極を形成するメタライゼーション６２を堆積させる。
図１４は、図９に係る半導体素子の部分図であり、この図では、第２半導体ボディ２００は完全に侵食されており、中間層３００と任意により存在するドレインゾーンの区域１８とによりドレインゾーンが形成されている。中間層３００用の材料には、特に、単結晶または多結晶性の半導体材料、または、シリコンといったアモルファス半導体材料が適している。これは中間層が、全製造プロセスにわたって、セルの温度、つまり高温度に曝されるからである。しかし、基本的には、これに相応しい、シリサイドのような温度耐熱性金属半導体素子、または、極めて耐熱性が高い金属も適している。
図１１に係る絶縁構造を用いる場合に実現される、ドリフト制御ゾーン２１をドレインゾーンから誘電的に絶縁する場合、流れ出すことができない電荷キャリアがドリフト制御ゾーン２１内に蓄積するという危険が生じる。ｎ型ドープされたドリフト制御ゾーン２１の場合、半導体素子への電力供給が停止されると、ドリフト制御ゾーン２１内に熱電荷キャリアが生成されることにより電子および正孔が生成される。正孔は、第１接続ゾーン２２を介して伝導されるが、電子は、ドリフト制御ゾーン２１内に残り、長期にわたってドリフト制御ゾーン２１を負に帯電させる。図１０に係る絶縁構造４０の場合、電子は、ｐｎ接合を介して、ドレインゾーン１４の方向に流れ出すことが可能である。
ドリフト制御ゾーン２１とドレインゾーンとの間に誘電体層４３を設ける場合、このようなドリフト制御ゾーン２１の帯電を回避するために、図１５に示すように、ドリフト制御ゾーン２１を、例えば、正面１０２の半導体ボディのエッジ領域にあるダイオードといった整流素子７２を介して、ドレインゾーンに接続させることが可能である。
図１５は、半導体素子が、図３Ｂに示す切断面Ｃ−Ｃにおける半導体ボディのエッジ領域において、ストリップ型のドリフトゾーン１１およびドリフト制御ゾーン２１を有している場合の、図９に係る半導体素子を示す図である。この半導体素子の場合、ドレインゾーンは、中間層３００および／または第２半導体ボディ２００によって形成されており、誘電体層４３によってドリフト制御ゾーン２１から絶縁されている。
正面１０２の領域では、半導体ボディのエッジ領域１０４は、背面と同じ電位、すなわちドレイン電位にある。これは、オフ状態の場合に、空間電荷ゾーンが、エッジターミネーションによって水平方向に制限される。このため、エッジ領域１０４には電界が存在しないため、エッジ領域１０４が、そのドーピングに応じた導電型になるためである。
さらに、複数の各格子欠陥がエッジ１０３に沿って存在しており、上記各格子欠陥により、場合によっては存在する厳格なｐｎ接合を介した、上記エッジに沿った上記半導体ボディの十分な電導性がもたされる。上記各格子欠陥は、例えばウェハを個々の半導体ボディに切り離すといった分割に起因する。図１５では、参照番号３２は、図３Ｂに関連して既に説明した、ドリフト制御ゾーン２１を半導体ボディのエッジ領域１０４から絶縁させる誘電体層を示している。
ドリフト制御ゾーン２１の接続ゾーン２２は、半導体ボディの水平方向において、エッジ領域１０４から間隔を有して、または、誘電体層３２から間隔を有して端部を備えている。図９の説明を参照すると、半導体素子への電力供給が停止されると、ドリフト制御ゾーン２１の接続ゾーン２２は、ドレイン電位よりも極めて低い電位になる。半導体素子への電力供給が停止されると、エッジ領域１０４はドレイン電位にあるが、接続ゾーン２２は極めて低い電位になる。
整流素子７２は、エッジ領域１０４の接続ゾーン７１とドリフト制御ゾーン２１のさらなる接続ゾーン２４との間に接続されている。図示した実施例では、上記さらなる接続ゾーン２４は、誘電体層３２に直接隣接しているが、誘電体層３２から間隔を有して配置されていてもよい（図示しない）。
半導体素子への電力供給が停止されると、さらなる第２接続ゾーン２４は、整流素子７２によって、ほぼドレイン電位になる。半導体素子への電力供給が停止された場合の、接続ゾーン２２とさらなる接続ゾーン２４との間の電位差によって、空間電荷ゾーンが、水平方向にドリフト制御ゾーン２１において形成され、上記電圧差を受け取る。
電界に影響を与えるために、各フィールドプレート８１、８２を設けてもよい。各フィールドプレート８１、８２の一方は、接続ゾーン２２に接続されており、他方は、さらなる接続ゾーン２４に接続されている。図１５に示した構造に代えて、フィールドプレート８２は、ドレイン電位に直接接続されていてもよい。上記直接接続の場合、フィールドプレート８２の接続ゾーン２４への接続は分離され、フィールドプレート８２は、例えば、接続ゾーン７１に電気的に接続される。
整流素子７２は、蓄積した電荷キャリア、すなわち、ｎ型ドープされたドリフト制御ゾーン２１の場合は電子を、ドリフト制御ゾーン２１から除去するように機能する。このため、ドリフト制御ゾーン２１のあらゆる領域において、整流素子７２が、低インピーダンスに接続されていない必要がある。
しかしながら、任意により、ドリフト制御ゾーン２１よりも高濃度にドープされた半導体ゾーン２３が存在しており、半導体ゾーン２３は、水平方向において、誘電体層４３に沿って伸びていると共にドリフト制御ゾーン２１が、そのドレイン側の端部において、すなわちドレインゾーンまたは誘電体層４３に面したエッジにおいて、どの点でも同一の電位であることを保証している。
任意により、さらに、上記のより高濃度にドープされたゾーン２３を、誘電体層３２に沿って伸びる高濃度にドープされたさらなるゾーン２５によって、接続ゾーン２４に接続させてもよい。より高濃度にドープされた２つの各ゾーン２３、２５によって、素子がオフ状態に駆動された状態において、ドリフト制御ゾーン２１のドレイン側の端部が、ほぼドレイン電位（より正確に言うと、ドレイン電位−整流素子７２の順方向電圧）になることが保証される。
図１５および図１６に概略的に示した各フィールドプレートを有するエッジターミネーションの代わりに、基本的に公知の他のエッジターミネーションも可能であることを強調する。公知の他のエッジターミネーションとは、例えば、電界リングに基づいたもの、部分的または完全に空乏化されたドーピング（ＶＬＤエッジ、一種の横ドーピング）に基づいたもの、絶縁層、半絶縁層、または、例えばＤＬＣ（ダイヤモンド様カーボン）といった電気活性層で被覆することに基づいたものであるか、若しくは、これらを組み合わせたもの、または、各フィールドプレートと組み合わせたものであってよい。
整流素子７２は、特にダイオードとして実現可能であり、逆方向では特に高い電圧遮断能力を有する必要はないが、少なくとも蓄積電荷がドリフト制御ゾーン２１からドレインの方向に流れることを妨げる必要がある。しかしながら、素子がオン状態に駆動される時に、ドリフト制御ゾーン２１内に蓄積された電荷キャリア、すなわち、ｎ型ドープされた素子の場合は正孔が、整流素子７２を介して流れることを妨げるために、接続ゾーン２４を極めて高濃度にドープしてもよい。
任意により、図１６に示すように、ドリフト制御ゾーン２１の内部に、正面１０２からドリフト制御ゾーン２１のドレイン側の端部のより高濃度にドープされた半導体ゾーン２３まで達する誘電体層３３を設けてもよい。誘電体層３３は、半導体素子が起動される時に蓄積された電荷キャリアが、整流素子７２の接続ゾーンまで水平方向に拡大することを妨げる。オフ状態の場合に熱により生成される電荷キャリアは、ドリフト制御ゾーン２１から、より高濃度にドープされた半導体ゾーン２３を介して排出され得る。
オフ状態の場合、空間電荷ゾーンも水平方向に広がるが、上記空間電荷ゾーンは、遅くとも接続ゾーン２４において終了する。この空間電荷ゾーンでは、電子正孔対が、同様に熱生成によって形成され、電界によって分離される。
電荷キャリアの１つの種類（この実施例では電子）が、接続ゾーン２４を介してドレインの方向に流れ、電荷キャリアの他の種類（この実施例では正孔）のキャリアが、上部のさらなる誘電体層３３において蓄積してトラップされる。
従って、任意により、ドリフト制御ゾーンに対して相補的にドープされた半導体ゾーン２６を、上記さらなる誘電体層３３に隣接して、接続ゾーンから離れて設けてもよい。半導体ゾーン２６は、図示していないが、ソース電位に電気的に接続されており、同様に熱によって生成された電荷キャリアを排出するように機能している。
任意により、さらなる誘電体層３４を、より高濃度にドープされた層２３に沿って、さらなる誘電体層３３に対して直交する方向に沿って設けてもよい。さらなる誘電体層３４は、誘電体層３３を超えて、水平方向に誘電体層３３の両側に向かってそれぞれ突出している。
図１５および図１６に関連して説明した半導体素子の場合、半導体素子のドレインゾーンまたは上記ドレインゾーンの少なくとも一部を形成する、所望のいかなる背面接続ゾーンを設けてもよいことを強調する。上述のように、上記背面接続ゾーンは、例えば、第２半導体ボディだけを含んでよいし、中間層３００および第２半導体ボディ２００を含んでもいてもよいし、中間層３００だけを含んでもよい。場合によっては、いずれの部材も、メタライゼーション６２と接合していてよい。
図１５および図１６に係る整流素子７２、並びに、図９に係る容量性記憶素子５１および整流素子５２は、外部部品として形成可能であるが、これらの部品のいくつかまたは全てを、半導体ボディに集積してもよい。図１７は、容量性記憶素子５１を半導体ボディの内部に集積するための一実施例を示す図である。
図示した実施例では、容量性記憶素子５１は、ドリフト制御ゾーン２１の領域に集積されていると共に、ドリフト制御ゾーン２１および接続ゾーン２２からキャパシタンス誘電体５４によって絶縁された第１キャパシタンス電極５３を含む。
この場合、第１キャパシタンス電極５３は、例えば、ソース端子Ｓに接続されている。この場合、接続ゾーン２２は、ドリフト制御ゾーン２１の全長にわたって配置されていなくてもよいし、または、記憶素子５１が位置する領域だけ配置されていなくてもよい。特に、接続ゾーン２２は、ドリフト制御ゾーン２１の、記憶素子５１が形成されていない領域だけに配置されていてもよい。図１７とは異なるが、ドリフト制御ゾーン２１に複数の各記憶素子５１を形成することも可能である。
半導体素子に、所望の任意のトランジスタセルの形状を提供してもよい点を強調する。従って、半導体素子は、図９に関連して説明したトランジスタセルの形状だけに制限されない。図１８に示すように、例えばゲート電極１４をドリフト制御ゾーン２１の領域に配置することが可能である。この場合、誘電体層３１は、ドリフト制御ゾーン２１を制御しながら、ドリフトゾーン１１内に電荷キャリアを蓄積する蓄積誘電体としての機能、および、ゲート誘電体１５としての機能を有している。
さらに、誘電体層３１は、ドリフトゾーン１１またはドリフト制御ゾーン２１の領域よりも、ボディゾーン１２の領域において、より薄く形成してもよい点を強調する。このように薄く形成することは、例えば、エッチングプロセスの後、例えば熱酸化法を行うか、または、誘電体層を堆積させることによって、誘電体層３１を、半導体ボディの表面１０２’から、ボディゾーン１２の深さまでまたは幾分深くまで除去する工程によって実現可能である。あるいは、誘電体層３１の上部を除去した後、半導体材料をエッチバックして、結果として生じる幅の広いトレンチを、誘電体で再び充填してもよい。
図１および図２に関連して説明した工程によって得られた誘電体層によって分離された半導体ゾーンを備える基本構造または半導体ボディは、ドリフトゾーンおよびドリフト制御ゾーンを有するパワー半導体素子を製造するための基礎としての用途にのみ制限されるものでないことは明らかである。本基本構造は、縦型誘電体層を必要とする任意の半導体素子または半導体回路と組み合わせて用いることが可能である。
図１９に示すように、上記基本構造は、半導体ボディの内部において第１誘電体層３１によって互いに誘電的に絶縁された複数の各半導体デバイスまたは複数の各副回路４０１を有する半導体回路の基礎として機能し得る。これらの各半導体デバイスまたは各副回路４０１は、別々の半導体区域内に形成され、第２面２０１の上方に配置された１つまたは複数のいわゆる各相互接続層４０２によって相互接続されている。
これに関して、基本構造を製造するための方法に関する図１〜図８では、これらの各半導体区域は、必ずしも互いに異なっているわけではないが、これらには異なる参照番号（１１’、２１’）が選択されていることに留意されたい。これは、上記基本構造を、図９に関連して説明したパワー半導体素子の製造に用いることの理解を容易にするためである。図１９および図２０では、参照番号１１−２１は、通常、１つまたは複数の各第１誘電体層３１を用いて第１半導体ボディ１００をサブ分割することによって得られる半導体区域を示している。
図１９では、各半導体デバイスまたは各副回路４０１、並びに、相互接続層は、概略的にしか示されていない。各半導体デバイス４０１または副回路は、任意の種類の半導体素子を含んでいてよく、これらの各半導体デバイスまたは各副回路４０１は、任意の方法で相互接続されていてよいことを強調する。
第１実施例では、上記基本構造は、互いに直接隣接している第１半導体ボディ１００および第２半導体ボディ２００を含む。この場合、各半導体デバイスまたは各副回路４０１が形成される第１半導体ボディ１００の基本ドーピング、および、第２半導体ボディ２００の基本ドーピングは、相補型であるため、垂直方向において異なる各半導体デバイスまたは各副回路の間に、ｐｎ接合が形成される。
第１半導体ボディ１００および第２半導体ボディ２００のドーピングを異なる型にする代わりに、これらの各半導体ボディが同一のドーピングの型を有するようにしてもよい。この場合、第２半導体ボディ２００を堆積させる前に、第１半導体ボディ１００の第１面の領域に、相補的にドープされた半導体領域（図示しない）を形成してもよい。
第２実施例（破線に示された）では、第１半導体ボディの第１面１０１上の各半導体区域１１’、２１’の上に、酸化物層のような電気的絶縁層を配置する。この場合、各半導体デバイスまたは各副回路は、半導体ボディにおいて、互いに誘電的に完全に絶縁されている。この絶縁層２２１は、第１半導体ボディ１００および／または第２半導体ボディ２００を一緒に結合する前に、これら２つの半導体ボディを酸化させることによって、形成可能である。
図２０に示すように、各第１誘電体層３１は、複数の各半導体区域１１’、２１’を水平方向において互いに分離させる格子を形成することが可能であり、これらの各半導体区域１１’、２１’内に、各半導体デバイスまたは各副回路４０１が形成される。
最後に、明示していなくても、１つの実施例だけに関して説明した特徴は、他の実施例の特徴と組み合わせ可能である点に留意されたい。従って、特に、下記に特定する特許請求の範囲の各特徴を、要望に応じて、互いに組み合わせてもよい。
１１’ 半導体区域
２１’ 半導体区域
３１ 第１誘電体層
１００ 第１半導体ボディ
１０１ 第１面
１０２’ 第２面

Claims (23)

  1. 第１面および第２面を有する第１半導体ボディを、上記第１面から垂直方向に上記第１半導体ボディの中を伸びて上記第１半導体ボディを複数の各半導体区域にサブ分割する、互いに間隔をおいて配置された複数の各第１誘電体層を有するように設ける工程と、
    上記第１半導体ボディの第１面に、第２半導体ボディを設ける工程と、
    上記第１半導体ボディの厚みを、上記第２面から垂直方向において少なくとも上記各第１誘電体層の位置まで低減する工程とを含む、半導体構造の製造方法。
  2. 上記第１半導体ボディは、上記誘電体層が配置された第１半導体層、多孔質の第２半導体層、および第３半導体層を少なくとも備える層構造を有し、
    上記第１半導体ボディの厚みを低減する工程は、上記第３半導体層を、上記多孔質の第２半導体層に沿って分離する工程を含む、請求項１に記載の方法。
  3. 上記第１半導体ボディの厚みを低減する工程は、上記第２半導体層を除去した後に上記第１半導体層を侵食する工程を含む、請求項１に記載の方法。
  4. 上記第１半導体層を侵食する工程は、エッチング法または研削法を含む、請求項３に記載の方法。
  5. 上記複数の各半導体区域を、一群の各ドリフトゾーンおよび一群の各ドリフト制御ゾーンにサブ分割し、
    上記各ドリフトゾーンと上記各ドリフト制御ゾーンとの間に、上記各第１誘電体層を配置する、請求項１に記載の方法。
  6. 上記第１半導体ボディの厚みを低減する工程の後に、
    上記第１半導体ボディの厚みを低減した後に露出された面から、上記各ドリフトゾーンの各区域に、少なくとも１つのトランジスタ素子ゾーンをそれぞれ形成する工程を含む、請求項５に記載の方法。
  7. 上記各ドリフトゾーンの各区域に、
    ソースゾーン、ボディゾーン、および、ソースゾーンおよびボディゾーンを形成した後に残ったドリフトゾーンの区域によって形成されるドリフトゾーン、および、上記ボディゾーンに隣接して配置され、上記ボディゾーンからゲート誘電体によって誘電的に絶縁されているゲート電極を有するトランジスタ素子ゾーンを形成する工程を含み、
    上記ボディゾーンは、上記ソースゾーンと上記ドリフトゾーンとの間に配置されている、請求項６に記載の方法。
  8. 上記第１半導体ボディの厚みを低減する工程の後に、
    上記第１半導体ボディの厚みを低減した後に露出された面から、上記各ドリフトゾーンの区域内に、それぞれ、少なくとも１つの接続ゾーンを形成する工程を含む、請求項５に記載の方法。
  9. 上記第２半導体ボディを堆積させる工程の前に、
    上記第１半導体ボディの第１面の領域内における、上記各ドリフトゾーンの区域および上記各ドリフト制御ゾーンの区域の少なくとも一方の内に、ドープされた半導体層を形成する工程を含む、請求項５に記載の方法。
  10. 上記第１半導体ボディは、上記第１面から上記第１半導体ボディの中に伸びる各第２誘電体層を有し、
    上記第２誘電体層は、上記第１誘電体層と共に、上記第１半導体ボディの水平方向において、上記各半導体区域の少なくとも一部を完全に包囲するように、配置されている、請求項１に記載の方法。
  11. 上記第２半導体ボディを堆積させる工程の前に、
    上記第１面の領域において、上記各ドリフト制御ゾーンの区域の上または上記各ドリフト制御ゾーンの区域の中に絶縁構造を形成する工程を含む、請求項５に記載の方法。
  12. 上記絶縁構造を形成する工程は、
    上記各ドリフトゾーンの区域上における上記第１半導体ボディの第１面上に、第３誘電体層を形成する工程を含む、請求項１１に記載の方法。
  13. 上記第３誘電体層を形成する工程は、
    上記各ドリフトゾーンの区域および上記各ドリフト制御ゾーンの区域における上記第１半導体ボディの第１面に、誘電体層を堆積させる工程と、
    上記各ドリフトゾーンの区域の上方の上記誘電体層内に、各コンタクトホールを形成する工程とを含む、請求項１２に記載の方法。
  14. 上記第２半導体ボディを堆積させる工程の前に、
    上記第１半導体ボディの第２面に導電層を堆積させる工程を含む、請求項１２に記載の方法。
  15. 上記導電層はドープされた多結晶性の半導体層である、請求項１４に記載の方法。
  16. 上記第１半導体ボディはエッジ領域を有し、
    上記第１半導体ボディの厚みを低減した後に露出した面の領域内において、上記第１半導体ボディのエッジ領域と上記各ドリフト制御ゾーンの区域との間に、各整流素子を形成する工程をさらに含む、請求項１２に記載の方法。
  17. 上記第２半導体ボディを、上記第１半導体ボディの形成面の反対面から、少なくとも部分的に除去する、請求項１に記載の方法。
  18. 上記第２半導体ボディを、上記第１半導体ボディの形成面の反対面から、完全に除去する、請求項１７に記載の方法。
  19. 上記第２半導体ボディを堆積させる工程の前に、
    上記第１面の領域内において、上記各半導体区域の上または上記各半導体区域の中に絶縁構造を形成する工程を含む、請求項１に記載の方法。
  20. 上記絶縁構造を形成する工程は、上記第１面上に電気的絶縁層を形成する工程を含む、請求項１９に記載の方法。
  21. 第１面および第２面、エッジおよび上記エッジに水平方向において隣接するエッジ領域を備える半導体ボディと、
    上記半導体ボディの垂直方向に伸びる第１誘電体層によって互いに誘電的に絶縁されたドリフトゾーンおよびドリフト制御ゾーンと、
    上記ドリフトゾーンおよび上記エッジゾーンに接触している、上記半導体ボディの第２面の領域にある第１の接続ゾーンと、
    上記ドリフト制御ゾーンおよび上記接続ゾーンの間に配置された第３誘電体層と、
    上記第１面の領域内にある上記ドリフト制御ゾーンのコンタクトゾーン、および上記第１面の領域内にある上記エッジ領域のコンタクトゾーンの間に接続された整流素子とを含み、
    上記ドリフト制御ゾーンは、少なくとも上記エッジ領域から第２誘電体層によって誘電的に絶縁されている、半導体素子。
  22. 上記ドリフト制御ゾーンは、第１ドープ区域、および、上記第１ドープ区域よりも高濃度にドープされた第２ドープ区域を有し、
    上記第２ドープ区域は、上記第３誘電体層に沿って伸びている、請求項２１に記載の半導体素子。
  23. 上記ドリフト制御ゾーンは、上記コンタクトゾーンおよび上記第２ドープ区域の間に配置された第３ドープ区域を有する、請求項２２に記載の半導体素子。
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