JP2016538729A - 基板を製造する方法、並びに基板、並びに基板を備えた金属酸化物半導体電界効果トランジスタ、並びに基板を備えた微小電気機械システム、並びに自動車 - Google Patents

基板を製造する方法、並びに基板、並びに基板を備えた金属酸化物半導体電界効果トランジスタ、並びに基板を備えた微小電気機械システム、並びに自動車 Download PDF

Info

Publication number
JP2016538729A
JP2016538729A JP2016539451A JP2016539451A JP2016538729A JP 2016538729 A JP2016538729 A JP 2016538729A JP 2016539451 A JP2016539451 A JP 2016539451A JP 2016539451 A JP2016539451 A JP 2016539451A JP 2016538729 A JP2016538729 A JP 2016538729A
Authority
JP
Japan
Prior art keywords
substrate
layer
mask layer
trench
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016539451A
Other languages
English (en)
Inventor
トラウトマン アヒム
トラウトマン アヒム
トビアス バンツハーフ クリスティアン
トビアス バンツハーフ クリスティアン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of JP2016538729A publication Critical patent/JP2016538729A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • H01L29/4236Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本発明は、基板を製造する方法、基板を備えた金属酸化物半導体電界効果トランジスタ、基板を備えた微小電気機械システム、及び自動車に関する。この場合、基板は炭化ケイ素層(10)を含む。金属酸化物半導体電界効果トランジスタ又は微小電気機械システム用の基板を製造する方法は、(a)パターニングされた第1のマスク層(60)を使用して前記基板に暫定的なトレンチをドライエッチングし、この際、前記パターニングされた第1のマスク層の残留部(60´)が残るように前記ドライエッチングを行うステップと、(b)前記暫定的なトレンチの少なくとも壁に第2のマスク層(65)を被着するステップと、(c)前記第1のマスク層の前記残留部(60´)と前記第2のマスク層(65)とを使用してドライエッチングして、これにより段部(80)を内部に有するトレンチ(90)を形成するステップと、を有する。

Description

本発明は、基板を製造する方法、並びに基板、並びに基板を備えた金属酸化物半導体電界効果トランジスタ、並びに基板を備えた微小電気機械システム、並びに自動車に関する。
背景技術
炭化ケイ素(シリコンカーバイド)層を含む基板は、標準的な構成部品のためにますます使用されるようになっている。例えば、1.2kVを越える電圧まで遮断するパワー半導体は、このような基板を使用してトレンチ金属酸化物半導体電界効果トランジスタ(トレンチMOSFET)として実現される。このようなパワー半導体は、例えば、電気自動車、即ち、バッテリ、例えばリチウムイオン電池を主体としたバッテリを備えた自動車、又は光起電力装置で使用される。微小電気機械システムもこのような基板により実現することができる。微小電気機械システム用にはこの基板にはさらに、二酸化ケイ素層、窒化ケイ素層、又はケイ素層を有することができ、これらの層の上に炭化ケイ素層が堆積されている。
トレンチMOSFETを形成するために例えば、その炭化ケイ素層が六方晶結晶構造を有し、n型ドープされた基板(単結晶のn型ドープされた4H−SiC−基板)が使用される。n型ドープされた炭化ケイ素緩衝層は、炭化ケイ素層とn型に低ドープされた炭化ケイ素ドリフト区域(n型ドリフト区域)との間に配置されている。
従来技術によるこのようなトレンチMOSFET100の形成が図1に示されている。n型ドープされた4H−SiC−基板10の上には、適度にp型ドープされた炭化ケイ素層(p-層)20が配置されていて、この層20はエピタキシャル成長させることができる、又は注入することができる。p-層20の一部の上に、n型に高ドープされた炭化ケイ素層(n+ソース)30が配置され、この層30はエピタキシャル成長させることができる、又は注入することができ、ソース端子として使用される。この場合、4H−SiC−基板10の裏面はドレイン端子として使用される。n+ソース30のほかにp+端子(p+プラグ)40がp-層20まで注入されるので、p+プラグ40の表面はn+ソース30の表面に接続し、p+プラグ40はチャネル電位の定義として用いることができる。p-層20とn+ソース30とはそれぞれ切欠によってパターニングされている。この切欠は、n型ドリフト区域10をパターニングするトレンチ上に配置されている。これらの切欠の横断面は同じ一定の幅を有している。トレンチも、底面領域を除いて同じ幅を有している。底面領域のみにおいて、トレンチの幅はパターニングにより減少しているので、トレンチの横断面はポット状の形状を有している。即ちトレンチの横断面は凹状である。
トレンチにはパターニング後、ゲート酸化膜を被覆することができる。選択的に、又は付加的に、トレンチの底面で高ドープの注入を行うことができる。次いでポリシリコンゲート50がトレンチ内に堆積される。これによりp-層20内に鉛直なチャネル領域25が生じる。これにより、横方向のチャネル領域を有したトランジスタの場合よりも、並列接続されたトランジスタのパッケージ密度を高くすることができる。
トレンチの側壁からトレンチの底面へのパターニングに基づく移行部により、使用時に、この領域において極めて高い電界強さが生じる場合があり、これは酸化膜が遮断時に電気的に破壊され、構成部品は損傷される破壊閾値を超えるものである。
発明の開示
本発明によれば、請求項1記載の、金属酸化物半導体電界効果トランジスタ又は微小電気機械システム用の基板を製造する方法が提供される。この場合、基板は炭化ケイ素層を含んでいる。この方法は、この方法が、(a)パターニングされた第1のマスク層を使用して前記基板に暫定的なトレンチをドライエッチングし、この際、前記パターニングされた第1のマスク層の残留部が残るように前記ドライエッチングを行うステップと、(b)前記暫定的なトレンチの少なくとも壁に第2のマスク層を被着するステップと、(c)前記第1のマスク層の前記残留部と前記第2のマスク層とを使用してドライエッチングして、これにより段部を内部に有するトレンチを形成するステップと、を有することを特徴としている。
これにより、段部を備えたトレンチを自動調整式に容易に製造することができる。
一態様では、ステップ(b)は、前記第2のマスク層を共形被着し、この際に、前記第2のマスク層の一部を前記暫定的なトレンチの壁に被着し、前記第2のマスク層の別の部分を前記暫定的なトレンチの底面上に被着し、さらに別の部分を前記パターニングされた第1のマスク層の前記残留部上に被着するステップと、前記別の部分と、前記さらに別の部分とをドライエッチングにより除去するステップと、を含んでいて良い。
暫定的なトレンチの壁上にあるマスク層の部分は、さらなるエッチングの間にトレンチの段部を保護する。
当該方法はさらに、ステップ(a)の後かつステップ(b)の前に、前記暫定的なトレンチの底面にイオンを注入するステップを有していて良い。
これにより、段部の下側にドーピングされた領域を容易に形成することができる。これにより破壊保護はさらに改善される。
ステップ(a)は、前記第1のマスク層を共形被着するステップと、パターニングされたフォトレジストを前記第1のマスク層上に被着するステップと、前記フォトレジストを使用してプラズマエッチングにより前記第1のマスク層をパターニングするステップと、を含んでいて良い。
パターニングされた第1のマスク層は極めて簡単に製造することができる。
炭化ケイ素層は六方晶結晶構造を有していて良く、前記炭化ケイ素層上には適度にp型ドープされた炭化ケイ素層が配置されており、前記適度にp型ドープされた炭化ケイ素層の少なくとも一部の上に、n型に高ドープされた炭化ケイ素層が配置されている。この場合、ステップ(a)では、前記第1のマスク層を前記n型に高ドープされた炭化ケイ素層上に共形被着し、ステップ(a)でのエッチングにより、前記適度にp型ドープされた炭化ケイ素層と前記n型に高ドープされた炭化ケイ素層とに切欠も形成し、前記切欠は、前記暫定的なトレンチの上に配置されており、横断面は前記暫定的なトレンチの幅に相当する同じ幅を有している。
このような基板は特に、破断保護された金属酸化物半導体電界効果トランジスタに適している。このような金属酸化物半導体電界効果トランジスタでは、前記トレンチには前記段部のところまで誘電体が充填されている。さらに、ゲート電極は、少なくとも部分的に前記トレンチ内の前記誘電体の上に配置され、かつ部分的に前記切欠内に配置されていて、ゲート電極は多結晶ケイ素を含み、前記のように配置することにより、適度にp型ドープされた炭化ケイ素層内に鉛直のチャネル領域が生じている。
これにより、十分な厚さの誘電体が形成され、これにより、金属酸化物半導体電界効果トランジスタで生じる電界強さは、破壊閾値未満に維持される。
金属酸化物半導体電界効果トランジスタの一態様では、前記誘電体は、前記段部の上側のトレンチ壁も覆っていて良い。
これにより形成される金属酸化物半導体電界効果トランジスタは、破壊に対してさらに良好に保護されている。
本発明によればさらに、請求項9により微小電気機械システムが提供される。この場合、この微小電気機械システムは、本発明による方法により製造された基板を含んでいる。この基板はさらに、その上に炭化ケイ素層が堆積される、二酸化ケイ素層、又は窒化ケイ素層、又はケイ素層を含んでいる。段部上側のトレンチの部分は完全に炭化ケイ素層内に形成されている。
本発明によればさらに、請求項10により自動車が提供される。この自動車には、本発明により提供される金属酸化物半導体電界効果トランジスタを含むパワースイッチが設けられている。
最後に、本発明によれば、本発明により提供された方法により製造された基板が提供される。
本発明の有利な別の構成は従属請求項に記載されていて、詳細な説明で説明されている。
従来技術によるトレンチMOSFETを示す図である。 基板に段状に減幅するトレンチを製造するための、基板の最初のパターンの例を示した図である。 基板の中間的なパターンの例を示した図である。 基板の別の中間的なパターンの例を示した図である。 基板のさらに別の中間的なパターンの例を示した図である。 基板の最終パターンの例を示した図である。
発明の実施態様
本発明の様々な態様において使用される、段部を有したトレンチは様々な形式で製造することができる。
図2、図3、図4には、基板の段状に減幅するトレンチの製造前及び製造中における基板のパターンの例が示されている。
このようなトレンチの一例の製造法のための出発材料の例としては、n型ドープされた六方晶結晶構造を有する炭化ケイ素層(4H−SiC−基板)と、n型低ドープされたエピタキシャル炭化ケイ素ドリフト区域(nドリフト区域)10であり、これらの間にn型低ドープされた炭化ケイ素緩衝層が配置されている。その上には、適度にp型ドープされた炭化ケイ素層(p-層)20がエピタキシャル成長により、又は注入により形成される。その上には、n型高ドープされた炭化ケイ素層(n+ソース)30がエピタキシャル成長、又は注入により形成される。このn型ドープされた炭化ケイ素層30はソース端子として使用される。4H−SiC−基板10の裏面はドレイン端子として使用される。
図2、図3、図4、図5に示されたトレンチ90は、1つの段部を備えた段状の横断面を有している。即ち、トレンチ90の幅は、下方に向かって一度減少しているので、段部よりも上のトレンチの上方領域は減幅していない幅B1を有していて、段部よりも下のトレンチの下方領域は減幅している幅B2を有している。
これを実現するためには例えば、第1のステップで、第1のマスク層60、例えば二酸化ケイ素を被着する。次いで例えば第2のステップで、第1のマスク層60上にフォトレジスト70を堆積させ、フォトリソグラフィによって、減幅していない幅B1に応じてフォトレジスト70の構造を形成する。次いで第1のマスク層60を、パターニングされたフォトレジストによって、減幅していない幅B1に応じてパターニングする。その結果生じたパターンが図2に示されている。
次いで、パターニングされたフォトレジストと、マスクとしてのパターニングされた第1のマスク層60とを使用してパターンをエッチングする。これにより減幅していない幅B1を有した暫定的なトレンチが生じる。この場合、パターニングされたフォトレジスト70は完全に除去されるが、パターニングされた第1のマスク層60は部分的にしか除去されないので、パターニングされた第1のマスク層60の残留部60´が残っている。これに対して選択的に、基板エッチングの前に、フォトレジストの乾式除去または湿式除去を行うことができる。次いで、基板エッチングは、もっぱらパターニングされた第1のマスク層60をマスクとして使用して行われ、この場合も、パターニングされた第1のマスク層60の残留部60´が残る。その結果生じたパターンは、例えば図3に示されている。
次いで、第2のマスク層65が、第1のマスク層60の残留部60´の上面に、かつ暫定的なトレンチの底面及び壁の上に同形で形成される。結果として生じたパターンの例は図4に示されている。
さらなるエッチングが行われる。この場合、まず、第1のマスク層の残留部60´の上面並びに暫定的なトレンチの底面の上にある第2のマスク層65が除去される。第2のマスク層の、トレンチの壁に配置された部分65´は残っている。その結果生じたパターンの例は図5に示されている。
第1のマスク層の残留部60´の上面上の並びに暫定的なトレンチの底面上の第2のマスク層65を除去した後、さらなるエッチングにより、暫定的なトレンチの底面は減幅している幅B2のところでさらに深くされる。この場合、B2はB1よりも小さい。第2のマスク層の部分65´は上方から徐々に除去される。同様に、第1のマスク層60の残留部60´も徐々に除去される。トレンチの全深さが所望のものに達するとエッチングは終了する。残留部60´及び又は部分65´の材料がまだ残っている場合にはさらに、湿式化学的に又は乾式化学的に除去することができる。その結果生じたパターンは例えば図6に示されている。
減幅していない幅B1と減幅している幅B2とは、利用したリソグラフィに応じたものである。ステッパーリソグラフィによれば、トレンチの減幅した部分には例えば500ナノメートルの最小トレンチ幅を形成することができ、減幅していない部分は例えば800ナノメートルの幅を有することができる。段部80からn+ソース30の表面までの間隔は、例えば0.5〜3マイクロメートルであってよく、段部80からトレンチ90の減幅した部分の底面までの間隔は約0.2〜2マイクロメートルであって良い。
今や、トレンチにはまず誘電体を堆積させることができ、この誘電体は例えばトレンチ90の減幅した部分を段部80まで埋めることができる。付加的に誘電体は、段部80の上側のトレンチの壁を薄膜で覆うことができる。最初のエッチング後、フォトレジストを除去する前に、基板のより深くに配置することができるイオン注入を行うこともできる。
最後に、多結晶ケイ素から成るゲート電極50を段部上側のトレンチ内に配置することができ、これによりp-層20内に垂直のチャネル領域25が形成される。
図2、図3、図4、図5、図6を用いて説明した、炭化ケイ素層に段状のトレンチ横断面を製造する方法は、微小電気機械システムの製造にも適用可能である。微小電気機械システムでは、堆積された炭化ケイ素層が使用され、この炭化ケイ素層内側で、少なくとも1つの横断面段状の部分を有したトレンチが形成される。炭化ケイ素層を、二酸化ケイ素層、又は窒化ケイ素層、又はケイ素層の上に堆積させることもできる。この場合、減幅していない幅を有するトレンチの部分を完全に炭化ケイ素層内に形成し、減幅した幅を有するトレンチの部分を完全にその上に炭化ケイ素層が堆積されている層内に形成することができる。特に、その上に炭化ケイ素層が堆積されている層から炭化ケイ素層への移行部を有する段部は一致している。減幅した幅を有するトレンチの部分は、その上に炭化ケイ素層が堆積されている層を完全に貫通しても良い。微小電気機械システムのためには、減幅していない幅と減幅した幅との比は、1〜10マイクロメートルの減幅した幅を有していると考えて100:1である。段部から炭化ケイ素層の表面までの間隔は、例えば1〜10マイクロメートルであって、段部から、トレンチの減径された部分の底面までの、もしくはその上に炭化ケイ素層が堆積されている層の底面までの間隔も1〜10マイクロメートルであって良い。
第1及び第2のマスク層の材料としては例えば、二酸化ケイ素、窒化ケイ素、ポリシリコン、又は炭化ケイ素が考えられ、この場合、第1のマスク層と第2のマスク層とは同じ材料および異なる材料を有することができ、金属も一方又は両方のマスク層の材料として考えられる。

Claims (10)

  1. 金属酸化物半導体電界効果トランジスタ(100)又は微小電気機械システム用の、炭化ケイ素層(10)を含む基板を製造する方法であって、
    (a)パターニングされた第1のマスク層(60)を使用して前記基板に暫定的なトレンチをドライエッチングし、この際、前記パターニングされた第1のマスク層(60)の残留部(60´)が残るように前記ドライエッチングを行うステップと、
    (b)少なくとも、前記暫定的なトレンチの壁に、第2のマスク層(65)を被着するステップと、
    (c)前記第1のマスク層の前記残留部(60´)と前記第2のマスク層(65)とを使用してドライエッチングして、これにより段部(80)を内部に有するトレンチ(90)を形成するステップと、を有することを特徴とする、方法。
  2. ステップ(b)は、
    前記第2のマスク層(65)を共形被着し、この際に、前記第2のマスク層の一部(65´)を前記暫定的なトレンチの壁に被着し、前記第2のマスク層の別の部分を前記暫定的なトレンチの底面上に被着し、さらに別の部分を前記パターニングされた第1のマスク層の前記残留部(60´)上に被着するステップと、
    前記別の部分と、前記さらに別の部分とをドライエッチングにより除去するステップと、を含む、請求項1記載の方法。
  3. 当該方法は、ステップ(a)の後かつステップ(b)の前に、前記暫定的なトレンチの底面にイオンを注入するステップを含む、請求項1又は2記載の方法。
  4. ステップ(a)は、
    前記第1のマスク層(60)を共形被着するステップと、
    パターニングされたフォトレジスト(70)を前記第1のマスク層(60)上に被着するステップと、
    前記パターニングされたフォトレジスト(70)を使用してプラズマエッチングにより前記第1のマスク層(60)をパターニングするステップと、を含む、請求項1から3までのいずれか1項記載の方法。
  5. 前記炭化ケイ素層(10)は六方晶結晶構造を有していて、前記炭化ケイ素層(10)上には適度にp型ドープされた炭化ケイ素層(20)が配置されており、前記適度にp型ドープされた炭化ケイ素層(20)の少なくとも一部の上に、n型に高ドープされた炭化ケイ素層(30)が配置されており、ステップ(a)では、前記第1のマスク層(60)を前記n型に高ドープされた炭化ケイ素層(30)上に共形被着し、ステップ(a)でのエッチングにより、前記適度にp型ドープされた炭化ケイ素層(20)と前記n型に高ドープされた炭化ケイ素層(30)とに切欠も形成し、前記切欠は、前記暫定的なトレンチ上に配置されており、横断面は前記暫定的なトレンチの幅に相当する同じ幅を有している、請求項4記載の方法。
  6. 請求項1から5までのいずれか1項記載の方法により製造された基板。
  7. 請求項5記載の方法で製造された基板を有する金属酸化物半導体電界効果トランジスタ(100)であって、前記トレンチ(90)には前記段部(80)のところまで誘電体が充填されており、ゲート電極(50)は多結晶ケイ素を含み、少なくとも部分的に前記トレンチ(90)内の前記誘電体の上に配置され、かつ部分的に前記切欠内に、前記適度にp型ドープされた炭化ケイ素層(20)内に鉛直のチャネル領域(25)が生じるように配置されている、金属酸化物半導体電界効果トランジスタ(100)。
  8. 前記誘電体は、前記段部(80)の上側のトレンチ壁も覆っている、請求項7記載の金属酸化物半導体電界効果トランジスタ(100)。
  9. 請求項1から5までのいずれか1項記載の方法によって製造された基板を備えた微小電気機械システムであって、前記基板はさらに、その上に前記炭化ケイ素層が堆積される二酸化ケイ素層、窒化ケイ素層、又はケイ素層を含み、前記段部(80)の上側の前記トレンチ(90)の一部は完全に炭化ケイ素層内に形成されている、微小電気機械システム。
  10. 請求項7又は8記載の金属酸化物半導体電界効果トランジスタを含むパワースイッチを備えた自動車。
JP2016539451A 2013-09-05 2014-08-07 基板を製造する方法、並びに基板、並びに基板を備えた金属酸化物半導体電界効果トランジスタ、並びに基板を備えた微小電気機械システム、並びに自動車 Pending JP2016538729A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102013217768.2 2013-09-05
DE102013217768.2A DE102013217768A1 (de) 2013-09-05 2013-09-05 Verfahren zur Herstellung eines Substrats, Substrat, Metall-Oxid-Halbleiter-Feldeffekttransistor mit einem Substrat, mikroelektromechanisches System mit einem Substrat, und Kraftfahrzeug
PCT/EP2014/066951 WO2015032577A1 (de) 2013-09-05 2014-08-07 Verfahren zur herstellung eines substrats, substrat, metall-oxid-halbleiter-feldeffekttransistor mit einem substrat, mikroelektromechanisches system mit einem substrat, und kraftfahrzeug

Publications (1)

Publication Number Publication Date
JP2016538729A true JP2016538729A (ja) 2016-12-08

Family

ID=51292972

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016539451A Pending JP2016538729A (ja) 2013-09-05 2014-08-07 基板を製造する方法、並びに基板、並びに基板を備えた金属酸化物半導体電界効果トランジスタ、並びに基板を備えた微小電気機械システム、並びに自動車

Country Status (5)

Country Link
US (1) US10636901B2 (ja)
EP (1) EP3042391A1 (ja)
JP (1) JP2016538729A (ja)
DE (1) DE102013217768A1 (ja)
WO (1) WO2015032577A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015113998A1 (de) * 2015-08-24 2017-03-02 Gottfried Wilhelm Leibniz Universität Hannover Verfahren zur Herstellung eines Mikrozerspanwerkzeugs sowie Mikrozerspanwerkzeug
CN108807177B (zh) * 2017-05-05 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003081642A2 (en) * 2002-03-21 2003-10-02 General Semiconductor, Inc. Power semiconductor device
JP2005142243A (ja) * 2003-11-05 2005-06-02 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2006032655A (ja) * 2004-07-16 2006-02-02 Kyoto Univ 炭化珪素基板の製造方法
JP2006093193A (ja) * 2004-09-21 2006-04-06 Toyota Motor Corp 半導体装置およびその製造方法
JP2009206221A (ja) * 2008-02-27 2009-09-10 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2009302510A (ja) * 2008-03-03 2009-12-24 Fuji Electric Device Technology Co Ltd トレンチゲート型半導体装置およびその製造方法
WO2010090024A1 (ja) * 2009-02-04 2010-08-12 日立金属株式会社 炭化珪素単結晶基板およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3471509B2 (ja) * 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US5741741A (en) * 1996-05-23 1998-04-21 Vanguard International Semiconductor Corporation Method for making planar metal interconnections and metal plugs on semiconductor substrates
US6656797B2 (en) * 2001-12-31 2003-12-02 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and ion implantation
EP2258655B1 (en) * 2009-06-05 2012-04-25 Acreo AB A method for producing a microstructure of crystalline SiC
US9318558B2 (en) * 2012-07-09 2016-04-19 Hitachi, Ltd. MOS field effect transistor

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003081642A2 (en) * 2002-03-21 2003-10-02 General Semiconductor, Inc. Power semiconductor device
JP2005142243A (ja) * 2003-11-05 2005-06-02 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2006032655A (ja) * 2004-07-16 2006-02-02 Kyoto Univ 炭化珪素基板の製造方法
JP2006093193A (ja) * 2004-09-21 2006-04-06 Toyota Motor Corp 半導体装置およびその製造方法
JP2009206221A (ja) * 2008-02-27 2009-09-10 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2009302510A (ja) * 2008-03-03 2009-12-24 Fuji Electric Device Technology Co Ltd トレンチゲート型半導体装置およびその製造方法
WO2010090024A1 (ja) * 2009-02-04 2010-08-12 日立金属株式会社 炭化珪素単結晶基板およびその製造方法

Also Published As

Publication number Publication date
WO2015032577A1 (de) 2015-03-12
EP3042391A1 (de) 2016-07-13
DE102013217768A1 (de) 2015-03-05
US20160218208A1 (en) 2016-07-28
US10636901B2 (en) 2020-04-28

Similar Documents

Publication Publication Date Title
US10763351B2 (en) Vertical trench DMOSFET having integrated implants forming enhancement diodes in parallel with the body diode
US7595241B2 (en) Method for fabricating silicon carbide vertical MOSFET devices
JP2018515927A (ja) 複数遮蔽トレンチゲートfet
JP2003533889A (ja) トレンチゲート半導体装置
WO2017145594A1 (ja) 化合物半導体装置の製造方法および化合物半導体装置
US9614031B2 (en) Methods for forming a high-voltage super junction by trench and epitaxial doping
KR20140011570A (ko) 반도체 장치 및 그의 제조 방법
CN106571394B (zh) 功率器件及其制造方法
WO2007022370A2 (en) A method for fabricating a semiconductor device
KR20200018301A (ko) 수직 전원 장치의 접촉 임플란트 외부 확산 감소를 위한 산소 삽입형 Si 층
JP2018082057A (ja) 半導体装置および半導体装置の製造方法
JP2013182934A (ja) 半導体装置およびその製造方法
US9825125B2 (en) Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device
JP4851718B2 (ja) 半導体装置
US11227945B2 (en) Transistor having at least one transistor cell with a field electrode
ITTO20070163A1 (it) Procedimento di fabbricazione di un dispositivo misfet a conduzione verticale con struttura dielettrica di porta a spessore differenziato e dispositivo misfet a conduzione verticale cosi' realizzato
JP2016538729A (ja) 基板を製造する方法、並びに基板、並びに基板を備えた金属酸化物半導体電界効果トランジスタ、並びに基板を備えた微小電気機械システム、並びに自動車
CN110047929B (zh) 具有沟槽栅极的半导体电子器件及其制造方法
KR101801406B1 (ko) 반도체 장치 및 관련 제조 방법
CN105981144B (zh) 终止结构及其制作方法
KR101097469B1 (ko) 반도체 장치 및 그 제조방법
US10608105B2 (en) MOS field-effect transistor and method for the production thereof
US20170077227A1 (en) Needle Field Plate MOSFET with Mesa Contacts and Conductive Posts
KR100636934B1 (ko) 반도체 소자의 제조 방법
CN109980009A (zh) 一种半导体器件的制造方法和集成半导体器件

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170130

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20170427

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170731

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180509

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20180516

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20180727