KR101801406B1 - 반도체 장치 및 관련 제조 방법 - Google Patents

반도체 장치 및 관련 제조 방법 Download PDF

Info

Publication number
KR101801406B1
KR101801406B1 KR1020127003525A KR20127003525A KR101801406B1 KR 101801406 B1 KR101801406 B1 KR 101801406B1 KR 1020127003525 A KR1020127003525 A KR 1020127003525A KR 20127003525 A KR20127003525 A KR 20127003525A KR 101801406 B1 KR101801406 B1 KR 101801406B1
Authority
KR
South Korea
Prior art keywords
region
gate structure
forming
trench
conductivity type
Prior art date
Application number
KR1020127003525A
Other languages
English (en)
Other versions
KR20140011910A (ko
Inventor
페일린 왕
징징 첸
에두아르 디. 드 프레서트
Original Assignee
엔엑스피 유에스에이, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔엑스피 유에스에이, 인코포레이티드 filed Critical 엔엑스피 유에스에이, 인코포레이티드
Publication of KR20140011910A publication Critical patent/KR20140011910A/ko
Application granted granted Critical
Publication of KR101801406B1 publication Critical patent/KR101801406B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 장치 구조체들 및 관련된 제조 방법들이 제공된다. 예시적인 반도체 장치 구조체(100)는 트렌치 게이트 구조체(114), 트렌치 게이트 구조체(114)에 인접한 몸체 영역(124), 몸체 영역(124) 아래에 있는 트렌치 게이트 구조체(114)에 인접한 드레인 영역(125), 몸체 영역(124) 내에 형성된 소스 영역(130), 및 몸체 영역(124)의 제1 부분 위에 있는 레터럴 게이트 구조체(118)를 포함한다. 몸체 영역(124)의 제1 부분은 트렌치 게이트 구조체(114)와 소스 영역(130) 사이에 배치된다. 일 실시예에서, 코너 영역(128)은 트렌치 게이트 구조체(114)에 인접한 몸체 영역(124) 내에 형성되어, 몸체 영역(124)의 제1 부분은 코너 영역과 소스 영역(130) 사이에 배치되고, 트렌치 게이트 구조체(114)에 인접한 몸체 영역(124)의 제2 부분은 코너 영역(128)과 드레인 영역(125) 사이에 배치되게 된다.

Description

반도체 장치 및 관련 제조 방법{SEMICONDUCTOR DEVICE AND RELATED FABRICATION METHODS}
여기에 설명된 본 발명의 실시예들은 일반적으로 반도체 장치들 및 반도체 장치들을 제조하는 방법들에 관한 것이고, 보다 구체적으로는, 본 발명의 실시예들은 레터럴 게이트 구조체들(lateral gate structures)을 포함하는 트렌치 전계 효과 트랜지스터 구조체들(trench field effect transistor structures)을 제조하는 방법에 관한 것이다.
트랜지스터 크기를 줄이는 것은 전통적으로 반도체 제조 산업에서 높은 우선 순위였다. 트렌치 금속 산화물 반도체 전계 효과 트랜지스터들(metal oxide semiconductor field-effect transistors; MOSFETs)은 레터럴 MOSFET 장치들에 비해 감소된 다이(die) 크기를 가지면서 원하는 트랜지스터 기능을 제공하기 위해 일반적으로 사용된다. 전통적으로, 트렌치 MOSFET의 요망되는 크기는 원하는 온-상태(on-state) 저항에 의해 좌우되었다. 보다 최근에는, 트렌치 MOSFET의 요망되는 크기는 원하는 에너지(또는 전류) 능력(capability) 및/또는 원하는 열 안정성(thermal stability)에 의해 좌우된다.
이어지는 도면들에 결합하여 고려되는 경우 본 발명이 상세한 설명 및 청구항들을 참조하여 보다 완전히 이해되고, 동일한 참조 번호들은 도면들에 걸쳐 유사한 요소들을 나타낸다.
도 1 내지 12는 반도체 장치 구조체의 단면도 및 상면도와, 본 발명의 하나 이상의 실시예들에 따라 상기 반도체 장치 구조체를 제조하는 예시적인 방법들을 도시하며;
도 13은 본 발명의 일 실시예에 따른 반도체 장치 구조체의 단면도를 도시하며; 그리고
도 14는 본 발명의 다른 실시예에 따른 반도체 장치 구조체의 단면도를 도시한다.
이어지는 상세한 설명은 사실상 단순히 예시적인 것이고, 본 발명 또는 출원의 실시예들 및 그러한 실시예들의 사용들을 제한하도록 의도되지 않는다. 여기에서 사용된, "예시적인"이라는 용어는 "예, 사례, 또는 실례로 제공되는 것"을 의미한다. 예시로서 여기에서 설명된 임의의 구현은 다른 구현들보다 선호되거나 유리한 것으로 반드시 해석되지는 않는다. 또한, 전술한 기술분야, 배경기술, 간단한 요약 또는 이어지는 상세한 설명에서 나타나는 임의의 표현된 또는 암시된 이론에 의해 한정되도록 의도되지 않는다.
도 1 내지 12는 예시적인 실시예들에 따라 반도체 장치 구조체(100)를 제조하는 방법들을 도시한다. 이하에서 더 상세하게 설명된 것처럼, 반도체 장치 구조체(100)는, 레터럴 게이트 구조체(lateral gate structure)를 포함하여 유효한 채널 길이를 증가시키고 열 밀도(heat density)를 감소시키는 트렌치 금속 산화물 전계 효과 트랜지스터(trench metal oxide semiconductor field-effect transistor; trench MOSFET)로서 실현되고, 그에 의해, 주어진 다이(die) 크기에 대한 트렌치 MOSFET의 에너지 조절 능력이 향상된다. "MOS"는 금속 게이트 전극 및 산화물 게이트 절연체를 갖는 장치를 칭하는 것이 적절하지만, 본 발명은, 전계 효과 트렌지스터(field-effect transistor)를 구현하기 위해, 반도체 기판에 대하여 위치하는 게이트 절연체(산화물 또는 다른 절연체)에 대하여 위치하는 전도성 게이트 전극(금속 또는 다른 전도성 물질)을 포함하는 임의의 반도체 장치에서 이용될 수 있고, 본 발명은 금속 게이트 전극 및 산화물 게이트 절연체에 제한되도록 의도되지 않는다. 또한, 본 발명은 여기서 N-형(또는 N-채널) 장치의 상황으로 설명될 수 있지만, 본 발명은 N-형 장치들에 제한되는 것으로 의도되는 것은 아니며 P-형(또는 P-채널) 장치에 대해서도 동등한 방법으로 구현될 수 있다는 것이 인식되어야 한다. MOS 장치들의 제조의 다양한 단계들이 공지되어 있으며, 따라서, 간결함을 위해, 많은 종래의 단계들이 여기에서 단지 간단히 언급되거나 또는 공지된 프로세스를 상세하게 제공하지 않고 완전히 생략될 것이다.
도 1을 참조하면, 도시된 제조 프로세스는, 반도체 물질(102)의 적합한 기판을 제공하고, 반도체 물질(102)에 비어있는 영역(104)(다르게는 여기에서 트렌치(trench)로 칭해짐)을 형성함으로써 시작한다. 예시적인 실시예에서, 반도체 물질(102)은 반도체 산업에서 일반적으로 사용되는 실리콘 물질(예를 들어, 상대적으로 순수한 실리콘, 또는 게르마늄, 탄소 등과 같은 다른 요소들과 혼합된 실리콘)로 실현되지만, 다른 반도체 물질들이 대안적인 실시예들에서 사용될 수 있다는 것이 인식될 것이다. 따라서, 편의를 위해(이에 제한되지 않음), 반도체 물질(102)은 여기에서 실리콘 물질로 대안적으로 칭해진다. 예시적인 실시예에서, 실리콘 물질(102)은, 장치 구조체(100)에 전극 영역 또는 터미널 영역(예를 들어, 드레인(drain) 영역)을 제공하기 위해 전도성-결정 불순물 유형(conductivity-determining impurity type)의 이온들로 도핑된다. 예를 들어, N-채널 장치의 경우, 실리콘 물질(102)은 약 1.0×1016/cm3의 도펀트(dopant) 농도를 갖는, 인(phosphorous) 이온들(또는 인 이온화 종(phosphorous ionized species))과 같은, N-형 이온들로 도핑될 수 있다. 일 실시예에 따르면, 도핑된 실리콘 물질(102)은, 실리콘 물질(102)을 에피텍셜 성장시키는데 사용되는 반응물에 인 이온들을 추가하여 반도체 기판(예를 들어, 벌크 실리콘 기판, 절연체 기판 상의 실리콘 등) 상에서 실리콘 물질(102)을 에피텍셜 성장시키고 실리콘 물질(102)을 인-시튜(in-situ) 도핑함으로써, 형성된다.
예시적인 실시예에서, 트렌치(104)는, 실리콘 물질(102) 위에 마스킹 물질의 층을 형성하고, 제거될 실리콘 물질(102)의 일부분을 노출시키기 위해 상기 마스킹 물질을 패터닝(patterning)하고, 그리고 에칭 마스크로서 남아있는 마스킹 물질을 이용하여 실리콘 물질(102)의 노출된 부분을 선택적으로 제거함으로써, 형성된다. 도시된 실시예에서, 산화 물질과 같은 유전체 물질(106)의 층이 실리콘 물질(102) 위에 형성되고, 마스킹 물질(108)의 층이 유전체 물질(106) 위에 형성된다. 마스킹 물질(108)의 층은, 이후에 에칭 마스크(etch mask)로서 사용될 때 아래에 있는 실리콘 물질(102)의 선택적인 에칭을 수용하기 위해 유전체 물질(106)의 층 위에 질화 물질(nitride material)(예를 들어, 실리콘 질화물, 실리콘 옥시나이트라이드 등)과 같은 하드 마스크 물질(hard mask material)을 순응적으로(conformably) 피착시킴으로써, 형성된다. 편의를 위해(이에 제한되지 않음), 마스킹 물질(108)은 이하에서 패드 질화물(pad nitride)로 칭해질 수 있다. 예시적인 실시예에서, 패드 질화물(108)은, 남은 실리콘 물질(102)을 마스킹하는 동안 트렌치(104)를 위해 제거될 실리콘 물질(102)의 일부분을 노출시키도록 패터닝되고, 유전체 물질(106) 및 실리콘 물질(102)의 노출된(또는 마스킹이 되지 않은) 부분들을 제거하여 트렌치(104)를 형성하기 위해 이방성 에천트(anisotropic etchant)가 이용된다. 예를 들어, 실리콘 물질(102)의 마스킹이 되지 않은 부분은, 패드 질화물(108)에 비해 우수한 선택성으로 실리콘 물질(102)을 에칭하는 플루오르카본 기반 플라스마 화학 작용과 같은 이방성 에천트 화학 작용을 사용하여 플라스마 기반 반응성 이온 에칭(reactive ion etching; RIE)에 의해 이방성으로 에칭될 수 있다. 하나 이상의 실시예들에 따르면, 트렌치(104)는 실리콘 물질(102)의 표면에 대하여 약 1 내지 2 마이크로미터(또는 마이크론)의 범위의 깊이로 에칭된다. 도 3의 상황에서 이하에서 더 상세하게 설명된 것처럼, 실리콘 물질(102)에서의 트렌치(104)는 이후에 거기에 형성되는 트렌치 게이트 구조체의 치수(dimensions) 및/또는 형태를 규정한다.
하나 이상의 실시예들에 따르면, 트렌치(104)를 형성한 후에, 제조 프로세스는, 트렌치(104)에 희생 산화물 층(sacrificial oxide layer)을 형성하고, 트렌치(104)의 바닥 및 측벽 면들의 조도(roughness)를 감소시키고 트렌치(104)의 모서리들을 둥글게 하여 트렌치(104)의 모서리들에서 고르지 않은 전기장들이 생성되는 것을 방지하도록 그 희생 산화물 층을 제거함으로써 계속된다. 예를 들어, 희생 산화물 층은, 실리콘 물질(102)의 노출된 표면들(105, 107)에서 산화 물질의 선택적 성장을 촉진시키는 높은 온도에서 도 1의 장치 구조체(100)를 산화 환경(oxidizing ambient)에 노출시킴으로써, 트렌치(104)의 바닥 면(107) 및 측벽 면(105)에서 열에 의해(thermally) 성장될 수 있다. 예시적인 실시예에서, 희생 산화물 층은 약 30 나노미터(nm) 내지 약 100nm의 범위의 두께로 형성된다. 실제로, 산화 프로세스 동안, 산화 물질은 또한 노출된 유전체 물질(106) 및/또는 패드 질화물(108) 상에서 성장할 수 있으나, 실리콘 물질(102)의 산화율(oxidation rate)은 유전체 물질(106) 및/또는 패드 질화물(108)의 산화율보다 충분히 더 크므로 유전체 물질(106) 및/또는 패드 질화물(108) 상에 형성되는 산화 물질의 양은 무시해도 될 정도로 적다. 그 후 희생 산화물 층은, 패드 질화물(108)에 비해 우수한 선택성으로 산화 물질을 에칭시키는 등방성 에천트 화학 작용을 이용하여 트렌치(104)의 바닥 및 측벽 면들(105, 107)로부터 완벽하게 제거되어, 희생 산화물 층이 제거된 후, (비록 유전체 물질(106) 및/또는 패드 질화물(108)이 부분적으로 에칭될 수 있지만) 유전체 물질(106) 및 패드 질화물(108)은 상당히 온전히 남을 수 있다. 도 1에서 도시된 것처럼, 희생 산화물 층의 형성 및 그 이후의 에칭은, 바닥 면(107)과 측벽 면(105)이 교차하는 곳 및 측벽 면(105)과 실리콘 물질(102)의 상부 면이 교차하는 곳을 포함하여, 트렌치(104)의 모서리들(corners) 및 가장자리들(edges)을 둥글게 하여, 트렌치(104)에서 이후에 형성되는 트렌치 게이트 구조체를 위한 게이트 유전체 물질의 균일성을 향상시키고 트렌치(104)의 모서리들에서 피크(peak) 전기장들을 감소시킨다.
이제 도 2를 참조하면, 예시적인 실시예에서, 제조 프로세스는 트렌치(104)에 유전체 물질(110)의 층을 형성함으로써 계속된다. 유전체 물질(110)은, 이하에서 더 상세하게 설명된 것처럼, 트렌치(104)에서 형성된 트렌치 게이트 구조체에 대하여 게이트 절연체로서 기능한다. 예시적인 실시예에서, 유전체 물질(110)의 층은, 약 800℃ 내지 약 1000℃의 범위의 온도에서 장치 구조체(100)를 산화 환경(oxidizing ambient)에 노출시켜 트렌치(104)에서의 실리콘 물질(102)의 노출된 면들(105, 107) 상에서 산화 물질의 선택적 성장을 촉진시킴으로써, 트렌치(104)의 노출된 바닥 및 측벽 면들(105, 107)에서 실리콘 이산화물과 같은 산화 물질을 열에 의해 성장시켜, 형성된다. 편의를 위해(이에 제한되지 않음), 유전체 물질(110)은 여기에서 대안적으로 산화 물질로서 칭해진다. 예시적인 실시예에서, 산화 물질(110)은 약 70nm의 두께로 성장된다. 실제로, 산화 프로세스 동안, 산화 물질은 또한 노출된 유전체 물질(106) 및/또는 패드 질화물(108) 상에서 성장할 수 있지만, 그러나 실리콘 물질(102)의 산화율은 유전체 물질(106) 및/또는 패드 질화물(108)의 산화율보다 충분히 더 크므로 유전체 물질(106) 및/또는 패드 질화물(108) 상에서 형성되는 산화물의 양은 트렌치(104)에서 성장한 산화 물질(110)에 비해 무시될 정도로 적다. 일부 대안적인 실시예들에서, 유전체 물질(110)은 하이-K(high-k) 유전체 물질로 실현될 수 있고/실현될 수 있거나, 유전체 물질(110)은 상술한 열 산화 프로세스(thermal oxidation process) 대신에 피착 프로세스를 사용하여 트렌치(104)에서 형성될 수 있다는 것이 주목되어야 한다.
이제 도 3을 참조하면, 예시적인 실시예에서, 제조 프로세스는, 장치 구조체(100)를 위한 트렌치 게이트 구조체(114)를 생성하기 위하여 트렌치(104)에 전도성 물질(112)의 층을 형성함으로써 계속된다. 이와 관련하여, 전도성 물질(112)은 트렌치 게이트 구조체(114)의 전도성 게이트 전극 물질로 기능한다. 예시적인 실시예에서, 전도성 물질(112)은 실리콘 물질(102)의 표면에 대하여 트렌치(104)의 깊이보다 크거나 같은 두께로 약 700℃ 내지 약 1000℃의 범위의 온도에서 화학적 기상 증착(chemical vapor deposition; CVD) 프로세스에 의해 도 2의 장치 구조체(100) 위에 순응적으로(conformably) 피착되는 다결정(polycrystalline) 실리콘 물질로 실현된다. 편의를 위해(이에 제한되지 않음), 트렌치(104)에서의 전도성 물질(112)은 대안적으로 제1 폴리실리콘(polysilicon) 물질로 칭해질 수 있다. 예시적인 실시예에서, 제1 폴리실리콘 물질(112)은 도핑된 실리콘 물질(102)과 동일한 전도성 유형(conductivity type)을 갖는 불순물-도핑 요소들을, 제1 폴리실리콘 물질(112)을 형성하는데에 사용되는 반응물들에 추가함으로써 인-시튜 도핑된다. 여기에서 설명된 예시적인 N-채널 장치의 경우, 약 6.5×1020/cm3의 도펀트(dopant) 농도를 갖는, 비소(arsenic) 이온들과 같은, N-형 불순물-도핑 요소들이 제1 폴리실리콘 물질(112)를 형성하는데에 사용되는 반응물에 추가된다.
도 2의 장치 구조체(100) 위에 제1 폴리실리콘 물질(112)을 순응적으로 피착한 후, 제조 프로세스는 트렌치(104) 내에 형성되지 않은 임의의 초과 폴리실리콘 물질(112)을 제거함으로써 계속된다. 이와 관련하여, 일 실시예에 따르면, 초과 폴리실리콘 물질(112)은, 패드 질화물(108)의 상부 면이 노출될 때까지, 폴리실리콘 물질(112)을 제거하기 위해 이방성 에천트를 사용하여 RIE를 수행함으로써, 에치백 평탄화(etch back planarization)를 사용하여 제거된다. 일부 실시예들에서, 이방성 에칭은, 트렌치(104)에서 폴리실리콘 물질(112)의 높이를 실리콘 물질(102)의 표면에 더 가깝게 조정된 높이로 감소시키기 위해 패드 질화물(108)의 일부 또는 전부를 제거함으로써 계속될 수 있다. 초과 폴리실리콘 물질(112)의 에치백(etch back)을 수행한 후, 임의의 남아있는 패드 질화물(108)은 도 3의 장치 구조체(100)를 획득하기 위해, 고온 인산 에칭 프로세스(hot phosphoric acid etching process) 또는 다른 공지된 에칭 프로세스를 수행함으로써 제거될 수 있다. 트렌치(104)에서 남아있는 폴리실리콘 물질(112)은 여기에서 설명된 예시적인 N-형 장치 구조체(100)에 대한 N+ 트렌치 게이트 구조체(114)로서 기능한다. 대안적인 실시예들에서, 상술한 에치백 프로세스를 대신하여, 화학적-기계적 평탄화(chemical-mechanical planarization; CMP)가 사용되어, 패드 질화물(108)의 상부 면 및/또는 실리콘 물질(102)이 노출될 때 CMP가 중지되도록 미리 정해진 시간 동안 화학적 슬러리(slurry)로 폴리실리콘 물질(112)을 연마할 수 있음이 주목되어야 한다.
이제 도 4 내지 6을 참조하면, 예시적인 실시예에서, 트렌치(104)에 폴리실리콘 물질(112)을 형성한 후, 제조 프로세스는 도 3의 장치 구조체(100) 위에 제2 전도성 물질(116)의 층을 형성하고, 제2 전도성 물질(116)의 일부분들을 선택적으로 제거하여 실리콘 물질(102) 위에 레터럴 게이트 구조체(118)를 규정함으로써 계속된다. 이와 관련하여, 제2 전도성 물질(116)은 레터럴 게이트 구조체(118)의 전도성 게이트 전극 물질로서 기능하고, 제2 전도성 물질(116)의 일부분들을 제거한 후 남는 아래에 있는 유전체 물질(106)의 일부분은 레터럴 게이트 구조체(118)에 대한 게이트 절연체로서 기능한다. 예시적인 실시예에서, 전도성 물질(116)은, 약 700℃ 내지 약 1000℃의 범위의 온도에서 약 500nm 내지 약 800nm의 범위의 두께로 CVD를 수행함으로써 도 3의 장치 구조체(100) 위에 순응적으로 피착된 도핑되지 않은 다결정 실리콘 물질로서 실현되어, 그 결과 도 4의 장치 구조체(100)가 된다. 이러한 방법으로, 일부 실시예들에서, 제1 폴리실리콘 물질(112)의 에치백 이후에, 제2 전도성 물질(116)은 실리콘 물질(102)의 표면 아래에서 트렌치(104) 내에 존재할 수 있는 임의의 비어있는 공간을 채운다. 편의를 위해(이에 제한되지 않음), 전도성 물질(116)은, 트렌치 게이트 구조체(114)를 위해 사용되는 제1 폴리실리콘 물질(112)과 구별하기 위해 제2 폴리실리콘 물질로서 대안적으로 칭해질 수 있다.
이제 도 5를 참조하면, 제2 폴리실리콘 물질(116)을 순응적으로 피착시킨 후, 제조 프로세스는 트렌치(104) 및 실리콘 물질(102) 위에 있는 제2 폴리실리콘 물질(116)의 일부분들을 선택적으로 제거하여 실리콘 물질(102) 위에 트렌치 게이트 구조체(114)로부터 오프셋되는 레터럴 게이트 구조체(118)를 규정함으로써 계속된다. 예를 들어, 마스킹 물질(예를 들어, 포토레지스트 물질 등)의 층이 제2 폴리실리콘 물질(116) 위에 형성될 수 있고, 마스킹 물질의 일부분들은 선택적으로 제거되어(예를 들어, 포토리소그래피 또는 적절한 부식 화학 작용을 이용함) 트렌치 게이트 구조체(114) 위에 놓이는 제2 폴리실리콘 물질(116)의 일부분과, 트렌치(104) 및/또는 트렌치 게이트 구조체(114)에 인접하는 실리콘 물질(102)의 일부분을 노출시키는 에칭 마스크를 규정할 수 있다. 예시적인 실시예에서, 에칭 마스크는 또한, 트렌치(104) 및/또는 트렌치 게이트 구조체(114)의 반대편의 반도체 물질(102)의 내부(또는 중심) 부분 위에 놓이는 제2 폴리실리콘 물질(116)의 일부를 노출시킨다. 제2 폴리실리콘 물질(116)의 노출된 부분들은, 레터럴 게이트 구조체(118)를 생성하기 위해 제2 폴리실리콘 물질(116)의 마스킹된 부분들을 온전하게 남겨 놓는 동안 제2 폴리실리콘 물질(116)의 노출된 부분들을 제거하기 위해 이방성 에천트를 사용하여 RIE를 수행함으로써 에칭 마스크를 사용하여 선택적으로 제거될 수 있다. 예시적인 실시예에서, 실리콘 물질(102)의 마스킹되지 않은 부분들의 표면들을 노출시킬 때까지 제2 폴리실리콘 물질(116)이 에칭된다. 이와 관련하여, 제2 폴리실리콘 물질(116)을 에칭하는데에 사용된 에천트 화학 작용 또는 에칭 조건들로 인해 유전체 물질(106)의 임의의 노출된 부분들이 에칭될 수 있다. 도 5에서 도시된 바와 같이, 트렌치 게이트 구조체(114)에 근접한 레터럴 게이트 구조체(118)의 수직 측벽(119)은 트렌치 게이트 구조체(114)의 측벽(예를 들어, 실리콘 물질(102)과 트렌치 게이트 구조체(114)의 산화 물질(110) 사이의 경계 또는 접점을 규정하는 트렌치(104)의 수직 측벽(105))으로부터 거리(d1)만큼 오프셋되어 레터럴 게이트 구조체(118)와 트렌치 게이트 구조체(114) 사이의 트렌치 게이트 구조체(114)에 인접한 실리콘 물질(102)의 일부분을 노출시킨다. 이하에서 더 상세하게 설명된 것처럼, 트렌치 게이트 구조체(114)와 레터럴 게이트 구조체(118) 사이의 실리콘 물질(102)의 일부분은 장치 구조체(100)에 채널 코너 영역(channel corner region)을 제공하기 위해 이후에 도핑된다. 실제로, 레터럴 게이트 구조체(118)와 트렌치 게이트 구조체(114) 사이의 오프셋 거리(d1)는 장치 구조체(100)를 위한 하나 이상의 성능 파라미터들(performance parameters)(예를 들어, 온-저항(on-resistance), 에너지/파워 조절 능력 등)을 최적화하도록 선택될 수 있다.
도 6은 제2 폴리실리콘 물질(116)을 에칭한 후의 도 5의 장치 구조체(100)의 상면도를 도시한다. 도 5 내지 6에서 도시된 것처럼, 레터럴 게이트 구조체(118)의 폭은 트렌치 게이트 구조체(114)의 폭과 상당히 유사하고, 게이트 구조체들(114, 118)은 오프셋 거리(d1)만큼 떨어져 위치하여 장치 구조체(100)에 채널 코너 영역을 제공하기 위해 충분히 도핑된 실리콘 물질(102)의 일부분을 노출시킨다. 도 6에서 도시된 것처럼, 예시적인 실시예에서, 레터럴 게이트 구조체(118)를 형성하는데에 사용된 에칭 마스크는, 실리콘 물질(102)의 폭 너머로 연장하는 트렌치 게이트 구조체(114)의 일부분 위에 피착된 제2 폴리실리콘 물질(116)의 일부분(120)을 마스킹하도록 패터닝된다(patterned). 따라서, 제2 폴리실리콘 물질(116)의 마스킹된 부분(120)은 레터럴 게이트 구조체(118)를 생성하기 위해 에칭한 후 온전하게 남고, 마스킹된 부분(120)은 두 개의 게이트 구조체들(114, 118) 사이의 게이트 구조체들(114, 118)의 폭에 직각으로(또는 수직으로) 연장하여 트렌치 게이트 구조체(114)와 레터럴 게이트 구조체(118) 사이의 전기적 연결을 제공한다. 예시적인 실시예에서, 그 부분(120)은 종래의 방법으로 외부 장치들에 액세스되거나 그렇지 않으면 연결될 수 있거나 또는 금속 상호접속 층들(metal interconnect layers) 위에 있을 수 있는 장치 구조체(100)에 대한 게이트 터미널(또는 게이트 피드(feed))로서 기능한다. 도 6에 도시된 것과 같이, 제2 폴리실리콘 물질(116)의 부분(120)은 레터럴 게이트 구조체(118) 및 트렌치 게이트 구조체(114)의 연장부의 제1 폴리실리콘 물질(112) 양쪽 모두에 인접하거나 그렇지 않으면 접촉한다. 이러한 방법으로, 트렌치 게이트 구조체(114) 및 레터럴 게이트 구조체(118)는 전기적으로 연결되고 실질적으로 동일한 전위(electrical potential)을 가지고, 결합하여, 이하에서 더 상세하게 설명되는 것처럼, 장치 구조체(100)에 대한 공통 게이트 전극으로 기능한다.
이제 도 7을 참조하면, 예시적인 실시예에서, 레터럴 게이트 구조체(118)을 형성한 후, 제조 프로세스는, 트렌치 게이트 구조체(114), 레터럴 게이트 구조체(118) 및 실리콘 물질(102) 위에 산화 물질과 같은 유전체 물질(122)의 층을 형성함으로써 계속된다. 예시적인 실시예에서, 산화 물질(122)의 층은, 도 6의 장치 구조체(100)를 약 800℃ 내지 약 1000℃의 범위의 온도에서 산화 환경에 노출시켜 노출된 실리콘 상의 산화 물질의 선택적 성장을 약 10nm 내지 약 30nm의 범위의 두께로 촉진시킴으로써, 실리콘 물질(102) 및 폴리실리콘 물질들(112, 116)의 노출된 표면들에서 열에 의해 성장된다. 산화 물질(122)은 장치 구조체(100) 전체에 걸쳐 거의 균일한 두께로 되어 있어 이후의 이온 주입(ion implantation) 프로세스 단계들이 더 균일한 도펀트 프로파일들을 달성하도록 해준다. 대안적인 실시예에서, 산화 물질(122)은, 상술한 열 산화 프로세스 대신에 피착 프로세스를 수행함으로써, 트렌치 게이트 구조체(114), 레터럴 게이트 구조체(118) 및 실리콘 물질(102) 위에 피착될 수 있다는 것이 주목되어야 한다.
이제 도 8을 참조하면, 예시적인 실시예에서, 제조 프로세스는 실리콘 물질(102) 및 제1 폴리실리콘 물질(112)의 전도성 유형에 반대되는 전도성 결정 불순물 유형의 이온들을 주입(화살표(126)에 의해 도시됨)하여 실리콘 물질(102)의 영역에서 몸체 영역(body region)(124)을 형성함으로써 계속된다. 예를 들어, 예시적인 N-채널 장치의 경우, 몸체 영역(124)은, 약 40 keV 내지 약 100 keV의 에너지 레벨에서 약 1×1013/cm3 내지 약 2×1013/cm3 의 범위의 도펀트 농도를 갖는, 붕소(boron) 이온들(또는 붕소 이온화 종)과 같은, P-형 이온들을 주입하여 트렌치(104)의 깊이보다 약간 얕은 깊이를 갖는 몸체 영역(124)을 제공함으로써 형성된다. 이온들을 주입(126)한 후, 제조 프로세스는 주입된 이온들을 드라이브(drive)하여 몸체 영역(124)을 활성화시키기 위해 고온 어닐링 프로세스(high-temperature annealing process)를 수행함으로써 계속된다. 예시적인 실시예에서, 장치 구조체(100)는, 몸체 영역(124)을 활성화하기 위해 용광로 어닐(furnace anneal)을 사용하여 약 80 내지 160분 동안 약 600℃ 내지 약 1100℃ 사이의 온도로 가열될 수 있다. 예시적인 실시예에서, 주입된 이온들은 수직적으로 확산하여 실리콘 물질(102)의 표면에 대하여 트렌치(104)의 깊이보다 약 0.1 내지 0.2 마이크로미터 작은, 트렌치 게이트 구조체(114)에 인접한 몸체 영역(124)의 일부분의 깊이를 제공한다. 또한, 주입된 이온들은 측면으로 확산하여, 도 8에 도시된 것처럼, 레터럴 게이트 구조체(118)의 아래에 있고 인접하는 연속하는 P-형 영역을 제공하기 위해 몸체 영역(124)은 레터럴 게이트 구조체(118)의 아래에 측면으로 확장한다. 몸체 영역(124)은, P- 몸체 영역(124)이 형성되는 동안 도핑되지 않은 실리콘 물질(102)의 남은 부분(125)(예를 들어 이온들(126)이 확산되지 않은 실리콘 물질(102)의 일부분)이 N-형 장치 구조체(100)에 대하여 N+ 드레인 영역으로 기능하는 동안, N-형 장치 구조체(100)의 몸체 영역의 P- 몸체 부분으로 기능한다. 일부 실시예들에서, 게이트 구조체들(114, 118)은 몸체 영역(124)에 대해 이온들(126)을 주입하기 전에 마스킹될 수 있다. 그러나, 제1 폴리실리콘 물질(112)의 도펀트 농도에 비해 상대적으로 낮은 이온들(126)에 대한 도펀트 농도 및 이후의 이온 주입 단계들로 인해, 이온들(126)은, 장치 구조체(100)의 성능에 영향을 주지 않고, 게이트 구조체들(114, 118)이 마스킹되지 않은 동안, 주입될 수 있다.
이제 도 9를 참조하면, 예시적인 실시예에서, 몸체 영역(124)을 형성한 후, 제조 프로세스는, 몸체 영역(124)의 전도성 유형에 반대인 전도성-결정 불순물 유형의 이온들을 주입(화살표(132)로 도시됨)하여 몸체 영역(124) 내에 도핑된 영역들(128, 130)을 형성함으로써 계속된다. 이하에서 더 상세하게 설명된 것처럼, 도핑된 영역(130)은, 장치 구조체(100)에 대하여 소스 영역으로 기능하고, 도핑된 영역(128)은 고르지 않은 전기장들의 생성을 방지하고, 레터럴 게이트 구조체(118)와 트렌치 게이트 구조체(114) 사이의 몸체 영역(124)의 모서리에서 전기장이 과밀(crowding)해지는 것을 감소시키며, 트렌치 게이트 구조체(114)를 따라 수직으로 그리고 레터럴 게이트 구조체(118)의 아래에서 측면으로 흐르는 연속하는 전도성 채널의 커브(curve)의 생성을 용이하게 하는 채널 코너 영역으로 기능한다. 예시적인 실시예에서, 도핑된 영역들(128, 130)은, 트렌치 게이트 구조체(114)의 반대편인 레터럴 게이트 구조체(118)의 옆의 몸체 영역(124)의 내부(또는 중심) 부분을 마스킹하고 게이트 구조체들(114, 118)에 인접한 몸체 영역(124)의 일부분들을 노출시키기 위해, 트렌치 게이트 구조체(114)의 반대 방향으로 거리(d2)만큼 레터럴 게이트 구조체(118)로부터 떨어져 위치한 마스킹 물질(134)(예를 들어, 포토레지스트 등)로 도 8의 장치 구조체(100)를 마스킹함으로써 형성된다. 그 후 도핑된 영역들(128, 130)은, 레터럴 게이트 구조체(118) 및 주입 마스크(implantation mask)로서의 마스킹 물질(134)을 사용하여 몸체 영역(124)의 전도성 유형에 반대되는 전도성-결정 불순물 유형의 이온들을 주입(132)함으로써 형성된다. 도시된 것처럼, 도핑된 영역들(128, 130)에 대한 주입의 깊이는 실리콘 물질(102)의 표면에 대하여 몸체 영역(124)의 깊이보다 작아서, 몸체 영역(124)의 일부분들은 도핑된 영역들(128, 130)과 드레인 영역(125) 사이에 배치된다. 일 실시예에 따르면, N-채널 장치의 경우, N+ 도핑된 영역들(128, 130)은, 약 1.5×1015/cm3의 도펀트 농도 및 약 40 keV 내지 약 100 keV의 에너지 레벨을 갖는 인 이온들(phosphorous ions)(또는 인 이온화된 종)을 주입시키고 약 6×1015/cm3의 도펀트 농도 및 약 60 keV 내지 약 120 keV의 범위의 에너지 레벨을 갖는 비소 이온들(arsenic ions)(또는 비소 이온화된 종)을 주입시켜 공동 주입(co-implantation) 단계를 수행함으로써 형성된다. 예시적인 실시예에서, 게이트 구조체들(114, 118)은, 도핑된 영역들(128, 130)을 형성하는 동안, 마스킹되지 않고, 이온들(132)을 노출된 폴리실리콘 물질(112, 116)로 주입함으로써 도핑된다. 이온들(132)을 주입한 후, 제조 프로세스는, 마스킹 물질(134)을 제거하고 고온 어닐링 프로세스를 수행하여 주입된 이온들을 드라이브하여 도핑된 영역들(128, 130)을 활성화함으로써 계속된다. 예시적인 실시예에서, 장치 구조체(100)는 도핑된 영역들(128, 130)을 활성화하기 위해 용광로 어닐을 사용하여 약 30분 동안 약 1000℃의 온도로 가열된다. 비록 본 발명에 대해 도핑된 영역들(128, 130)이 동일한 이온 주입 단계들의 일부로서 동시에 형성되고 동일한 도펀트 농도 및/또는 도펀트 프로파일을 가진다는 맥락에서 여기에서 설명하였지만, 실제로는, 도핑된 영역들(128, 130)은 개별적인 이온 주입 단계들의 일부에서 형성될 수 있다는 점이 인식되어야 한다. 예를 들어, 소스 영역(130)을 형성하기 위해 제1 이온 주입 단계를 수행하는 동안 게이트 구조체들(114, 118) 사이의 몸체 영역(124)의 일부분이 마스킹될 수 있고, 채널 코너 영역(128)을 형성하기 위해 제2 이온 주입 단계를 수행하는 동안 소스 영역(130)이 마스킹될 수 있다.
이제 도 10을 참조하면, 도핑된 영역들(128, 130)을 형성한 후, 제조 프로세스는, 몸체 영역(124)과 동일한 전도성 결정 불순물 유형의 이온들을 주입(화살표 142로 도시됨)하여 몸체 영역(124) 내에 강화 영역들(enhancement regions)(136, 138, 140)을 형성함으로써 계속된다. 이와 관련하여, 영역들(124, 136, 138, 140)은 장치 구조체(100)의 몸체 영역을 집합적으로 제공한다. 예시적인 실시예에서, 몸체 강화 영역들(136, 138, 140)은, 게이트 구조체들(114, 118) 및 도핑된 영역들(128, 130)을 마스킹하고 트렌치 게이트 구조체(114)의 반대편인 레터럴 게이트 구조체(118) 옆의 소스 영역(130)에 인접한 실리콘 물질(102) 및/또는 몸체 영역(124)의 내부(또는 중심) 부분을 노출시킨 상태로 남겨두는 마스킹 물질(144)로 장치 구조체(100)를 마스킹함으로써 형성된다. 이와 관련하여, 하나 이상의 실시예들에 따르면, 마스킹 물질(144)은, 소스 영역(130)을 형성하는데에 사용되는 마스크(134)에 대한 오프셋 거리(d2)와 거의 동일한 거리만큼 트렌치 게이트 구조체(114)의 반대 방향으로 레터럴 게이트 구조체(118) 너머로 확장한다. 그 후 몸체 강화 영역들(136, 138, 140)은 원하는 도펀트 프로파일을 제공하기 위하여 연쇄 주입(chain implant)을 수행함으로써 형성된다. 이와 관련하여, 예시적인 실시예에서, 깊은 이온 주입(deep ion implantation)은 깊은 몸체 강화 영역(deep body enhancement region)(136)을 생성하기 위해 수행되고, 이어서 중간 이온 주입(intermediate ion implantation)에 의해 중간 몸체 강화 영역(intermediate body enhancement region)(138)이 생성되고, 이어서 얕은 이온 주입(shallow ion implantation)에 의해 얕은 몸체 강화 영역(shallow body enhancement region)(140)이 생성된다. 이온들(142)을 주입한 후, 제조 프로세스는, 마스킹 물질(144)을 제거하고 고온 어닐링 프로세스를 수행하여 주입된 이온들을 드라이브하여 몸체 강화 영역들(136, 138, 140)을 활성화함으로써 계속된다. 예시적인 실시예에서, 급격한 열 어닐링이 약 500℃ 내지 약 1000℃의 범위의 온도로 장치 구조체(100)를 가열하여 수행된다.
여기에서 설명된 예시적인 N-채널 장치에 대하여, 몸체 강화 영역들(136, 138, 140)은, 몸체 강화 영역들(136, 138, 140)이 N-채널 장치에 대하여 P+ 몸체 영역들로 기능하도록, P-형 이온들을 주입함으로써 형성된다. 예시적인 실시예에서, 깊은 몸체 강화 영역(136)은 약 1×1013/cm3의 도펀트 농도 및 약 160 keV 내지 약 260 keV의 범위의 에너지 레벨을 갖는 P-형 이온들(예를 들어, 붕소 이온들)을 주입함으로써 형성된다. 깊은 몸체 강화 영역(136)을 형성한 후, 중간 몸체 강화 영역(138)은 약 2×1015/cm3의 도펀트 농도 및 약 80 keV의 에너지 레벨을 갖는 P-형 이온들을 주입함으로써 형성된다. 중간 몸체 강화 영역(138)을 형성한 후, 얕은 몸체 강화 영역(140)은 약 1.2×1015/cm3의 도펀트 농도 및 약 20 keV 내지 약 50 keV의 범위의 에너지 레벨을 갖는 P-형 이온들을 주입함으로써 형성된다. 이온 주입 단계들에 대한 서로 다른 에너지 레벨들로 인해, 주입된 이온들이 상기 어닐링 동안 확산된 후, 도 10에 도시된 것처럼, 깊은 몸체 강화 영역(136)의 깊이는 실리콘 물질(102)의 표면에 대하여 P- 몸체 영역(124)의 깊이보다 작고, 중간 몸체 강화 영역(138)의 깊이는 깊은 몸체 강화 영역(136)의 깊이보다 작고, 얕은 몸체 강화 영역(140)의 깊이는 중간 몸체 강화 영역(138)의 깊이보다 작다. 연쇄 주입 단계들로 인해, 얕은 몸체 강화 영역(140)은 가장 높은 도펀트 농도를 가지며, 중간 몸체 강화 영역(138)은 얕은 몸체 강화 영역(140)보다 낮은 도펀트 농도를 가지며, 깊은 몸체 강화 영역(136)은 중간 몸체 강화 영역(138)보다 낮은 도펀트 농도를 가지며, P- 몸체 영역(124)은 깊은 몸체 강화 영역(136)보다 낮은 도펀트 농도를 가진다. 장치 구조체(100)의 몸체의 도펀트 농도를 강화할 뿐만 아니라, 몸체 강화 영역들(136, 138, 140)은 기생 바이폴라 트랜지스터들(parasitic bipolar transistors)의 생성을 방지하고, 장치 구조체(100)의 에너지 조절 능력을 향상시킨다.
이제 도 11을 참조하면, 몸체 강화 영역들(136, 138, 140)을 형성한 후, 제조 프로세스는 게이트 구조체들(114, 118), 도핑된 영역들(128, 130) 및 몸체 영역(124, 136, 138, 140) 위에 유전체 물질(146)의 층을 형성함으로써 계속된다. 예시적인 실시예에서, 유전체 물질(146)의 층은, 도 11에서 도시된 장치 구조체(100)를 획득하기 위해 게이트 구조체들(114, 118), 도핑된 영역들(128, 130) 및 몸체 영역(124, 136, 138, 140) 위에 약 700℃ 내지 약 1000℃의 범위의 온도에서 약 500 nm의 두께로 실리콘 이산화물(silicon dioxide)과 같은 산화 물질을 순응적으로 피착함으로써 형성된다. 유전체 물질(146)은, 도 12의 상황에서 설명된 것처럼, 이후에 형성되는 전도층으로부터 게이트 구조체들(114, 118)을 전기적으로 격리시키는 층내(intralayer) 유전체 층으로서 기능한다.
이제 도 12를 참조하면, 예시적인 실시예에서, 유전체 물질(146)의 층을 형성한 후, 제조 프로세스는 소스 영역(130)의 적어도 일부 및 소스 영역(130)에 인접한 몸체 영역(124, 136, 138, 140)의 일부분 위에 유전체 물질(146)의 일부분들을 선택적으로 제거함으로써 계속된다. 이와 관련하여, 마스킹 물질은 게이트 구조체들(114, 118) 및 채널 코너 영역(128) 위에 있는 유전체 물질(146)의 일부분들을 마스킹하도록 적용될 수 있고, 소스 영역(130)의 적어도 일부분 및 소스 영역(130)에 인접한 몸체 영역(124, 136, 138, 140)의 일부분 위에 있는 유전체 물질(146)의 일부분을 노출시키기 위해 패터닝될 수 있다. 그 후 유전체 물질(146)의 노출된 부분은, 마스킹 물질에 선택적인 이방성 에천트 화학 작용을 사용하여 RIE를 수행함으로써 제거된다. 이러한 방법으로, 도 12에 도시된 것처럼, 소스 영역(130)의 적어도 일부분 및 소스 영역(130)에 인접하는 몸체 영역(124, 136, 138, 140)의 일부분 위에 있는 유전체 물질(146)의 일부분들이 제거되는 동안, 게이트 구조체들(114, 118) 및 채널 코너 영역(128) 위에 있는 유전체 물질(146)의 일부분들이 온전하게 남는다.
예시적인 실시예에서, 유전체 물질(146)의 일부분들을 선택적으로 제거한 후, 제조 프로세스는, 소스 영역(130) 및 몸체 영역(124, 136, 138, 140)의 노출된 부분들 위에 전도성 물질(148, 150)의 하나 이상의 층들을 형성함으로써(이에 의해, 도 12의 장치 구조체(100)가 됨) 계속된다. 예시적인 실시예에서, 전도성 물질(148)의 제1 층은 남아있는 유전체 물질(146) 및 소스 영역(130)과 몸체 영역(124, 136, 138, 140)의 노출된 부분들 위에 약 400℃ 내지 약 1000℃의 범위의 온도에서 약 10 nm 내지 약 100 nm 사이의 두께로 질화 티탄(titanium nitride)과 같은 전도성 금속 물질을 순응적으로 피착함으로써 형성된다. 전도성 물질(148)은 소스 영역(130) 및 몸체 영역(124, 136, 138, 140)에 접촉하여 장치 구조체(100)의 소스 영역(130)과 몸체 영역(124, 136, 138, 140) 사이의 전기적 연결을 제공한다. 이러한 방법으로, 소스 영역(130) 및 몸체 영역(124, 136, 138, 140)은 동일한 전위(electrical potential)를 갖는다.
예시적인 실시예에서, 전도성 물질(148)의 제1 층을 형성한 후, 전도성 물질(150)의 제2 층은, 전도성 금속 물질(148) 위에 약 400℃ 내지 약 1000℃의 범위의 온도에서 약 0.4 마이크론의 두께로 구리 물질과 같은 다른 전도성 금속 물질을 순응적으로 피착함으로써 형성된다. 이러한 방법으로, 전도성 금속 물질(150)은, 유전체 물질(146)에 의해 절연되거나 그렇지 않으면 게이트 구조체들(114, 118)로부터 격리되는 반면에, 아래에 있는 전도성 금속 물질(148)을 통해 소스 영역(130) 및 몸체 영역(124, 136, 138, 140)에 전기적으로 연결된다. 예시적인 실시예에서, 전도성 금속 물질(150)은, 종래의 방법으로 외부 장치들에 액세스되거나 그렇지 않으면 연결될 수 있거나 또는 금속 상호접속 층들 위에 있을 수 있는 장치 구조체(100)에 대한 소스 터미널로서 기능한다. 이와 관련하여, 전도성 금속 물질(148)이 전도성 금속 물질(150)과 소스 영역(130)과 몸체 영역(124, 136, 138, 140) 사이의 향상된 접촉을 위해 얇은 버퍼층을 제공하는 반면에, 전도성 금속 물질(150)은 장치 구조체(100)에 대해 금속 접촉을 제공한다.
계속해서 도 12를 참조하면, 완성된 반도체 장치 구조체(100)는 트렌치 트랜지스터 구조체(또는 트렌치 MOSFET) 및 레터럴 트랜지스터 구조체를 포함한다. 트렌치 트랜지스터 구조체는 트렌치 게이트 구조체(114)(예를 들어, 산화 물질(110) 및 제1 폴리실리콘 물질(112)), 트렌치 게이트 구조체(114) 및/또는 트렌치(104)에 인접한 채널 코너 영역(128), 트렌치 게이트 구조체(114) 및/또는 트렌치(104)에 인접한 드레인 영역(125)의 일부분, 및 트렌치 게이트 구조체(114) 및/또는 트렌치(104)에 인접하고 채널 코너 영역(128)과 트렌치 게이트 구조체(114) 및/또는 트렌치(104)에 인접한 드레인 영역(125)의 일부분 사이에 배치된 몸체 영역(124, 136, 138, 140)의 부분으로 구성된다. 레터럴 트랜지스터 구조체는 레터럴 게이트 구조체(118)(예를 들어, 유전체 물질(106) 및 제2 폴리실리콘 물질(116)), 채널 코너 영역(128), 소스 영역(130), 및 채널 코너 영역(128)과 소스 영역(130) 사이에 배치된 레터럴 게이트 구조체(118)에 인접하고 그 아래에 있는 몸체 영역(124, 136, 138, 140)의 일부분으로 구성된다.
트렌치 게이트 구조체(114)와 레터럴 게이트 구조체(118) 사이의 전기적 연결로 인해, 장치 구조체(100)에 대한 임계 전압을 초과하는 전압이 게이트 구조체들(114, 118)(예를 들어 부분(120))에 인가되는 경우, N+ 드레인 영역(125)과 N+ 채널 코너 영역(128) 사이의 P-형 몸체 영역(124, 136, 138, 140)의 일부분 내에서 트렌치 게이트 구조체(114)를 따라(예를 들어, 트렌치 측벽 면(105)을 따라) 수직으로 동작하고, N+ 채널 코너 영역(128)과 N+ 소스 영역(130) 사이의 P-형 몸체 영역(124, 136, 138, 140)의 일부분 내에서 레터럴 게이트 구조체(118)를 따라 수평으로(또는 측면으로) 동작하는 전도성 채널이 생성된다. 상술한 것처럼, N+ 채널 코너 영역(128)은 트렌치 게이트 구조체(114)에 따른 전도성 채널의 수직 부분(예를 들어, 드레인 영역(125)과 채널 코너 영역(128)의 사이)과 레터럴 게이트 구조체(118) 아래의 전도성 채널의 측면의 영역(예를 들어 채널 코너 영역(128)과 소스 영역(130)의 사이) 사이의 전도성 채널의 곡선의 영역을 제공한다. 전도성 채널의 수직 및 측면 부분들은 장치 구조체(100)를 통해 흐르는 전류가 더 큰 영역 사이에 분포되도록 해주고, 그에 따라 장치 구조체(100)가 보다 더 균일한 열적 분포를 이루도록 해주고, 그러한 균일한 열적 분포는, 그 후, 동일한 전류 및/또는 에너지 조절 능력을 달성하기 위해 장치 구조체(100)의 다이(die) 크기(또는 영역)가 종래의 트렌치 MOSFET에 비해 감소되도록 한다. 다시 말해, 원하는 전류 조절 및/또는 에너지 조절 요건을 달성하기 위해, 도 12의 반도체 장치 구조체(100)는 종래의 트렌치 MOSFET보다 더 작은 영역을 요구한다. 트렌치 게이트 구조체(114)를 위한 유전체 물질(110) 및/또는 전도성 물질(112)의 특성들(예를 들어, 두께들, 유전체 상수들 등)은 레터럴 게이트 구조체(118)에 대한 유전체 물질(106) 및/또는 전도성 물질(116)의 특성들(예를 들어, 두께들, 유전체 상수들 등)과 관계없이 장치 구조체(100)의 트렌치 트랜지스터 부분의 성능을 최적화하도록 선택될 수 있고, 이는 그 후, 장치 구조체(100)의 레터럴 트랜지스터 부분의 성능을 최적화하도록 독립적으로 선택될 수 있다.
이제 도 13을 참조하면, 하나 이상의 실시예들에 따르면, 도 1 내지 12의 상황에서 상술한 제조 프로세스는 한 쌍의 트렌치 게이트 구조체들(214) 및 한 쌍의 레터럴 게이트 구조체들(218)을 가지는 반도체 장치 구조체(200)를 제조하기 위해 수행될 수 있다. 이와 관련하여, 전도성 물질(212) 및 유전체 물질(210)로 구성된 트렌치 게이트 구조체들(214)은 제1 전도성 유형을 갖는 반도체 물질(202)의 영역의 대향 측면들에서 형성된 트렌치들(204)에서 형성될 수 있다. 트렌치 게이트 구조체들(214)을 형성한 후, 전도성 물질(216) 및 유전체 물질(206)로 구성된 레터럴 게이트 구조체들(218)은 반도체 물질(202) 위에 형성되고, 각각의 레터럴 게이트 구조체(218)는 각각의 트렌치 게이트 구조체(214)에 가깝게 배치되고, 각각의 레터럴 게이트 구조체(218) 및 각각의 트렌치 게이트 구조체(214) 사이의 반도체 물질(202)의 일부분들을 노출시키기 위한 거리만큼 오프셋된다. 도시된 실시예에서, 레터럴 게이트 구조체들(218)을 형성한 후, 유전체 물질(222)의 층은 게이트 구조체들(214, 218) 및 반도체 물질(202) 위에 형성되고, 깊은 몸체 영역(224)은 제2 전도성 유형을 갖는 이온들을 반도체 물질(202)의 영역에 주입하여 형성된다. 깊은 몸체 영역(224)을 형성한 후, 마스킹 물질은 레터럴 게이트 구조체들(218) 사이의 몸체 영역(224)의 내부(또는 중심) 부분 위에 형성되고, 레터럴 게이트 구조체들(218)에 인접한 몸체 영역(224)의 일부분들을 노출시키는 거리만큼 레터럴 게이트 구조체들(218)로부터 오프셋되며, 제1 전도성 유형의 이온들은 주입 마스크들(implantation masks)로서 마스킹 물질 및 레터럴 게이트 구조체들(218)을 사용하여 몸체 영역(224)의 노출된 부분들로 주입되어 몸체 영역(224) 내에 채널 코너 영역들(228) 및 소스 영역들(230)을 형성한다. 상술한 것처럼, 채널 코너 영역들(228)은 트렌치 게이트 구조체들(214)에 인접하고, 레터럴 게이트 구조체(218)와 각각의 트렌치 게이트 구조체(214) 사이에 배치되며, 소스 영역들(230)은 레터럴 게이트 구조체들(218)의 내부에 배치되고 몸체 영역(224)의 내부(또는 중심) 부분에 의해 분리된다. 채널 코너 영역들(228) 및 소스 영역들(230)을 형성한 후, 다른 마스킹 물질이 채널 코너 영역들(228), 소스 영역들(230), 및 게이트 구조체들(214, 218) 위에 형성되고, 몸체 영역(224)과 동일한 전도성 유형을 갖는 이온들이 소스 영역들(230) 사이에 몸체 영역(224)의 노출된 내부(또는 중심) 부분으로 주입되어 몸체 강화 영역들(236, 238, 240)을 형성한다. 몸체 강화 영역들(236, 238, 240)을 형성한 후, 레터럴 게이트 구조체들(218) 사이에 소스 영역들(230) 및 몸체 영역(224, 236, 238, 240)의 일부분들을 노출된 상태로 두는 유전체 물질(246)이 게이트 구조체들(214, 218) 및 채널 코너 영역들(228) 위에 형성된다. 그 후 전도성 물질들(248, 250)은 소스 영역들(230) 및 몸체 영역(224, 236, 238, 240)의 노출된 부분들 위에 형성된다. 전도성 물질들(248, 250)은, 유전체 물질(246)에 의해 게이트 구조체들(214, 218)로부터 절연되거나 분리되는 반면에, 소스 영역들(230) 및 몸체 영역(224, 236, 238, 240)에 전기적으로 연결되고, 최상위 전도성 물질(250)은, 상술한 것처럼, 종래의 방법으로 외부 장치들에 액세스되거나 연결될 수 있거나 또는 금속 상호접속 층들 위에 있을 수 있는 장치 구조체(200)에 대한 소스 터미널로서 기능한다.
트렌치 게이트 구조체들(214)의 전도성 물질(212) 및 레터럴 게이트 구조체들(218)의 전도성 물질(216) 사이의 전기적 연결로 인해, 장치 구조체(200)에 대한 임계 전압을 초과하는 전압이 게이트 구조체들(214, 218)에 인가되는 경우, 드레인 영역(225) 및 채널 코너 영역들(228) 사이의 몸체 영역(224, 236, 238, 240)의 일부분들 내에 트렌치 게이트 구조체들(214)를 따라 수직적으로 동작하고, 채널 코너 영역들(228) 및 소스 영역들(230) 사이의 몸체 영역(224, 236, 238, 240)의 일부분 내에 레터럴 게이트 구조체(218)를 따라 수평적으로(또는 측면으로) 동작하는 전도성 채널들이 생성된다. 이러한 방법으로, 장치 구조체(200)를 통해 흐르는 전류는 수직 및 측면으로 분포되고, 그로 인해 장치 구조체(200)를 통해 열을 수직적 및 수평적으로 분포시킨다. 더 큰 영역에 걸쳐 장치 구조체(200)에 의해 소비되는 전류(또는 에너지)를 분포시킴으로써, 장치 구조체(200)는 보다 더 균일한 열적 분포를 달성하고, 장치 구조체(200)의 다이(die) 크기(또는 영역)가 종래의 트렌치 MOSFET에 비해 감소되어 동일한 전류 및/또는 에너지 조절 능력을 달성하게 해준다.
이제 도 14를 참조하면, 다른 실시예에 따르면, 도 1 내지 12의 상황에서 상술한 제조 프로세스는 트렌치 게이트 구조체들(314)과 통합되는 레터럴 게이트 구조체들(318)을 갖는 반도체 장치 구조체(300)를 제조하기 위해 수행될 수 있다. 도 1 내지 4의 상황에서 상술된 것처럼, 전도성 물질(312) 및 유전체 물질(310)로 구성된 트렌치 게이트 구조체들(314)은 반도체 물질(302)의 영역의 대향 측면들에서의 트렌치들(304)에서 형성되고, 전도성 물질(316)은 트렌치 게이트 구조체들(314)을 형성한 후 장치 구조체(300) 위에서 형성된다. 도 5 내지 6의 상황에서 상술된 것처럼, 전도성 물질(316)의 내부(또는 중심) 부분은 레터럴 게이트 구조체들(318)을 획득하기 위해 제거된다. 이와 관련하여, 도 14의 실시예의 경우, 트렌치 게이트 구조체들(314) 위의 전도성 물질(316)의 일부분들, 및 트렌치 게이트 구조체들(314)에 가까운 반도체 물질(302) 위의 전도성 물질(316)의 일부분들은 전도성 물질(316)의 내부 부분을 제거하기 전에 마스킹된다. 따라서, 트렌치 게이트 구조체들(314) 위의 전도성 물질(316)의 일부분들 및 트렌치 게이트 구조체들(314)에 가장 가까운 반도체 물질 위의 전도성 물질(316)의 일부분들은 제거되지 않고 온전하게 남으며, 레터럴 게이트 구조체들(318)의 전도성 물질(316)은 트렌치 게이트 구조체들(314)의 전도성 물질(312)과 접촉한 상태로 있다. 반도체 물질(302) 및 남아있는 전도성 물질(316) 사이의 유전체 물질(306)의 일부분들은 온전하게 남고, 레터럴 게이트 구조체들(318)에 대한 게이트 유전체로 기능한다.
상술한 것처럼, 레터럴 게이트 구조체들(318)을 형성한 후, 유전체 물질(322)의 층은 장치 구조체(300) 위에 형성되고, 깊은 몸체 영역(324)은, 반도체 물질(302)의 전도성 유형에 반대되는 전도성 유형을 갖는 이온들을 반도체 물질(302)의 노출된 내부 부분으로 주입하여 형성된다. 도 14의 도시된 실시예에서, 깊은 몸체 영역(324)은, 레터럴 게이트 구조체들(318) 아래에 이온들을 주입하여 트렌치 게이트 구조체들(314)에 인접하고 레터럴 게이트 구조체들(318) 아래에 있는 깊은 몸체 영역(324)을 제공하기 위해 경사 주입(tilted implants)을 수행함으로써 형성된다. 깊은 몸체 영역(324)을 형성한 후, 몸체 영역(324)의 내부(또는 중심) 부분이 마스킹되고, 반도체 물질(302)의 드레인 영역(325)과 동일한 전도성 유형의 이온들이 몸체 영역(324)의 노출된 부분들로 주입되어 소스 영역들(330)을 형성한다. 소스 영역들(330)을 형성한 후, 소스 영역들(330) 및 게이트 구조체들(314, 318)이 마스킹되고, 몸체 영역(324)과 동일한 전도성 유형을 갖는 이온들이 소스 영역들(330) 사이의 몸체 영역(324)의 노출된 부분으로 주입되어 몸체 강화 영역들(336, 338, 340)을 형성한다. 몸체 강화 영역들(336, 338, 340)을 형성한 후, 유전체 물질(346)이, 레터럴 게이트 구조체들(318) 사이의 소스 영역들(330) 및 몸체 영역(324, 336, 338, 340)의 일부분들을 노출된 상태로 두는 게이트 구조체들(314, 318) 위에 형성되고, 전도성 물질들(348, 350)이 소스 영역들(330) 및 몸체 영역(324, 336, 338, 340)의 노출된 부분들 위에 형성된다. 게이트 구조체들(314, 318)의 전도성 물질들(312, 316) 사이의 전기적 연결로 인해, 장치 구조체(300)에 대한 임계 전압을 초과하는 전압이 게이트 구조체들(314, 318)에 인가되는 경우, 트렌치 게이트 구조체들(314)을 따라 수직적으로 동작하고 드레인 영역(325)과 소스 영역들(330) 사이의 몸체 영역(324, 336, 338, 340)의 일부분들 내에 레터럴 게이트 구조체들(318) 아래에서 수평적으로 동작하는 전도성 채널들이 생성된다. 이러한 방법으로, 장치 구조체(300)를 통해 흐르는 전류는 더 큰 영역 사이에서 분포되고, 그에 의해 더 균일한 열적 분포를 달성하고 장치 구조체(300)의 다이(die) 크기(또는 영역)가 종래의 트렌치 MOSFET에 비해 감소되어 동일한 전류 및/또는 에너지 조절 능력을 달성하도록 해준다.
결과적으로, 본 발명의 예시적인 실시예들에 따라 구성된 장치 및 방법들은 아래에 관한 것이다:
반도체 장치 구조체에 대한 장치가 제공된다. 반도체 장치 구조체는, 트렌치 게이트 구조체, 트렌치 게이트 구조체에 인접하며 제1 전도성 유형을 갖는 반도체 물질의 몸체 영역, 제2 전도성 유형을 가지며 몸체 영역 아래의 트렌치 게이트 구조체에 인접하는 반도체 물질의 드레인 영역, 몸체 영역 내에 형성되며 제2 전도성 유형을 갖는 반도체 물질의 소스 영역- 여기서, 몸체 영역의 제1 부분은 트렌치 게이트 구조체와 소스 영역 사이에 배치됨 -, 및 몸체 영역의 제1 부분 위의 레터럴 게이트 구조체를 포함한다. 일 실시예에서, 반도체 장치 구조체는 제2 전도성 유형을 갖는 반도체 물질의 제1 영역을 더 포함하고, 그 제1 영역은 트렌치 게이트 구조체에 인접한다. 또 다른 실시예에서, 몸체 영역의 제1 부분은 제1 영역과 소스 영역 사이에 배치된다. 다른 실시예에서, 몸체 영역의 제2 부분은 제1 영역과 드레인 영역 사이에 배치된다. 또 다른 실시예에서, 반도체 장치 구조체는 제1 영역 및 트렌치 게이트 구조체 위에 있는 유전체 물질을 더 포함하고, 그 유전체 물질은 트렌치 게이트 구조체와 레터럴 게이트 구조체 사이에 배치된다. 일 실시예에서, 트렌치 게이트 구조체 및 레터럴 게이트 구조체는 전기적으로 연결된다. 다른 실시예에 따르면, 레터럴 게이트 구조체의 측벽은 트렌치 게이트 구조체로부터 오프셋된다. 또 다른 실시예에서, 반도체 장치 구조체는, 트렌치 게이트 구조체 위에 있고 레터럴 게이트 구조체의 측벽에 인접한 유전체 물질을 더 포함한다. 다른 실시예에서, 반도체 장치 구조체는 소스 영역 및 소스 영역에 인접한 몸체 영역의 제2 부분 위에 있는 전도성 물질을 더 포함하며, 상기 제2 부분 및 소스 영역은 상기 전도성 물질에 의해 전기적으로 연결된다. 또 다른 실시예에 따르면, 소스 영역 아래에 있는 몸체 영역의 제2 부분은 소스 영역과 드레인 영역 사이에 배치된다.
다른 실시예에서, 반도체 장치 구조체를 제조하는 방법이 제공된다. 상기 방법은 제1 전도성 유형을 갖는 반도체 물질의 제1 영역에 인접하는 제1 게이트 구조체를 형성하는 단계, 제1 영역 위에 제2 게이트 구조체를 형성하는 단계, 반도체 물질의 제1 영역 내에 제2 전도성 유형을 갖는 반도체 물질의 제2 영역을 형성하는 단계, 및 제2 영역 내에 제1 전도성 유형을 갖는 반도체 물질의 제3 영역을 형성하는 단계를 포함하고, 제2 게이트 구조체 아래에 있는 제2 영역의 제1 부분은 제1 게이트 구조체와 제3 영역 사이에 배치된다. 일 실시예에서, 제2 게이트 구조체를 형성하는 단계는 제1 게이트 구조체로부터 오프셋된 제2 게이트 구조체를 형성하는 단계를 포함한다. 다른 실시예에서, 상기 방법은 제2 영역 내에 제1 전도성 유형을 갖는 반도체 물질의 제4 영역을 형성하는 단계를 더 포함하고, 제2 영역의 제1 부분은 제4 영역과 제3 영역 사이에 배치된다. 일 실시예에 따르면, 제4 영역을 형성하는 단계는 제1 게이트 구조체에 인접하는 제4 영역을 형성하는 단계를 포함하고, 제2 영역의 제2 부분은 제4 영역과 제1 영역 사이에 배치된다. 다른 실시예에서, 제4 영역을 형성하는 단계는 주입 마스크로서 제2 게이트 구조체를 사용하여 제1 전도성 유형을 갖는 이온들을 제2 영역으로 주입하는 단계를 포함한다. 일 실시예에 따르면, 제2 게이트 구조체를 형성하는 단계는 제1 영역 위에 전도성 물질의 층을 형성하는 단계 및 제1 영역의 제1 부분을 노출시키도록 전도성 물질의 층의 제1 부분을 제거하는 단계- 상기 제1 부분은 제1 게이트 구조체에 인접함 -를 포함하고, 제2 영역을 형성하는 단계는 제1 게이트 구조체에 인접하는 제2 영역의 제2 부분을 형성하기 위해 제2 전도성 유형을 갖는 이온들을 제1 영역의 제1 부분으로 주입하는 단계- 제2 영역의 제2 부분은 제2 영역의 제1 부분과 제1 게이트 구조체 사이에 배치됨 -를 포함한다. 또 다른 실시예에서, 상기 방법은 제2 영역의 제2 부분 내에 제1 전도성 유형을 갖는 반도체 물질의 제4 영역을 형성하는 단계를 포함하고, 제4 영역을 형성하는 단계는 주입 마스크로서 전도성 물질을 사용하여 제1 전도성 유형을 갖는 이온들을 제2 영역의 제2 부분으로 주입하는 단계를 포함한다. 일 실시예에서, 상기 방법은 제1 전도성 유형을 갖는 이온들을 주입하기 전에 제1 게이트 구조체의 반대 편의 제2 게이트 구조체의 측면에서 제2 영역의 제3 부분을 마스킹하는 단계를 더 포함하고, 제4 영역을 형성하기 위해 제1 전도성 유형을 갖는 이온들을 주입하는 단계는 제3 영역을 동시에 형성하고, 제3 영역은 제2 영역의 제1 부분과 제2 영역의 제3 부분 사이에 배치된다.
다른 실시예에 따르면, 반도체 장치 구조체를 제조하는 방법은 제1 전도성 유형을 갖는 반도체 물질의 제1 영역에 인접하는 트렌치 게이트 구조체를 형성하는 단계, 제1 영역 위에 레터럴 게이트 구조체를 형성하는 단계- 상기 레터럴 게이트 구조체는 트렌치 게이트 구조체로부터 오프셋됨 -, 반도체 물질의 제1 영역 내에 제2 전도성 유형을 갖는 반도체 물질의 몸체 영역을 형성하는 단계, 트렌치 게이트 구조체에 인접한 몸체 영역 내에 제1 전도성 유형을 갖는 반도체 물질의 제2 영역을 형성하는 단계, 및 몸체 영역 내에 제1 전도성 유형을 갖는 반도체 물질의 소스 영역을 형성하는 단계를 포함한다. 레터럴 게이트 구조체 아래의 몸체 영역의 제1 부분은 제2 영역과 소스 영역 사이에 배치되고, 트렌치 게이트 구조체에 인접한 몸체 영역의 제2 부분은 제1 영역과 제2 영역 사이에 배치된다.
적어도 하나의 예시적인 실시예가 전술한 상세한 설명에서 제시되었지만, 많은 수의 변형들이 존재한다는 것이 인식되어야만 한다. 또한, 여기에서 설명된 예시적인 실시예 또는 실시예들은 어떤 식으로도, 청구되는 본 발명의 범위, 적용 가능성, 또는 구성을 제한하도록 의도되지 않았다는 것이 인식되어야 한다. 오히려, 전술한 상세한 설명은 설명된 실시예 또는 실시예들을 구현하기 위한 편리한 로드 맵을 당업자에게 제공할 것이다. 다양한 변경들이, 청구항들에 의해 정의된 범위에서 벗어나지 않고 구성요소들의 기능 및 배치에서 이루어질 수 있고, 본 특허 출원이 제출될 당시에 공지된 등가물들 및 예견 가능한 등가물들을 포함한다는 것이 이해되어야만 한다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 반도체 장치 구조체를 제조하는 방법으로서,
    제1 전도성 유형을 갖는 반도체 물질의 제1 영역에 인접하는 제1 게이트 구조체를 형성하는 단계;
    상기 제1 영역 위에 제2 게이트 구조체를 형성하는 단계;
    상기 반도체 물질의 제1 영역 내에 제2 전도성 유형을 갖는 반도체 물질의 제2 영역을 형성하는 단계; 및
    상기 제2 영역 내에 상기 제1 전도성 유형을 갖는 반도체 물질의 제3 영역을 형성하는 단계
    를 포함하고,
    상기 제2 게이트 구조체 아래에 있는 상기 제2 영역의 제1 부분은 상기 제1 게이트 구조체와 상기 제3 영역 사이에 배치되는, 반도체 장치 구조체의 제조 방법.
  12. 제11항에 있어서,
    상기 제2 게이트 구조체를 형성하는 단계는, 상기 제1 게이트 구조체로부터 오프셋되게 상기 제2 게이트 구조체를 형성하는 단계를 포함하는, 반도체 장치 구조체의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 영역 내에 상기 제1 전도성 유형을 갖는 반도체 물질의 제4 영역을 형성하는 단계
    를 더 포함하고,
    상기 제2 영역의 상기 제1 부분은 상기 제4 영역과 상기 제3 영역 사이에 배치되는, 반도체 장치 구조체의 제조 방법.
  14. 제13항에 있어서,
    상기 제4 영역을 형성하는 단계는 상기 제1 게이트 구조체에 인접하게 상기 제4 영역을 형성하는 단계를 포함하고, 상기 제2 영역의 제2 부분은 상기 제4 영역과 상기 제1 영역 사이에 배치되는, 반도체 장치 구조체의 제조 방법.
  15. 제13항에 있어서,
    상기 제4 영역을 형성하는 단계는, 주입 마스크(implantation mask)로서 상기 제2 게이트 구조체를 사용하여 상기 제1 전도성 유형을 갖는 이온들을 상기 제2 영역으로 주입하는 단계를 포함하는, 반도체 장치 구조체의 제조 방법.
  16. 제11항에 있어서,
    상기 제2 게이트 구조체를 형성하는 단계는,
    상기 제1 영역 위에 전도성 물질의 층을 형성하는 단계; 및
    상기 전도성 물질의 층의 제1 부분을 제거하여 상기 제1 영역의 제1 부분을 노출시키는 단계 - 상기 제1 부분은 상기 제1 게이트 구조체에 인접함 -
    를 포함하고,
    상기 제2 영역을 형성하는 단계는,
    상기 제2 전도성 유형을 갖는 이온들을 상기 제1 영역의 상기 제1 부분으로 주입하여 상기 제1 게이트 구조체에 인접한 상기 제2 영역의 제2 부분을 형성하는 단계 - 상기 제2 영역의 상기 제2 부분은 상기 제2 영역의 상기 제1 부분과 상기 제1 게이트 구조체 사이에 배치됨 -
    를 포함하는, 반도체 장치 구조체의 제조 방법.
  17. 제16항에 있어서,
    상기 제2 영역의 상기 제2 부분 내에 상기 제1 전도성 유형을 갖는 반도체 물질의 제4 영역을 형성하는 단계를 더 포함하는, 반도체 장치 구조체의 제조 방법.
  18. 제17항에 있어서,
    상기 제4 영역을 형성하는 단계는, 주입 마스크로서 상기 전도성 물질을 사용하여 상기 제1 전도성 유형을 갖는 이온들을 상기 제2 영역의 상기 제2 부분으로 주입하는 단계를 포함하는, 반도체 장치 구조체의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 전도성 유형을 갖는 이온들을 주입하기 전에 상기 제1 게이트 구조체의 반대 측의 상기 제2 게이트 구조체의 측면 상의 상기 제2 영역의 제3 부분을 마스킹하는 단계를 더 포함하고, 상기 제4 영역을 형성하기 위해 상기 제1 전도성 유형을 갖는 이온들을 주입하는 단계에서는 동시에 상기 제3 영역을 형성하고, 상기 제3 영역은 상기 제2 영역의 상기 제1 부분과 상기 제2 영역의 상기 제3 부분 사이에 배치되는, 반도체 장치 구조체의 제조 방법.
  20. 반도체 장치 구조체를 제조하는 방법으로서,
    제1 전도성 유형을 가지는 반도체 물질의 제1 영역에 인접하는 트렌치 게이트 구조체를 형성하는 단계;
    상기 제1 영역 위에 레터럴 게이트 구조체를 형성하는 단계 - 상기 레터럴 게이트 구조체는 상기 트렌치 게이트 구조체로부터 오프셋됨 -;
    상기 반도체 물질의 제1 영역 내에 제2 전도성 유형을 가지는 반도체 물질의 몸체 영역을 형성하는 단계;
    상기 트렌치 게이트 구조체에 인접하는 상기 몸체 영역 내에 상기 제1 전도성 유형을 가지는 반도체 물질의 제2 영역을 형성하는 단계; 및
    상기 몸체 영역 내에 상기 제1 전도성 유형을 가지는 반도체 물질의 소스 영역을 형성하는 단계
    를 포함하고,
    상기 레터럴 게이트 구조체 아래에 있는 상기 몸체 영역의 제1 부분은 상기 제2 영역과 상기 소스 영역 사이에 배치되고;
    상기 트렌치 게이트 구조체에 인접하는 상기 몸체 영역의 제2 부분은 상기 제1 영역과 상기 제2 영역 사이에 배치되는, 반도체 장치 구조체의 제조 방법.
KR1020127003525A 2011-02-12 2011-02-12 반도체 장치 및 관련 제조 방법 KR101801406B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2011/000219 WO2012106833A1 (en) 2011-02-12 2011-02-12 Semiconductor device and related fabrication methods

Publications (2)

Publication Number Publication Date
KR20140011910A KR20140011910A (ko) 2014-01-29
KR101801406B1 true KR101801406B1 (ko) 2017-11-24

Family

ID=46638114

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127003525A KR101801406B1 (ko) 2011-02-12 2011-02-12 반도체 장치 및 관련 제조 방법

Country Status (5)

Country Link
EP (1) EP2673806B1 (ko)
JP (1) JP5743246B2 (ko)
KR (1) KR101801406B1 (ko)
TW (1) TWI557807B (ko)
WO (1) WO2012106833A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10586844B2 (en) * 2018-01-23 2020-03-10 Texas Instruments Incorporated Integrated trench capacitor formed in an epitaxial layer
US10559650B2 (en) * 2018-01-23 2020-02-11 Texas Instruments Incorporated Trench capacitor with warpage reduction
US10957792B2 (en) * 2018-08-14 2021-03-23 Infineon Technologies Ag Semiconductor device with latchup immunity

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010065428A2 (en) * 2008-12-01 2010-06-10 Maxpower Semiconductor Inc. Mos-gated power devices, methods, and integrated circuits

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55130173A (en) 1979-03-29 1980-10-08 Pioneer Electronic Corp Insulated gate field effect transistor
JPS6237965A (ja) * 1985-08-13 1987-02-18 Tdk Corp 縦形半導体装置およびその製造方法
JPH02156679A (ja) 1988-12-09 1990-06-15 Meidensha Corp 電界効果トランジスタ及びその製造方法
JP3257186B2 (ja) * 1993-10-12 2002-02-18 富士電機株式会社 絶縁ゲート型サイリスタ
US6303410B1 (en) 1998-06-01 2001-10-16 North Carolina State University Methods of forming power semiconductor devices having T-shaped gate electrodes
JP5410649B2 (ja) * 2006-04-05 2014-02-05 株式会社豊田中央研究所 Ｍｏｓ型半導体装置
US8022474B2 (en) * 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010065428A2 (en) * 2008-12-01 2010-06-10 Maxpower Semiconductor Inc. Mos-gated power devices, methods, and integrated circuits

Also Published As

Publication number Publication date
EP2673806A4 (en) 2017-12-06
WO2012106833A1 (en) 2012-08-16
EP2673806A1 (en) 2013-12-18
JP2014508408A (ja) 2014-04-03
TW201241934A (en) 2012-10-16
KR20140011910A (ko) 2014-01-29
EP2673806B1 (en) 2021-05-05
JP5743246B2 (ja) 2015-07-01
TWI557807B (zh) 2016-11-11

Similar Documents

Publication Publication Date Title
US9466700B2 (en) Semiconductor device and method of fabricating same
US10861948B2 (en) Drift region implant self-aligned to field relief oxide with sidewall dielectric
US7595241B2 (en) Method for fabricating silicon carbide vertical MOSFET devices
TWI464883B (zh) 形成具深溝式電荷補償區域之半導體裝置之方法
KR102043770B1 (ko) 깔때기형 트랜치를 갖는 차폐된 게이트 ｍｏｓｆｅｔ 소자
JP2018515927A (ja) 複数遮蔽トレンチゲートｆｅｔ
US8143671B2 (en) Lateral trench FETs (field effect transistors)
US20130341689A1 (en) Method of forming a self-aligned charge balanced power dmos
US9660020B2 (en) Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same
JP2004523095A (ja) 低い閾値電圧を有するトレンチ二重拡散金属酸化膜半導体の製造方法
CN108428743B (zh) 金属/多晶硅栅极沟槽功率mosfet及其形成方法
US9105495B2 (en) Semiconductor device and related fabrication methods
US8748980B2 (en) U-shape RESURF MOSFET devices and associated methods of manufacturing
WO2002103804A1 (en) Symmetric trench mosfet device and method of making same
JP2003060205A (ja) Ｄｍｏｓトランジスタの製造方法
KR101801406B1 (ko) 반도체 장치 및 관련 제조 방법
CN114068717A (zh) 具有折叠通道及折叠漂移区的mos晶体管及形成mos晶体管的方法
US9530884B2 (en) Method of manufacturing a semiconductor device and semiconductor device
JP4088031B2 (ja) 半導体装置およびその製造方法
KR101063567B1 (ko) Ｍｏｓ 디바이스 및 그 제조방법
JP5266738B2 (ja) トレンチゲート型半導体装置の製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant