CN110911471A - 半导体装置 - Google Patents

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菅原秀人
大田浩史
一条尚生
山下浩明
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Abstract

本发明的半导体装置具有：第1电极；第1导电型的第1半导体区域；第2半导体区域，设于第1半导体区域的一部分上。第3半导体区域，设于第1半导体区域的其它的一部分上，在第2方向上和第2半导体区域的至少一部分并列。第4半导体区域，设于第1与第3半导体区域间的至少一部分。第5半导体区域设于第1与第4半导体区域间，其中的第1导电型杂质浓度低于第4半导体区域。第6半导体区域设于第3半导体区域上，其中的第2导电型杂质浓度高于第3半导体区域。第7半导体区域选择性地设于第6半导体区域上。栅极电极，隔着栅极绝缘层与第2、第6及第7半导体区域对置。第2电极，设于第6及第7半导体区域上，与第6及第7半导体区域电连接。

Description

半导体装置
本申请以日本专利申请2018－172371号(申请日：2018年9月14日)为基础申请来主张优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
本发明的实施方式一般涉及半导体装置。
背景技术
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等半导体装置被使用于电力转换等的用途。希望由半导体装置产生的噪声小。
发明内容
实施方式提供一种能够降低噪声的半导体装置。
实施方式的半导体装置具有第1电极、第1导电型的第1半导体区域、具有第1导电型的杂质浓度的第1导电型的第2半导体区域、第2导电型的第3半导体区域、第1导电型的第4半导体区域、第1导电型的第5半导体区域、第2导电型的第6半导体区域、第1导电型的第7半导体区域、栅极电极、以及第2电极。上述第1半导体区域被设置在上述第1电极之上，与上述第1电极电连接。上述第2半导体区域被设置在上述第1半导体区域的一部分之上。上述第2半导体区域中的第1导电型的杂质浓度比上述第1半导体区域中的第1导电型的杂质浓度低。上述第3半导体区域被设置在上述第1半导体区域的其它的一部分之上。上述第3半导体区域在与从上述第1电极朝向上述第1半导体区域的第1方向垂直的第2方向上和上述第2半导体区域的至少一部分并列。上述第4半导体区域被设置在上述第1半导体区域与上述第3半导体区域之间的至少一部分。上述第4半导体区域中的第1导电型的杂质浓度比上述第1半导体区域中的第1导电型的杂质浓度低、且比上述第2半导体区域中的第1导电型的杂质浓度高。上述第5半导体区域被设置在上述第1半导体区域与上述第4半导体区域之间。上述第5半导体区域中的第1导电型的杂质浓度比上述第4半导体区域中的第1导电型的杂质浓度低。上述第6半导体区域被设置在上述第3半导体区域之上。上述第6半导体区域中的第2导电型的杂质浓度比上述第3半导体区域中的第2导电型的杂质浓度高。上述第7半导体区域选择性地被设置在上述第6半导体区域之上。上述栅极电极隔着栅极绝缘层与上述第2半导体区域、上述第6半导体区域以及上述第7半导体区域对置。上述第2电极被设置在上述第6半导体区域以及上述第7半导体区域之上，与上述第6半导体区域以及上述第7半导体区域电连接。
附图说明
图1是表示第1实施方式涉及的半导体装置的立体剖视图。
图2是表示图1的A1－A2线处的杂质分布(profile)的曲线图。
图3A、图3B是表示第1实施方式涉及的半导体装置的制造工序的工序剖面图。
图4A、图4B是表示第1实施方式涉及的半导体装置的制造工序的工序剖面图。
图5A、图5B是表示第1实施方式涉及的半导体装置的制造工序的工序剖面图。
图6是例示参考例以及第1实施方式涉及的半导体装置的特性的曲线图。
图7是表示第2实施方式涉及的半导体装置的立体剖视图。
图8A、图8B是表示第2实施方式涉及的半导体装置的制造工序的工序剖面图。
图9是表示第3实施方式涉及的半导体装置的立体剖视图。
图10A、图10B是表示第3实施方式涉及的半导体装置的制造工序的工序剖面图。
图11A、图11B是表示第3实施方式涉及的半导体装置的制造工序的工序剖面图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
附图是示意图或者概念图，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实的相同。即便是表示相同部分的情况，根据附图也存在相互的尺寸、比率被不同表示的情况。
在本申请说明书和各附图中，对与已经说明了的构件相同的构件赋予相同的附图标记而适当地省略详细的说明。
在以下的说明中，n++、n+、n、n－以及p+、p、p－的表述表示各导电型的杂质浓度的相对的高低。即，被赋予了“+”的表述表示与未被赋予“+”以及“－”的任意一方的表述相比杂质浓度相对较高，被赋予了“－”的表述表示与什么都未被赋予的表述相比杂质浓度相对较低。这些表述在各个区域中包含p型杂质和n型杂质双方的情况下，表示这些杂质在互相补偿之后的真正的杂质浓度的相对的高低。
对于以下说明的各实施方式，也可以使各半导体区域的p型与n型反转来实施各实施方式。
(第1实施方式)
图1是表示第1实施方式涉及的半导体装置的立体剖视图。
图1所示的半导体装置100是MOSFET。半导体装置100具有：n++型(第1导电型)漏极区域1(第1半导体区域)、n型柱区域2(第2半导体区域)、p型(第2导电型)柱区域3(第3半导体区域)、n+型缓冲区域4(第4半导体区域)、n－型蓄积区域5(第5半导体区域)、p+型基底区域6(第6半导体区域)、n++型源极区域7(第7半导体区域)、栅极电极10、漏极电极21(第1电极)、以及源极电极22(第2电极)。在图1中，为了表示半导体装置100的上表面结构而用虚线仅表示了源极电极22的外缘。
在实施方式的说明中使用XYZ正交坐标系。将从漏极电极21朝向n++型漏极区域1的方向设为Z方向(第1方向)。将与Z方向垂直且相互正交的2个方向设为X方向(第2方向)以及Y方向。为了说明，将从漏极电极21朝向n++型漏极区域1的方向称为“上”，将其相反方向称为“下”。这些方向基于漏极电极21与n++型漏极区域1的相对的位置关系，与重力的方向无关。
漏极电极21被设置在半导体装置100的下表面。n++型漏极区域1设置在漏极电极21之上，与漏极电极21电连接。n型柱区域2设置在n++型漏极区域1的一部分之上。p型柱区域3设置在n++型漏极区域1的其它的一部分之上。p型柱区域3在X方向上与n型柱区域2并列。
n+型缓冲区域4被设置在n++型漏极区域1与n型柱区域2之间以及n++型漏极区域1与p型柱区域3之间。n－型蓄积区域5被设置在n++型漏极区域1与n+型缓冲区域4之间。
如图1所示，n+型缓冲区域4中的n型杂质浓度比n++型漏极区域1中的n型杂质浓度低，且比n型柱区域2中的n型杂质浓度高。n－型蓄积区域5中的n型杂质浓度比n+型缓冲区域4中的n型杂质浓度低。n－型蓄积区域5中的n型杂质浓度可以与n型柱区域2中的n型杂质浓度相同，也可以如图1所示那样比n型柱区域2中的n型杂质浓度低。
p+型基底区域6设置在p型柱区域3之上。p+型基底区域6中的p型杂质浓度比p型柱区域3中的p型杂质浓度高。n++型源极区域7选择性地设置在p+型基底区域6之上。栅极电极10隔着栅极绝缘层11与n型柱区域2、p+型基底区域6以及n++型源极区域7对置。源极电极22设置在p+型基底区域6以及n++型源极区域7之上，与p+型基底区域6以及n++型源极区域7电连接。在栅极电极10与源极电极22之间设置有绝缘层，使这些电极电分离。
n型柱区域2、p型柱区域3、p+型基底区域6、n++型源极区域7以及栅极电极10在X方向上设置有多个，分别沿着Y方向延伸。n型柱区域2以及p型柱区域3在X方向上交替设置。n+型缓冲区域4以及n－型蓄积区域5被设置在n++型漏极区域1与多个n型柱区域2之间以及n++型漏极区域1与多个p型柱区域3之间。多个p+型基底区域6分别被设置在多个p型柱区域3之上。在各p+型基底区域6之上选择性地设置有至少一个n++型源极区域7。多个栅极电极10分别设置在多个n型柱区域2之上。
n型柱区域2的至少一部分与p型柱区域3的至少一部分在某个方向上交替设置，且交替设置的部分的n型以及p型各自的真正的杂质量被设计为大体相等，由此形成能够保持高耐压的超结结构(以下称为SJ结构)。如果能够形成SJ结构，则n型柱区域2与p型柱区域3的具体的排列能够适当地变更。例如，可以在n型柱区域2中设置沿X方向以及Y方向排列的多个p型柱区域3。或者，可以在p型柱区域3中设置沿X方向以及Y方向排列的多个n型柱区域2。
图2是表示图1的A1－A2线处的杂质分布的曲线图。
图2表示A1－A2线处的n型杂质浓度的分布。A1－A2线穿过p型柱区域3、n+型缓冲区域4、n－型蓄积区域5以及n++型漏极区域1并沿着Z方向。在图2中，横轴表示Z方向上的位置P。纵轴表示n型杂质浓度C(atoms/cm3)。在图2中，n型杂质浓度C表示补偿后的值。在n型柱区域2、p型柱区域3、n+型缓冲区域4、以及n－型蓄积区域5包含n型杂质与p型杂质的情况下，n型杂质浓度C表示了这些杂质在补偿后的真正的杂质浓度。因此，在图2中，p型柱区域3中的n型杂质浓度用0来表示。如图2所示，n－型蓄积区域5中的n型杂质浓度比n+型缓冲区域4中的n型杂质浓度低，且比n++型漏极区域1中的n型杂质浓度低。杂质分布在n++型漏极区域1与p型柱区域3之间包括极小点M。
对半导体装置100的动作进行说明。
在相对于源极电极22对漏极电极21施加了正电压的状态下，对栅极电极10施加阈值以上的电压。由此，在p+型基底区域6的栅极绝缘层11附近的区域形成沟道(反型层)，半导体装置100成为导通状态。电子通过该沟道以及n型柱区域2而从源极电极22流向漏极电极21。然后，在对栅极电极10施加的电压变得比阈值低时，p+型基底区域6中的沟道消失，半导体装置100成为截止状态。
以下，将“相对于源极电极22对漏极电极21施加正电压”简称为“对漏极电极21施加正电压”。将“相对于漏极电极21对源极电极22施加正电压”称为“对源极电极22施加正电压”。
如果在对漏极电极21施加正电压的状态下半导体装置100从导通状态切换为截止状态，则从n型柱区域2与p型柱区域3之间的pn结面朝向垂直方向扩展耗尽层。通过该耗尽层的扩展，能够使半导体装置100的耐压提高。或者，能够在维持半导体装置100的耐压的状态下，提高n型柱区域2中的n型杂质浓度，降低半导体装置100的通态电阻。
半导体装置100包括通过p型柱区域3、p+型基底区域6等p型半导体区域和n型柱区域2、n+型缓冲区域4等n型半导体区域构成的二极管。在对源极电极22施加正电压时，沿着该二极管的正向流动电流。然后，在对漏极电极21施加正电压时，蓄积在半导体装置100内部的载流子被从漏极电极21以及源极电极22排出。此时，从漏极电极21朝向源极电极22在半导体装置100中流动恢复电流。
对各构成构件的材料的一个例子进行说明。
n++型漏极区域1、n型柱区域2、p型柱区域3、n+型缓冲区域4、n－型蓄积区域5、p+型基底区域6、以及n++型源极区域7包括硅、碳化硅、氮化镓或者砷化镓作为半导体材料。在使用硅作为半导体材料的情况下，作为n型杂质，可使用砷、磷或者锑。作为p型杂质，可使用硼。
栅极电极10包括多晶硅等导电材料。也可以对导电材料添加杂质。
栅极绝缘层11包括氧化硅等绝缘材料。
漏极电极21以及源极电极22包括铝等金属。
参照图3A及图3B，对第1实施方式涉及的半导体装置的制造方法的一个例子进行说明。
图3A及图3B是表示第1实施方式涉及的半导体装置的制造工序的工序剖面图。
首先，准备n++型的半导体基板1a。如图3A所示，在半导体基板1a之上依次外延生长出n－型半导体层5a、n+型半导体层4a以及n型半导体层2a。
在外延生长出的半导体层中，如图3B所示那样形成沿Y方向延伸的多个沟槽T。沟槽T贯通n型半导体层2a并到达n+型半导体层4a。通过多个沟槽T，n型半导体层2a在X方向上被分割为多个，形成多个n型半导体层2b。例如通过基于RIE(Reactive Ion Etching：反应离子蚀刻)将n型半导体层2a的一部分除去来形成沟槽T。
外延生长出嵌入多个沟槽T的p型半导体层。对该p型半导体层的上表面进行研磨而使其平坦化，使上表面的位置后退。如图4A所示，在n型半导体层2b彼此之间形成p型半导体层3a。通过热氧化，在n型半导体层2b以及p型半导体层3a的上表面形成绝缘层11a。
通过CVD(Chemical Vapor Deposition：化学汽相沉积)，在绝缘层11a之上沉积导电材料(多晶硅)，形成导电层。对该导电层进行图案化。如图4B所示，形成分别位于多个n型半导体层2b之上的多个导电层10a。
通过CVD来形成覆盖多个导电层10a的绝缘层12a。通过RIE，在导电层10a彼此之间形成贯通绝缘层11a以及绝缘层12a的开口OP。通过开口OP，向p型半导体层3a的上表面离子注入p型杂质，接着选择性地依次离子注入n型杂质。如图5A所示，形成p+型半导体区域6a以及n++型半导体区域7a。
通过溅射，形成与p+型半导体区域6a以及n++型半导体区域7a相接触且覆盖绝缘层12a的金属层22a。研磨半导体基板1a的下表面直至半导体基板1a达到规定的厚度。如图5B所示，在研磨后的半导体基板1a的下表面通过溅射形成金属层21a。通过以上的工序，制造出图1所示的半导体装置100。
对第1实施方式的效果进行说明。
如上所述，在对源极电极22施加正电压，然后对漏极电极21施加正电压时，在半导体装置100中流过恢复电流。此时，如果恢复电流的大小(电流值)急剧变化，则漏极电极21的电压会振动而产生噪声。如果噪声很大，则成为具备半导体装置100的电路所包含的其他电子部件的误工作、故障的原因。因此，希望噪声小。
为了减小电流值的变动，希望在对漏极电极21施加了正电压时，花费更长的时间来排出蓄积于半导体装置100的内部的载流子。直到所蓄积的载流子被排出为止的时间与对漏极电极21施加了正电压时的耗尽层的扩展方式有关。耗尽层以越短的时间扩展至越远的地方，则能够在短时间内排出越多的载流子，电流值的变动越大。
在第1实施方式中，为了抑制耗尽层的扩展，在半导体装置100设置有n+型缓冲区域4。n+型缓冲区域4中的n型杂质浓度比n型柱区域2中的n型杂质浓度高。由此，耗尽层难以从p型柱区域3与n+型缓冲区域4之间的界面朝向n+型缓冲区域4扩展。n+型缓冲区域4中的n型杂质浓度被设定为，在通常的半导体装置100的使用方式中耗尽层的扩展在n+型缓冲区域4停止，避免n+型缓冲区域4被完全耗尽。通过在n+型缓冲区域4中抑制耗尽层的扩展，能够花费更长时间将蓄积于n+型缓冲区域4的载流子(空穴)排出。
在半导体装置100中，在n++型漏极区域1与n+型缓冲区域4之间设置有n－型蓄积区域5。n－型蓄积区域5中的n型杂质浓度比n+型缓冲区域4中的n型杂质浓度低。因此，在n－型蓄积区域5中蓄积比n+型缓冲区域4更多的空穴。并且，耗尽层向n－型蓄积区域5的扩展被n+型缓冲区域4抑制。通过耗尽层的扩展被n+型缓冲区域4抑制，从而与不设置n+型缓冲区域4的情况相比，会花费更长的时间将蓄积于n－型蓄积区域5的载流子逐渐排出。
根据第1实施方式，通过设置n+型缓冲区域4以及n－型蓄积区域5，能够花费更长的时间将蓄积于半导体装置100的载流子排出。由此，能够减小恢复电流的大小相对于时间的变化而使由半导体装置100产生的噪声减小。
图6是例示参考例以及第1实施方式涉及的半导体装置的特性的曲线图。
在图6中，横轴表示时间T，纵轴表示电流IF的大小(电流值)。虚线表示参考例涉及的半导体装置100r的特性，实线表示第1实施方式涉及的半导体装置100的特性。在参考例涉及的半导体装置100r中，取代n+型缓冲区域4以及n－型蓄积区域5而设置与n型柱区域2相同的浓度的n型半导体区域。参考例涉及的半导体装置100r的其他结构与半导体装置100相同。
在时刻t0～t1，沿着半导体装置100的二极管的正向流动电流。然后，在时刻t1～t2电流值减少。如果在对漏极电极21施加了正电压的状态下在时刻t2、正向的电流流尽，则蓄积于半导体装置100的内部的载流子开始被排出。由此，流动与正向相反的方向的电流(恢复电流)。
在时刻t2以后，电流值的大小在展现出峰值之后减少，逐渐接近0。此时，相对于时间的电流值的变化越大，则漏极电极21的电压的振动(噪声)越大。
根据第1实施方式，如上所述，花费更长的时间来排出载流子。如图6所示，与参考例涉及的半导体装置100r相比，在电流值展现出峰值之后，更缓慢地逐渐减少。第1实施方式与参考例涉及的半导体装置100r相比，能够减小所产生的噪声。
在图6所示的例子中，半导体装置100的电流值的峰值比半导体装置100r的电流值的峰值小。这是因为以下的理由。在半导体装置100r中，不存在n+型缓冲区域4。因此，在通常的半导体装置的使用方式中对漏极电极21施加正电压时，从p型柱区域3朝向n++型漏极区域1扩展的耗尽层的宽度大(厚)。由此，被排出的载流子量增大，峰值变大。
对半导体装置100的优选构成进行说明。
n－型蓄积区域5中的n型杂质浓度可以与n型柱区域2中的n型杂质浓度相同，但优选比其低。能够使耗尽层难以扩展的n－型蓄积区域5蓄积更多的载流子，可进一步减小电流值的变化。
n型柱区域2、p型柱区域3、n+型缓冲区域4、以及n－型蓄积区域5各自中的优选杂质浓度如以下所述。在这些半导体区域包含n型杂质和p型杂质的情况下，希望这些杂质在补偿后的真正的杂质浓度为以下的范围。
n型柱区域2中的n型杂质浓度为1.0×1015atom/cm3以上1.0×1016atom/cm3以下。
p型柱区域3中的p型杂质浓度为1.0×1015atom/cm3以上1.0×1016atom/cm3以下。
n+型缓冲区域4中的n型杂质浓度为2.0×1015atom/cm3以上2.0×1016atom/cm3以下。
n－型蓄积区域5中的n型杂质浓度为5.0×1014atom/cm3以上5.0×1015atom/cm3以下。
图2所示的极小点M处的n型杂质浓度例如为5.0×1014atom/cm3以上5.0×1015atom/cm3以下。
优选n－型蓄积区域5的Z方向上的厚度比n+型缓冲区域4的Z方向上的厚度小。这是因为，低浓度的n型半导体区域的厚度越小，则越能够降低半导体装置100中的通态电阻。
可以对n型柱区域2的至少一部分以及p型柱区域3的至少一部分添加重金属。或者，在形成n型柱区域2以及p型柱区域3时，可以对n型柱区域2的至少一部分以及p型柱区域3的至少一部分照射带电粒子，来形成结晶缺陷。由此，能够缩短在n型柱区域2以及p型柱区域3中的直到载流子消失为止的时间(载流子寿命)。通过这些区域中的载流子寿命被缩短，能够使容易被耗尽的区域中的载流子的蓄积量减少。由此，能够使恢复电流的大小的变化更小，进一步减小由半导体装置100产生的噪声。除了n型柱区域2的至少一部分以及p型柱区域3的至少一部分以外，也可以对n+型缓冲区域4、n－型蓄积区域5进行重金属的添加或者带电粒子的照射。
(第2实施方式)
图7是表示第2实施方式涉及的半导体装置的立体剖视图。
图7所示的第2实施方式涉及的半导体装置200与半导体装置100的不同之处在于，在n++型漏极区域1与n型柱区域2之间未设置n+型缓冲区域4以及n－型蓄积区域5。在半导体装置200中，仅在n++型漏极区域1与p型柱区域3之间设有n+型缓冲区域4以及n－型蓄积区域5。p型柱区域3、n+型缓冲区域4、以及n－型蓄积区域5在X方向上与n型柱区域2并列。
通过在n++型漏极区域1与p型柱区域3之间设置n+型缓冲区域4以及n－型蓄积区域5，能够抑制耗尽层的扩展、并且能够使耗尽层难以扩展的区域蓄积更多的载流子。根据第2实施方式，也能够与第1实施方式同样地降低由半导体装置200产生的噪声。
图7所示的A1－A2线处的n型杂质浓度的分布例如与图2同样地，在n++型漏极区域1与p型柱区域3之间包括极小点。
图8A及图8B是表示第2实施方式涉及的半导体装置的制造工序的工序剖面图。
准备n++型的半导体基板1a，在半导体基板1a之上外延生长出n型半导体层2a。如图8A所示，在n型半导体层2a形成多个沿Y方向延伸的沟槽T。沟槽T被形成为在底部残留n型半导体层2a的一部分。
向沟槽T的底部离子注入少量的p型杂质。在沟槽T的底部，n型半导体层2a中的n型杂质与p型杂质相互补偿而形成n－型半导体区域5b。通过沟槽T，向n－型半导体区域5b的表面离子注入n型杂质。如图8B所示，形成n+型半导体区域4b。n+型半导体区域4b以及n－型半导体区域5b在X方向上形成多个。通过多个n+型半导体区域4b以及多个n－型半导体区域5b，n型半导体层2a被分割为多个，形成多个n型半导体层2b。
进行与图4A所示的工序相同的工序，在n型半导体层2b彼此之间形成p型半导体层3a。然后，通过进行与图4B～图5B所示的工序相同的工序来制造半导体装置200。
(第3实施方式)
图9是表示第3实施方式涉及的半导体装置的立体剖视图。
图9所示的半导体装置300与半导体装置100相比，还具有p型半导体区域8(第8半导体区域)以及p－型半导体区域9(第9半导体区域)。
p型半导体区域8被设置于n－型蓄积区域5中，位于n++型漏极区域1与p型柱区域3之间。p－型半导体区域9被设置于p型柱区域3与p型半导体区域8之间，与p型半导体区域8以及p型柱区域3连接。p－型半导体区域9与n+型缓冲区域4在X方向上并列。在n++型漏极区域1与p型柱区域3之间，除了p－型半导体区域9以外还设置有n+型缓冲区域4的一部分。
p型半导体区域8中的p型杂质浓度比n+型缓冲区域4中的n型杂质浓度低。p－型半导体区域9中的p型杂质浓度比p型半导体区域8中的p型杂质浓度低。
图9所示的A1－A2线处的n型杂质浓度的分布例如与图2同样地，在n++型漏极区域1与p型柱区域3之间包括极小点。
在半导体装置300中，当对漏极电极21施加了正电压时，通过从n+型缓冲区域4与p－型半导体区域9之间的界面向X方向扩展的耗尽层，p－型半导体区域9被耗尽。从p型柱区域3与n+型缓冲区域4之间的界面朝向Z方向的耗尽层的扩展被n+型缓冲区域4抑制。即，根据第3实施方式，也能够与第1实施方式同样地降低由半导体装置300产生的噪声。
这样，如果在对漏极电极21施加了正电压时其半导体区域被耗尽，则可以在n++型漏极区域1与p型柱区域3之间局部地设置p型的半导体区域。
根据第3实施方式，通过p型半导体区域8突出配置于n－型蓄积区域5，能够在对源极电极22施加了正电压时使n－型蓄积区域5蓄积更多的载流子。即便不使n－型蓄积区域5更低浓度化，也能够蓄积更多的载流子。结果，能够抑制半导体装置300的通态电阻的上升同时进一步降低噪声。
图10A、图10B以及图11A、图11B是表示第3实施方式涉及的半导体装置的制造工序的工序剖面图。
准备n++型的半导体基板1a。如图10A所示，在半导体基板1a之上外延生长出n－型半导体层5a。向n－型半导体层5a的上表面选择性地离子注入p型杂质，如图10B所示，形成多个p型半导体区域8a。
在各p型半导体区域8a的至少一部分之上设置掩模。向p型半导体区域8a的上部彼此之间离子注入n型杂质。将掩模除去。如图11A所示，形成多个n+型半导体区域4b。此时，n型杂质从p型半导体区域8a的上部彼此之间的被离子注入的区域朝向p型半导体区域8a的上部进行扩散。p型半导体区域8a的上部中的有效的p型杂质浓度降低，形成p－型半导体区域9a。n+型半导体区域4b中的n型杂质浓度比残余的p型半导体区域8a中的p型杂质浓度高。p－型半导体区域9a的X方向上的长度比p型半导体区域8a的X方向上的长度短。
在n+型半导体区域4b以及p－型半导体区域9a之上外延生长出n型半导体层。形成贯通该n型半导体层的多个沟槽。进行与图4A所示的工序相同的工序，如图11B所示，形成n型半导体层2b以及p型半导体层3a。然后，通过进行与图4B～图5B所示的工序相同的工序，来制造半导体装置300。
在图9所示的例子中，n+型缓冲区域4被设置在n++型漏极区域1与n型柱区域2之间以及n++型漏极区域1与p型柱区域3的一部分之间。并不局限于该例，n+型缓冲区域4也可以仅设置在n++型漏极区域1与p型柱区域3的一部分之间。即，也可以如第2实施方式涉及的半导体装置200那样，p型柱区域3、n+型缓冲区域4、以及n－型蓄积区域5在X方向上与n型柱区域2并列，在其n+型缓冲区域4中以及n－型蓄积区域5中分别设置p－型半导体区域9以及p型半导体区域8。
关于以上说明的各实施方式中的、各半导体区域之间的杂质浓度的相对的高低，例如能够使用SCM(扫描式静电电容显微镜)或者SSRM(扫描式扩展电阻显微镜)来进行确认。通过使用SCM或者SSRM，能够确认各半导体区域中的补偿后的杂质浓度的相对的高低。各半导体区域中的载流子浓度可视为与在各半导体区域中活化的杂质浓度相等。因此，对于各半导体区域之间的载流子浓度的相对的高低，也能够使用SCM来进行确认。
关于各半导体区域中的杂质浓度，例如能够通过SIMS(二次离子质量分析法)进行测定。
以上对本发明的几个实施方式进行了说明，但这些实施方式只是例示，并不意图限定发明的范围。这些新的实施方式能够通过其他的各种方式加以实施，在不脱离发明主旨的范围，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且，包含在技术方案所记载的发明及其等同的范围。上述的各实施方式能够相互组合来加以实施。

Claims (9)

1.一种半导体装置，其中，具备：
第1电极；
第1导电型的第1半导体区域，设置于上述第1电极之上，与上述第1电极电连接；
第1导电型的第2半导体区域，设置于上述第1半导体区域的一部分之上，上述第2半导体区域中的第1导电型的杂质浓度比上述第1半导体区域中的第1导电型的杂质浓度低；
第2导电型的第3半导体区域，设置于上述第1半导体区域的其它的一部分之上，上述第3半导体区域在与从上述第1电极朝向上述第1半导体区域的第1方向垂直的第2方向上和上述第2半导体区域的至少一部分并列；
第1导电型的第4半导体区域，设置于上述第1半导体区域与上述第3半导体区域之间的至少一部分，上述第4半导体区域中的第1导电型的杂质浓度比上述第1半导体区域中的第1导电型的杂质浓度低、且比上述第2半导体区域中的第1导电型的杂质浓度高；
第1导电型的第5半导体区域，设置于上述第1半导体区域与上述第4半导体区域之间，上述第5半导体区域中的第1导电型的杂质浓度比上述第4半导体区域中的第1导电型的杂质浓度低；
第2导电型的第6半导体区域，设置于上述第3半导体区域之上，上述第6半导体区域中的第2导电型的杂质浓度比上述第3半导体区域中的第2导电型的杂质浓度高；
第1导电型的第7半导体区域，选择性地设置于上述第6半导体区域之上；
栅极电极，隔着栅极绝缘层与上述第2半导体区域、上述第6半导体区域以及上述第7半导体区域对置；以及
第2电极，设置于上述第6半导体区域以及上述第7半导体区域之上，与上述第6半导体区域以及上述第7半导体区域电连接。
2.根据权利要求1所述的半导体装置，其中，
上述第4半导体区域以及上述第5半导体区域还设置在上述第1半导体区域与上述第2半导体区域之间。
3.根据权利要求1所述的半导体装置，其中，
上述第4半导体区域以及上述第5半导体区域在上述第2方向上与上述第2半导体区域的一部分并列。
4.根据权利要求1所述的半导体装置，其中，还具备：
第2导电型的第8半导体区域，设置于上述第5半导体区域中，上述第8半导体区域位于上述第1半导体区域与上述第3半导体区域之间；以及
第2导电型的第9半导体区域，设置于上述第3半导体区域与上述第8半导体区域之间，上述第9半导体区域与上述第3半导体区域以及上述第8半导体区域连接，
上述第8半导体区域中的第2导电型的杂质浓度比上述第4半导体区域中的第1导电型的杂质浓度低，
上述第9半导体区域中的第2导电型的杂质浓度比上述第8半导体区域中的第2导电型的杂质浓度低。
5.根据权利要求4所述的半导体装置，其中，
上述第9半导体区域的上述第2方向上的长度比上述第8半导体区域的上述第2方向上的长度短。
6.根据权利要求1所述的半导体装置，其中，
上述第5半导体区域中的第1导电型的杂质浓度比上述第2半导体区域中的第1导电型的杂质浓度低。
7.根据权利要求1所述的半导体装置，其中，
对上述第2半导体区域的至少一部分以及上述第3半导体区域的至少一部分添加重金属或者照射带电粒子。
8.一种半导体装置，其中，具备：
第1电极；
第1导电型的第1半导体区域，设置于上述第1电极之上，与上述第1电极电连接；
超结结构，设置于上述第1半导体区域之上，上述超结结构包括第1导电型的第2半导体区域以及第2导电型的第3半导体区域，上述第3半导体区域在与从上述第1电极朝向上述第1半导体区域的第1方向垂直的第2方向上和上述第2半导体区域的至少一部分并列，通过上述第1半导体区域以及上述第3半导体区域的沿着上述第1方向的上述第1导电型的杂质浓度的分布在上述第1半导体区域与上述第3半导体区域之间包括极小点；
第2导电型的第6半导体区域，设置于上述第3半导体区域之上，上述第6半导体区域中的第2导电型的杂质浓度比上述第3半导体区域中的第2导电型的杂质浓度高；
第1导电型的第7半导体区域，选择性地设置于上述第6半导体区域之上；
栅极电极，隔着栅极绝缘层与上述第2半导体区域、上述第6半导体区域、以及上述第7半导体区域对置；以及
第2电极，设置于上述第6半导体区域以及上述第7半导体区域之上，与上述第6半导体区域以及上述第7半导体区域电连接。
9.根据权利要求8所述的半导体装置，其中，
上述极小点处的上述第1导电型的杂质浓度为5.0×1014atom/cm3以上5.0×1015atom/cm3以下。
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