JP2023140026A - 半導体装置 - Google Patents

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Abstract

【課題】静電容量を低減可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１導電部と、第１ゲート電極と、第２電極と、備える。第１導電部は、第１半導体領域中に第１絶縁部を介して設けられ、第２導電形の不純物を含む。第１ゲート電極は、第１導電部の上に第１層間絶縁部を介して設けられている。第１ゲート電極は、第２半導体領域と第１ゲート絶縁層を介して対面する。第１ゲート電極は、第１導電形の不純物を含む。第１層間絶縁部における第１導電形の不純物濃度は、第１絶縁部における第１導電形の不純物濃度よりも高い。第１層間絶縁部における第２導電形の不純物濃度は、第１絶縁部における第２導電形の不純物濃度よりも高い。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、例えば電力変換に用いられる。半導体装置について、静電容量の低減が求められている。
特開２０１１－１８１８０９号公報
本発明が解決しようとする課題は、静電容量を低減可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１導電部と、第１ゲート電極と、第２電極と、備える。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の一部の上に設けられている。前記第１導電部は、前記第１半導体領域中に第１絶縁部を介して設けられ、第２導電形の不純物を含む。前記第１ゲート電極は、前記第１導電部の上に第１層間絶縁部を介して設けられている。前記第１ゲート電極は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第２半導体領域と第１ゲート絶縁層を介して対面する。前記第１ゲート電極は、第１導電形の不純物を含む。前記第２電極は、前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び前記第１導電部と電気的に接続されている。前記第１層間絶縁部における第１導電形の不純物濃度は、前記第１絶縁部における第１導電形の不純物濃度よりも高い。前記第１層間絶縁部における第２導電形の不純物濃度は、前記第１絶縁部における第２導電形の不純物濃度よりも高い。
第１実施形態に係る半導体装置を示す平面図である。 図１の部分Ｐ１の拡大図である。 図２のＡ１－Ａ２断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 第２実施形態に係る半導体装置を示す平面図である。 図７の部分Ｐ２の拡大図である。 図８のＢ１－Ｂ２断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を示す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ及びｐ＋、ｐ－の表記は、各不純物濃度の相対的な高低を示す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図１は、第１実施形態に係る半導体装置を示す平面図である。図２は、図１の部分Ｐ１の拡大図である。図３は、図２のＡ１－Ａ２断面図である。
実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。図１～図３に示すように、第１実施形態に係る半導体装置１００は、ｐ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｎ形（第２導電形）ベース領域２（第２半導体領域）、ｐ＋形ソース領域３（第３半導体領域）、ｎ＋形コンタクト領域４、ｐ＋形ドレイン領域５、第１導電部１１、第１絶縁部１１ａ、第１層間絶縁部１１ｂ、第１ゲート電極２１、第１ゲート絶縁層２１ａ、ドレイン電極３１（第１電極）、ソース電極３２（第２電極）、及びゲートパッド３３を含む。なお、図２では、ソース電極３２が破線で表され、第１ゲート絶縁層２１ａの一部が省略されている。
実施形態の説明には、ＸＹＺ直交座標系を用いる。ドレイン電極３１からｐ－形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に垂直な一方向をＸ方向（第２方向）とする。Ｘ方向及びＺ方向に垂直な方向をＹ方向とする。また、ここでは、ドレイン電極３１からｐ－形ドリフト領域１に向かう方向を「上」と呼び、これと反対の方向を「下」と呼ぶ。これらは、ドレイン電極３１とｐ－形ドリフト領域１との相対的な位置関係に基づく方向であり、重力の方向とは無関係である。
図１に示すように、半導体装置１００の上面には、ソース電極３２およびゲートパッド３３が設けられる。ソース電極３２とゲートパッド３３は、互いに離れており、電気的に分離される。
図２に示すように、ソース電極３２の下には、複数の第１ゲート電極２１が設けられる。複数の第１ゲート電極２１は、Ｘ方向に並び、各々がＹ方向に延びている。各第１ゲート電極２１は、ゲートパッド３３と電気的に接続される。
図３に示すように、ドレイン電極３１は、半導体装置１００の下面に設けられる。ｐ＋形ドレイン領域５は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続される。ｐ－形ドリフト領域１は、ｐ＋形ドレイン領域５の上に設けられる。ｐ－形ドリフト領域１におけるｎ形不純物濃度は、ｐ＋形ドレイン領域５におけるｎ形不純物濃度よりも低い。ｐ－形ドリフト領域１は、ｐ＋形ドレイン領域５を介してドレイン電極３１と電気的に接続される。
ｎ形ベース領域２は、ｐ－形ドリフト領域１の上に設けられる。ｐ＋形ソース領域３は、ｎ形ベース領域２の一部の上に設けられる。ｎ＋形コンタクト領域４は、ｎ形ベース領域２の別の一部の上に設けられる。ｎ＋形コンタクト領域４におけるｐ形不純物濃度は、ｎ形ベース領域２におけるｐ形不純物濃度よりも高い。
第１導電部１１は、第１絶縁部１１ａを介してｐ－形ドリフト領域１中に設けられる。第１ゲート電極２１は、第１層間絶縁部１１ｂを介して、第１導電部１１の上に設けられる。第１ゲート電極２１は、Ｘ方向において、第１ゲート絶縁層２１ａを介してｎ形ベース領域２と対面する。図示した例では、第１ゲート電極２１は、ｐ－形ドリフト領域１の一部及びｐ＋形ソース領域３の一部とも対面している。
ソース電極３２は、ｐ＋形ソース領域３及びｎ＋形コンタクト領域４の上に設けられ、ｐ＋形ソース領域３、ｎ＋形コンタクト領域４、及び第１導電部１１と電気的に接続される。ｎ形ベース領域２は、ｎ＋形コンタクト領域４を介してソース電極３２と電気的に接続される。第１ゲート電極２１は、第１ゲート絶縁層２１ａにより、ソース電極３２とは電気的に分離される。
図２及び図３に示すように、ｎ形ベース領域２、ｐ＋形ソース領域３、ｎ＋形コンタクト領域４、及び第１導電部１１のそれぞれは、Ｙ方向に延び、Ｘ方向において複数設けられる。図示した例では、１対のｐ＋形ソース領域３が、１つのｎ形ベース領域２の上に設けられる。複数対のｐ＋形ソース領域３が、複数のｎ形ベース領域２の上にそれぞれ設けられる。複数の第１導電部１１は、それぞれ、複数の第１絶縁部１１ａを介してｐ－形ドリフト領域１中に設けられる。各第１導電部１１のＹ方向における端部は、上方に向けて引き上げられ、ソース電極３２と電気的に接続される。複数の第１ゲート電極２１が、それぞれ、複数の第１層間絶縁部１１ｂを介して複数の第１導電部１１の上に設けられる。また、複数の第１ゲート電極２１は、それぞれ、複数の第１ゲート絶縁層２１ａを介して複数のｎ形ベース領域２と対面する。
半導体装置１００の動作を説明する。
ドレイン電極３１に対してソース電極３２に正の電圧が印加された状態で、第１ゲート電極２１に閾値以上の負電圧が印加される。これにより、ｎ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。正孔は、チャネルを通ってソース電極３２からドレイン電極３１へ流れる。第１ゲート電極２１に印加される負電圧が閾値よりも低くなると、ｎ形ベース領域２のチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオフ状態に切り替わると、ソース電極３２に対してドレイン電極３１に印加される正の電圧が増大していく。このとき、第１絶縁部１１ａとｐ－形ドリフト領域１との界面からｐ－形ドリフト領域１に向けて、空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｐ－形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
半導体装置１００の各構成要素の材料の一例を説明する。
ｐ－形ドリフト領域１、ｎ形ベース領域２、ｐ＋形ソース領域３、ｎ＋形コンタクト領域４、及びｐ＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
第１絶縁部１１ａ、第１層間絶縁部１１ｂ、及び第１ゲート絶縁層２１ａは、絶縁材料を含む。例えば、第１絶縁部１１ａ、第１層間絶縁部１１ｂ、及び第１ゲート絶縁層２１ａは、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。ドレイン電極３１及びソース電極３２は、チタン、タングステン、又はアルミニウムなどの金属を含む。
第１導電部１１及び第１ゲート電極２１は、ポリシリコンなどの導電材料を含む。第１導電部１１は、ｎ形及びｐ形の一方の不純物を含む。第１ゲート電極２１は、ｎ形及びｐ形の他方の不純物を含む。すなわち、第１導電部１１及び第１ゲート電極２１は、互いに異なる導電形の不純物を含む。好ましくは、第１導電部１１はｎ形不純物を含み、第１ゲート電極２１はｐ形不純物を含む。
第１導電部１１及び第１ゲート電極２１は、ｎ形不純物とｐ形不純物の両方を含んでいても良い。その場合、第１導電部１１のｎ形及びｐ形の一方の不純物濃度は、第１ゲート電極２１のｎ形及びｐ形の他方の不純物濃度よりも高い。第１導電部１１のｎ形及びｐ形の他方の不純物濃度は、第１ゲート電極２１のｎ形及びｐ形の一方の不純物濃度よりも高い。例えば、第１導電部１１においてｎ形不純物濃度はｐ形不純物濃度よりも高く、第１ゲート電極２１においてｐ形不純物濃度はｎ形不純物濃度よりも高い。
図４～図６は、実施形態に係る半導体装置の製造方法を示す断面図である。
図４～図６を参照して、第１実施形態に係る半導体装置１００の製造方法の一例を説明する。まず、ｐ＋形半導体層５ａを含む半導体基板Ｓｕｂを用意する。ｐ＋形半導体層５ａの上に、シリコンをエピタキシャル成長させることでｐ－形半導体層１ａを形成する。ｐ－形半導体層１ａの上面に複数のトレンチＴを形成する。図４（ａ）に示すように、熱酸化により、ｐ－形半導体層１ａの上面及びトレンチＴの内面に沿って絶縁層１０ａを形成する。
絶縁層１０ａの上に、トレンチＴを埋め込む導電層１０を形成する。導電層１０は、ポリシリコンなどの導電材料の化学気相堆積（ＣＶＤ）により形成される。導電層１０に、ｎ形不純物をイオン注入する。熱処理により、ｎ形不純物を導電層１０中に拡散させるとともに活性化させる。ケミカルドライエッチング（Chemical Dry Etching：ＣＤＥ）などにより、導電層１０の上面を後退させる。これにより、複数のトレンチＴ内にそれぞれ分断して設けられた複数の導電層１０が形成される。図４（ｂ）に示すように、絶縁層１０ａ及び複数の導電層１０の上に、絶縁層１０ｂを形成する。絶縁層１０ｂは、Boron Phosphorus Silicate Glass（ＢＰＳＧ）のＣＶＤにより形成される。このため、絶縁層１０ｂは、絶縁層１０ａに比べて、より多くのｎ形不純物及びｐ形不純物を含む。
ウェットエッチングにより、絶縁層１０ａの上面及び絶縁層１０ｂの上面を後退させる。これにより、ｐ－形半導体層１ａの上面及びトレンチＴの側面の一部が露出する。熱酸化により、露出したｐ－形半導体層１ａの上面及びトレンチＴの側壁に絶縁層２０ａを形成する。絶縁層２０ａの厚さは、絶縁層１０ａの厚さよりも小さい。絶縁層２０ａの上に、導電層２０を形成する。導電層２０に、ｐ形不純物をイオン注入する。熱処理により、ｐ形不純物を導電層２０中に拡散させるとともに活性化させる。図５（ａ）に示すように、ＣＤＥ又はウェットエッチングにより導電層２０の上面を後退させ、それぞれのトレンチＴの内部に導電層２０を形成する。
トレンチＴ同士の間のｐ－形半導体層１ａの上部に、ｎ形不純物及びｐ形不純物を順次イオン注入し、ｎ形半導体領域２ａ及びｐ＋形半導体領域３ａを形成する。図５（ｂ）に示すように、複数の導電層２０を覆う絶縁層２０ｂを形成する。
絶縁層２０ｂ、絶縁層２０ａ、及びｐ＋形半導体領域３ａを貫通し、ｎ形半導体領域２ａに達する開口ＯＰを形成する。開口ＯＰを通してｎ形半導体領域２ａにｐ形不純物をイオン注入し、図６（ａ）に示すように、ｎ＋形半導体領域４ａを形成する。
絶縁層２０ｂの上に、開口ＯＰを埋め込む金属層３２ａを形成する。その後、ｐ＋形半導体層５ａが所定の厚さになるまで半導体基板Ｓｕｂの下面を研削する。図６（ｂ）に示すように、研削した下面に金属層３１ａを形成する。以上の工程により、図１に示す半導体装置１００が製造される。
図６（ｂ）に示すｐ－形半導体層１ａは、図１に示すｐ－形ドリフト領域１に対応する。ｎ形半導体領域２ａは、ｎ形ベース領域２に対応する。ｐ＋形半導体領域３ａは、ｐ＋形ソース領域３に対応する。ｎ＋形半導体領域４ａは、ｎ＋形コンタクト領域４に対応する。ｐ＋形半導体層５ａは、ｐ＋形ドレイン領域５に対応する。導電層１０は、第１導電部１１に対応する。絶縁層１０ａは、第１絶縁部１１ａに対応する。絶縁層１０ｂは、第１層間絶縁部１１ｂに対応する。導電層２０は、第１ゲート電極２１に対応する。絶縁層２０ａ及び２０ｂは、第１ゲート絶縁層２１ａに対応する。金属層３１ａは、ドレイン電極３１に対応する。金属層３２ａは、ソース電極３２に対応する。
実施形態の利点を説明する。
ｐ－形ドリフト領域１と第１導電部１１は、第１絶縁部１１ａを介して対面する。このため、ｐ－形ドリフト領域１と第１導電部１１との間で静電容量が発生する。実施形態では、ｐ－形ドリフト領域１と第１導電部１１が、互いに異なる導電形の不純物を含む。この構造によれば、第１導電部１１の仕事関数が増大し、第１導電部１１の電位が、第１絶縁部１１ａを介して第１導電部１１と対面するｐ－形ドリフト領域１よりも高くなる。第１導電部１１とｐ－形ドリフト領域１との間の電位差により、第１絶縁部１１ａの界面からｐ－形ドリフト領域１に向けて空乏層が広がる。空乏層が広がり、第１絶縁部１１ａ近傍の正孔が排斥されることで、ｐ－形ドリフト領域１と第１導電部１１との間の静電容量が低下する。すなわち、ドレイン電極３１とソース電極３２との間の容量Ｃｄｓが低下する。容量Ｃｄｓは、半導体装置１００の出力容量Ｃｏｓｓと関係する。容量Ｃｄｓが増加すると、出力容量Ｃｏｓｓも増加する。出力容量Ｃｏｓｓが大きいほど、半導体装置１００をスイッチングした際に、出力容量Ｃｏｓｓの充電又は放電に必要な時間が長くなる。実施形態によれば、半導体装置１００の出力容量Ｃｏｓｓを低減可能であり、半導体装置１００のスイッチング損失を低減できる。
また、第１導電部１１同士の間のｐ－形ドリフト領域１において、第１絶縁部１１ａとｐ－形ドリフト領域１との界面から空乏層が広がることで、第１ゲート絶縁層２１ａ近傍の正孔も排斥され、ｐ－形ドリフト領域１と第１ゲート電極２１との間の静電容量も低下する。すなわち、ドレイン電極３１と第１ゲート電極２１との間の容量Ｃｇｄが低下する。容量Ｃｇｄは、半導体装置１００の帰還容量Ｃｒｓｓに相当する。容量Ｃｇｄの低下により、帰還容量Ｃｒｓｓも低下する。帰還容量Ｃｒｓｓは、半導体装置１００をターンオンさせた際に、半導体装置１００が完全にオン状態になるまでの遷移期間の長さに影響する。帰還容量Ｃｒｓｓが大きいほど、遷移期間が長くなり、半導体装置１００のスイッチング損失が増大する。実施形態によれば、出力容量Ｃｏｓｓに加えて、半導体装置１００の帰還容量Ｃｒｓｓも低減可能であり、この結果、半導体装置１００のスイッチング損失をさらに低減できる。
また、半導体装置１００の製造過程において、ｐ＋形ドレイン領域５に含まれる不純物が、ｐ－形ドリフト領域１を通って第１導電部１１まで拡散しうる。第１導電部１１における不純物濃度が大きくなると、ｐ－形ドリフト領域１と第１導電部１１との間の容量Ｃｄｓが増加し、容量Ｃｄｓも増加する。ｐ－形ドリフト領域１を厚くすることで、第１導電部１１への不純物の拡散を抑制できるが、半導体装置１００のオン抵抗が増加する。ｐ－形ドリフト領域１及び第１導電部１１が互いに異なる導電形の不純物を含む場合、第１導電部１１へ不純物が拡散したとしても、容量Ｃｄｓの増加を抑制でき、半導体装置１００のスイッチング損失の増加を抑制できる。
より好ましくは、第１導電部１１と第１ゲート電極２１が、互いに異なる導電形の不純物を含む。すなわち、ｐ－形ドリフト領域１及び第１ゲート電極２１は、同じ導電形の不純物を含み、第１導電部１１の不純物とは異なる導電形の不純物を含む。この構成によれば、第１導電部１１及び第１ゲート電極２１が同じ導電形の不純物を含む場合に比べて、第１導電部１１と第１ゲート電極２１との間の仕事関数の差が低下し、第１導電部１１と第１ゲート電極２１との間の容量が増加する。第１ゲート電極２１とソース電極３２との間の容量Ｃｇｓは増加するが、容量Ｃｇｄの低下の方が大きいため、結果として、半導体装置１００の入力容量Ｃｉｓｓが低下する。
各要素における好ましい不純物濃度を、以下に例示する。
ｐ－形ドリフト領域１におけるｐ形不純物濃度は、１．０×１０１６ａｔｏｍ／ｃｍ３よりも高く、１．０×１０１８ａｔｏｍ／ｃｍ３よりも低い。ｎ形ベース領域２におけるｎ形不純物濃度は、１．０×１０１６ａｔｏｍ／ｃｍ３よりも高く、１．０×１０１８ａｔｏｍ／ｃｍ３よりも低い。ｐ＋形ソース領域３におけるｐ形不純物濃度は、１．０×１０１７ａｔｏｍ／ｃｍ３よりも高く、１．０×１０２１ａｔｏｍ／ｃｍ３よりも低い。第１導電部１１におけるｎ形不純物濃度は、１．０×１０１９ａｔｏｍ／ｃｍ３よりも高く、１．０×１０２１ａｔｏｍ／ｃｍ３よりも低い。第１ゲート電極２１におけるｐ形不純物濃度は、１．０×１０１９ａｔｏｍ／ｃｍ３よりも高く、１．０×１０２１ａｔｏｍ／ｃｍ３よりも低い。
第１導電部１１及び第１ゲート電極２１のそれぞれにおける不純物濃度が１．０×１０１９ａｔｏｍ／ｃｍ３よりも低いと、これらが電極として作用しない可能性がある。この結果、耐圧の低下、オン抵抗の増加、又はターンオンのためのゲート電圧の閾値変動が生じる可能性がある。第１導電部１１及び第１ゲート電極２１のそれぞれにおける不純物濃度が１．０×１０２１ａｔｏｍ／ｃｍ３よりも高いと、不純物が半導体領域へ拡散し、耐圧の低下、オン抵抗の増加、又はターンオンのためのゲート電圧の閾値変動が生じる可能性がある。
また、半導体装置１００において、第１層間絶縁部１１ｂは、ｎ形及びｐ形の両方の不純物を含む。第１層間絶縁部１１ｂにおけるｎ形不純物濃度は、第１絶縁部１１ａにおけるｎ形不純物濃度よりも高い。第１層間絶縁部１１ｂにおけるｐ形不純物濃度は、第１絶縁部１１ａにおけるｐ形不純物濃度よりも高い。この構成によれば、第１層間絶縁部１１ｂによる、可動イオンや、ｎ形不純物、ｐ形不純物などへのゲッタリング効果を高めることができる。例えば、第１絶縁部１１ａ及び第１層間絶縁部１１ｂの外部からの可動イオンを第１層間絶縁部１１ｂによって補足できる。第１導電部１１と第１ゲート電極２１との間で相互に拡散する不純物を補足できる。この結果、可動イオン又は不純物が第１導電部１１又は第１ゲート電極２１へ移動することによる半導体装置１００の特性変動を抑制できる。
（第２実施形態）
図７は、第２実施形態に係る半導体装置を示す平面図である。図８は、図７の部分Ｐ２の拡大図である。図９は、図８のＢ１－Ｂ２断面図である。
図７～図９に示すように、第２実施形態に係る半導体装置２００は、半導体装置１００と比べて、第２導電部１２、第２絶縁部１２ａ、第２層間絶縁部１２ｂ、第２ゲート電極２２、第２ゲート絶縁層２２ａをさらに含む。なお、図８では、ソース電極３２が破線で表され、第２ゲート絶縁層２２ａの一部が省略されている。
図７に示すように、半導体装置２００では、ｐ－形ドリフト領域１が、第１領域ｒ１～第３領域ｒ３を含む。第２領域ｒ２は、Ｘ－Ｙ面（第１面）に沿って第１領域ｒ１の周りに設けられる。第３領域ｒ３は、Ｘ方向において、第１領域ｒ１と第２領域ｒ２との間に設けられる。第１領域ｒ１及び第３領域ｒ３は、半導体装置２００がオン状態のときに電流が流れる素子領域に対応する。第２領域ｒ２は、半導体装置２００の耐圧を向上させるための終端領域に対応する。図示した例では、Ｘ方向において互いに離れた一対の第３領域ｒ３が設けられている。第１領域ｒ１は、一対の第３領域ｒ３の間に位置している。
図８に示すように、ソース電極３２の下に、第２ゲート電極２２が設けられる。第２ゲート電極２２は、第３領域ｒ３上に位置する。第２ゲート電極２２は、第１ゲート電極２１に沿って、Ｙ方向に延びている。図示したように、第２ゲート電極２２は、Ｘ方向に複数設けられても良い。第２ゲート電極２２のＹ方向における端部は、ゲート配線３３ａを介して、ゲートパッド３３と電気的に接続される。
図９に示すように、第２導電部１２は、第２絶縁部１２ａを介してｐ－形ドリフト領域１の第３領域ｒ３中に設けられる。第２導電部１２は、ソース電極３２と電気的に接続される。第２ゲート電極２２は、第２層間絶縁部１２ｂを介して第２導電部１２の上に設けられる。第２ゲート電極２２は、Ｘ方向において、第２ゲート絶縁層２２ａを介してｎ形ベース領域２と対面する。図示した例では、第２ゲート電極２２は、ｐ－形ドリフト領域１の一部及びｐ＋形ソース領域３の一部とも対面する。第２ゲート電極２２は、第２ゲート絶縁層２２ａによりソース電極３２とは電気的に分離される。
第２導電部１２及び第２ゲート電極２２は、ポリシリコンなどの導電材料を含む。第２導電部１２及び第２ゲート電極２２は、同じ導電形の不純物を含む。好ましくは、ｐ－形ドリフト領域１、第２導電部１２、及び第２ゲート電極２２は、ｐ形不純物を含む。例えば、第２導電部１２においてｐ形不純物濃度はｎ形不純物濃度よりも高く、第２ゲート電極２２においてｐ形不純物濃度はｎ形不純物濃度よりも高い。
図７に示す部分Ｐ１における半導体装置２００の構造は、図２に示す部分Ｐ１における半導体装置１００の構造と同様である。部分Ｐ１における半導体装置２００の断面構造は、図３に示す半導体装置１００の断面構造と同様である。また、図８に示すように、第１ゲート電極２１は、第１領域ｒ１上に位置する。第２領域ｒ２に、第３絶縁部１３ａを介して第３導電部１３が設けられても良い。第３導電部１３は、ソース電極３２と電気的に接続され、ｎ形不純物を含む。例えば、第３導電部１３において、ｎ形不純物濃度はｐ形不純物濃度よりも高い。
第２導電部１２に含まれる不純物の導電形が、ｐ－形ドリフト領域１の導電形と同じ場合、ｐ－形ドリフト領域１と第２導電部１２との電位差が小さくなる。ｐ－形ドリフト領域１の導電形と第２導電部１２に含まれる不純物の導電形が異なる場合に比べて、ｐ－形ドリフト領域１に向けて広がる空乏層が小さくなる。このため、第３領域ｒ３における単位面積あたりのオン抵抗が、第１領域ｒ１における単位面積あたりのオン抵抗よりも低下する。第２導電部１２及び第２ゲート電極２２を含む第３領域ｒ３を設けることで、第１実施形態に係る半導体装置１００に比べて、半導体装置２００のオン抵抗を低減できる。
特に、終端領域である第２領域ｒ２には、オン状態の際に正孔が広がり、蓄積される。第２領域ｒ２に蓄積された正孔は、半導体装置２００がターンオフされると、電圧の方向に沿って移動し、半導体装置２００から排出される。半導体装置２００がターンオフされてから、第２領域ｒ２に蓄積された正孔が排出されるまでの時間は、半導体装置２００のスイッチング損失に影響する。
第３領域ｒ３におけるオン抵抗は第１領域ｒ１におけるオン抵抗よりも低いため、オン状態において、第３領域ｒ３では第１領域ｒ１に比べて正孔が排出され易い。正孔がより排出され易い第３領域ｒ３を第２領域ｒ２側に設けることによって、オン状態の際の第２領域ｒ２における正孔の広がり及び蓄積を抑制できる。この結果、ターンオフ時に正孔が排出されるまでの時間を短縮し、半導体装置２００のスイッチング損失を低減できる。
以上で説明した実施形態について、各半導体領域の間の不純物濃度の相対的な高低については、例えば、走査型静電容量顕微鏡（ＳＣＭ）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、二次イオン質量分析法（ＳＩＭＳ）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１：ｐ－形ドリフト領域、 １ａ：ｐ－形半導体層、 ２：ｎ形ベース領域、 ２ａ：ｎ形半導体領域、 ３：ｐ＋形ソース領域、 ３ａ：ｐ＋形半導体領域、 ４：ｎ＋形コンタクト領域、 ４ａ：ｎ＋形半導体領域、 ５：ｐ＋形ドレイン領域、 ５ａ：ｐ＋形半導体層、 １０：導電層、 １０ａ，１０ｂ：絶縁層、 １１：第１導電部、 １１ａ：第１絶縁部、 １１ｂ：第１層間絶縁部、 １２：第２導電部、 １２ａ：第２絶縁部、 １２ｂ：第２層間絶縁部、 １３：第３導電部、 １３ａ：第３絶縁部、 ２０：導電層、 ２０ａ，２０ｂ：絶縁層、 ２１：第１ゲート電極、 ２１ａ：第１ゲート絶縁層、 ２２：第２ゲート電極、 ２２ａ：第２ゲート絶縁層、 ３１：ドレイン電極、 ３１ａ：金属層、 ３２：ソース電極、 ３２ａ：金属層、 ３３：ゲートパッド、 ３３ａ：ゲート配線、 １００，２００：半導体装置、 ＯＰ：開口、 Ｓｕｂ：半導体基板、 Ｔ：トレンチ、 ｒ１：第１領域、 ｒ２：第２領域、 ｒ３：第３領域

Claims (5)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域中に第１絶縁部を介して設けられ、第２導電形の不純物を含む第１導電部と、
    前記第１導電部の上に第１層間絶縁部を介して設けられ、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において前記第２半導体領域と第１ゲート絶縁層を介して対面し、第１導電形の不純物を含む第１ゲート電極と、
    前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び前記第１導電部と電気的に接続された第２電極と、
    を備え、
    前記第１層間絶縁部における第１導電形の不純物濃度は、前記第１絶縁部における第１導電形の不純物濃度よりも高く、
    前記第１層間絶縁部における第２導電形の不純物濃度は、前記第１絶縁部における第２導電形の不純物濃度よりも高い、半導体装置。
  2. 前記第１導電部は、第２導電形の不純物を含み、
    前記第１ゲート電極は、第１導電形の不純物を含む、請求項１記載の半導体装置。
  3. 前記第１半導体領域中に第２絶縁部を介して設けられ、第１導電形の不純物を含む第２導電部と、
    前記第２導電部の上に第２層間絶縁部を介して設けられ、第１導電形の不純物を含む第２ゲート電極と、
    をさらに備え、
    前記第２電極は、前記第２導電部と電気的に接続された、請求項２記載の半導体装置。
  4. 前記第２半導体領域は、前記第２方向において複数設けられ、
    複数の前記第３半導体領域が、複数の前記第２半導体領域の上にそれぞれ設けられ、
    複数の前記第１導電部が、前記第１半導体領域中にそれぞれ複数の前記第１絶縁部を介して設けられ、
    複数の前記第１ゲート電極が、前記複数の第１導電部の上にそれぞれ複数の前記第１層間絶縁部を介して設けられ、前記第２方向において前記複数の第２半導体領域と複数の前記第１ゲート絶縁層を介してそれぞれ対面する、請求項３記載の半導体装置。
  5. 前記第１半導体領域は、
    前記複数の第１導電部が設けられた第１領域と、
    前記第１方向に垂直な第１面に沿って前記第１領域の周りに設けられた第２領域と、
    前記第２方向において前記第１領域と前記第２領域との間に設けられ、前記第２導電部が設けられた第３領域と、
    を含み、
    前記複数の第２半導体領域は、前記第１領域及び前記第３領域の上に設けられた、請求項４記載の半導体装置。
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