JP7118914B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、電力変換等に用いられる。半導体装置においては、破壊が発生し難いことが望ましい。
特許第５７９９０４６号公報
本発明が解決しようとする課題は、破壊の発生を抑制できる半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の複数の第２半導体領域と、第１導電形の複数の第３半導体領域と、第１導電部と、ゲート電極と、第２絶縁部と、第２電極と、を有する。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記複数の第２半導体領域は、前記第１半導体領域の上に設けられている。前記複数の第３半導体領域は、前記複数の第２半導体領域の上にそれぞれ選択的に設けられている。前記第１導電部は、前記第１半導体領域中に第１絶縁部を介して設けられている。前記ゲート電極は、前記第１導電部及び前記第１絶縁部の上に設けられ、前記第１導電部から離れている。前記ゲート電極は、第１電極部分及び第２電極部分を有する。前記第１電極部分は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記複数の第２半導体領域の１つ、及び前記複数の第３半導体領域の１つと、第１ゲート絶縁部を介して対向する。前記第２電極部分は、前記第２方向において前記第１電極部分と前記複数の第３半導体領域の別の１つとの間に位置し、前記第１半導体領域の別の一部、前記複数の第２半導体領域の別の１つ、及び前記複数の第３半導体領域の前記別の１つと第２ゲート絶縁部を介して対向する。前記第２絶縁部は、前記第２方向において前記第１電極部分と前記第２電極部分との間に設けられている。前記第２絶縁部は、第１絶縁部分と、第２絶縁部分と、を含む。前記第１絶縁部分は、前記第１方向に向かうに向かうほど前記第２方向における長さが短い。前記第２絶縁部分は、前記第１絶縁部分の上に位置し、前記第１方向に向けて前記第２方向における長さが長い又は一定の部分を含む。前記第１絶縁部分の前記第１方向における長さは、前記第２絶縁部分の前記第１方向における長さよりも長い。前記第２電極は、前記複数の第２半導体領域及び前記複数の第３半導体領域の上に設けられ、前記複数の第２半導体領域、前記複数の第３半導体領域、及び前記第１導電部と電気的に接続されている。
実施形態に係る半導体装置の一部を表す斜視断面図である。 図１の一部を表す断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 参考例に係る半導体装置の一部を表す断面図である。 参考例に係る製造方法を表す工程断面図である。 参考例に係る製造方法を表す工程断面図である。 参考例に係る製造方法を表す工程断面図である。 参考例に係る製造方法を表す工程断面図である。 参考例に係る製造方法を表す工程断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図１は、実施形態に係る半導体装置の一部を表す斜視断面図である。
図１に表した実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。実施形態に係る半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、導電部１０、ゲート電極２０、第１絶縁部３１、第２絶縁部３２、ゲート絶縁部３３、絶縁部３４、ドレイン電極４１（第１電極）、及びソース電極４２（第２電極）を有する。
実施形態の説明には、ＸＹＺ直交座標系を用いる。ここでは、ドレイン電極４１からｎ－形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、ドレイン電極４１からｎ－形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極４１とｎ－形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
ドレイン電極４１は、半導体装置１００の下面に設けられている。ｎ＋形ドレイン領域５は、ドレイン電極４１の上に設けられ、ドレイン電極４１と電気的に接続されている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５の上に設けられている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５を介してドレイン電極４１と電気的に接続されている。ｐ形ベース領域２は、ｎ－形ドリフト領域１の上に設けられている。ｎ＋形ソース領域３及びｐ＋形コンタクト領域４は、ｐ形ベース領域２の上に選択的に設けられている。
導電部１０は、フィールドプレート電極であり、ｎ－形ドリフト領域１中に第１絶縁部３１を介して設けられている。第１絶縁部３１は、フィールドプレート絶縁膜であり、導電部１０とその他の領域を絶縁している。ゲート電極２０は、導電部１０及び第１絶縁部３１の上に設けられている。ゲート電極２０近傍の具体的な構造については、後述する。
ソース電極４２は、ｎ＋形ソース領域３及びｐ＋形コンタクト領域４の上に設けられ、導電部１０、ｎ＋形ソース領域３、及びｐ＋形コンタクト領域４と電気的に接続されている。ゲート電極２０とソース電極４２との間には絶縁部３４が設けられている。この絶縁部３４は、層間絶縁膜であり、ゲート電極２０とソース電極４２は電気的に分離されている。
半導体装置１００に設けられている各領域、例えば、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、導電部１０、及びゲート電極２０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。ソース電極４２は、複数のｐ形ベース領域２、複数のｎ＋形ソース領域３、及び複数の導電部１０と電気的に接続されている。
図２は、図１の一部を拡大した断面図である。
図１及び図２に表したように、各ゲート電極２０は、Ｘ方向において互いに離れた第１電極部分２１及び第２電極部分２２を有する。第１電極部分２１と第２電極部分２２との間には、第２絶縁部３２が設けられている。
第１電極部分２１は、Ｘ方向において、第２電極部分２２と、複数のｎ＋形ソース領域３の１つと、の間に位置している。第２電極部分２２は、Ｘ方向において、第１電極部分２１と、複数のｎ＋形ソース領域３の別の１つと、の間に位置している。
第１電極部分２１は、Ｘ方向において、ｎ－形ドリフト領域１の一部、複数のｐ形ベース領域２の１つ、及び複数のｎ＋形ソース領域３の前記１つと、ゲート絶縁部３３（第１ゲート絶縁部）を介して対向している。第２電極部分２２は、Ｘ方向において、ｎ－形ドリフト領域１の別の一部、複数のｐ形ベース領域２の別の１つ、及び複数のｎ＋形ソース領域３の前記別の１つと、別のゲート絶縁部３３（第２ゲート絶縁部）を介して対向している。
図２に表したように、第２絶縁部３２は、第１絶縁部分３２ａ及び第２絶縁部分３２ｂを有する。第１絶縁部分３２ａ及び第２絶縁部分３２ｂは、Ｘ方向において、第１電極部分２１と第２電極部分２２との間に位置する。
第１絶縁部分３２ａのＸ方向における長さは、上方（Ｚ方向）へ向かうほど、短くなっている。これにより、例えば、第１絶縁部分３２ａとＸ方向において並ぶ第１電極部分２１下部のＸ方向における長さは、上方へ向かうほど、長くなっている。第１絶縁部分３２ａとＸ方向において並ぶ第２電極部分２２下部のＸ方向における長さは、上方へ向かうほど、長くなっている。
第２絶縁部分３２ｂのＸ方向における長さは、上方へ向かうほど、長くなっている。これにより、例えば、第２絶縁部分３２ｂとＸ方向において並ぶ第１電極部分２１上部のＸ方向における長さは、上方へ向かうほど、短くなっている。第２絶縁部分３２ｂとＸ方向において並ぶ第２電極部分２２上部のＸ方向における長さは、上方へ向かうほど、短くなっている。第２絶縁部３２のＸ方向における長さは、第１絶縁部分３２ａと第２絶縁部分３２ｂとの間において、極小点を有する。
図２の例では、第２絶縁部分３２ｂの全体に亘って、Ｘ方向における長さが上方へ向かうほど長くなっている。この例に限らず、第２絶縁部分３２ｂの一部のＸ方向における長さが上方へ向かうほど長く、第２絶縁部分３２ｂの別の一部のＸ方向における長さが上方へ向かうほど短くても良い。第２絶縁部分３２ｂの前記別の一部は、第２絶縁部分３２ｂの前記一部の上に設けられる。第２絶縁部分３２ｂの少なくとも一部のＸ方向における長さが、Ｚ方向に向けて一定であっても良い。第２絶縁部分３２ｂは、第１絶縁部分３２ａの上に位置し、上方へ向けてＸ方向における長さが長い又は一定の部分を含んでいれば良い。
半導体装置１００の動作について説明する。
ソース電極４２に対してドレイン電極４１に正電圧が印加された状態で、ゲート電極２０に閾値以上の電圧を印加する。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、このチャネルを通ってソース電極４２からドレイン電極４１へ流れる。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオフ状態に切り替わると、ソース電極４２に対してドレイン電極４１に印加される正電圧が増大する。正電圧の増大により、第１絶縁部３１とｎ－形ドリフト領域１との界面からｎ－形ドリフト領域１に向けて、空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ－形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコン（Ｓｉ）又は炭化シリコン（ＳｉＣ）を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素（Ａｓ）、リン（Ｐ）、またはアンチモン（Ｓｂ）を用いることができる。ｐ形不純物として、ボロン（Ｂ）を用いることができる。
導電部１０及びゲート電極２０は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。
第１絶縁部３１、第２絶縁部３２、ゲート絶縁部３３、及び絶縁部３４は、酸化シリコンなどの絶縁材料を含む。第１絶縁部３１及び第２絶縁部３２は、不純物（例えばボロン）を含んでいても良い。
ドレイン電極４１及びソース電極４２は、アルミニウムなどの金属を含む。
第１絶縁部３１は、例えば図１に表したように、第３絶縁部分３１ｃ及び第４絶縁部分３１ｄを有する。第３絶縁部分３１ｃは、導電部１０に接する。第４絶縁部分３１ｄは、ｎ－形ドリフト領域１と第３絶縁部分３１ｃとの間に位置する。例えば、第３絶縁部分３１ｃは、酸化シリコン及びボロンを含む。第４絶縁部分３１ｄは、酸化シリコンを含む。第４絶縁部分３１ｄは、ボロンをさらに含んでも良い。第３絶縁部分３１ｃにおけるボロン濃度は、第４絶縁部分３１ｄにおけるボロン濃度よりも高い。
図３～図６は、実施形態に係る半導体装置の製造工程を表す工程断面図である。
図３～図６を参照して、実施形態に係る半導体装置１００の製造方法の一例を説明する。
まず、半導体基板Ｓｕｂを用意する。半導体基板Ｓｕｂは、ｎ＋形半導体領域５ａと、ｎ＋形半導体領域５ａの上に設けられたｎ－形半導体領域１ａと、を有する。反応性イオンエッチング（ＲＩＥ）により、図３（ａ）に表したように、ｎ－形半導体領域１ａの上面にＹ方向沿って延伸する複数のトレンチＴを形成する。
Ｘ方向と交差するトレンチＴの側壁は、第１領域Ｒ１、第２領域Ｒ２、及び第３領域Ｒ３を含む。第１領域Ｒ１は、第２領域Ｒ２よりも上方に位置し、第２領域Ｒ２は、第３領域Ｒ３よりも上方に位置する。第１領域Ｒ１及び第３領域Ｒ３のＺ方向に対する傾きは、第２領域Ｒ２のＺ方向に対する傾きよりも小さい。
例えば、トレンチＴの上端のＺ方向における位置を０とし、トレンチＴの下端のＺ方向における位置を１としたとき、第１領域Ｒ１のＺ方向における位置は、０．２から０．３の間にある。第２領域Ｒ２のＺ方向における位置は、０．３から０．４の間にある。第３領域Ｒ３のＺ方向における位置は、０．４から０．５の間にある。
一例として、第１領域Ｒ１のＺ方向に対する傾き及び第３領域Ｒ３のＺ方向に対する傾きは、０度以上２度以下である。第２領域Ｒ２のＺ方向に対する傾きは、２度より大きく４度以下である。第１領域Ｒ１のＺ方向に対する傾きと、第２領域Ｒ２のＺ方向に対する傾きと、の差は、０．９度以上２．０度以下であることが望ましい。第３領域Ｒ３のＺ方向に対する傾きと、第２領域Ｒ２のＺ方向に対する傾きと、の差は、０．９度以上２．０度以下であることが望ましい。
トレンチＴは、以下の第１ステップ～第３ステップにより形成される。第１ステップでは、第１領域Ｒ１を含む側壁が形成される。第１ステップの後の第２ステップでは、第２領域Ｒ２を含む側壁が形成される。第２ステップの後の第３ステップでは、第３領域Ｒ３を含む側壁が形成される。第１ステップ及び第３ステップでは、異方性の高い条件でｎ－形半導体領域１ａの一部を除去する。第２ステップでは、第１ステップ及び第３ステップに比べて、異方性の低い条件でｎ－形半導体領域１ａの一部を除去する。
例えば、第１ステップ～第３ステップは、六フッ化硫黄（ＳＦ６）、塩素（Ｃｌ２）、及び酸素（Ｏ２）を含むガスを供給しながらＲＩＥを行う。第２ステップのＲＩＥにおいて供給される酸素ガスの流量は、第１ステップ及び第３ステップのＲＩＥにおいて供給される酸素ガスの流量よりも、大きく設定される。これにより、第１領域Ｒ１及び第３領域Ｒ３よりもＺ方向に対する傾きが大きい第２領域Ｒ２が形成される。
ｎ－形半導体領域１ａの上面及びトレンチＴの内面に沿って、第１絶縁層３１ａを形成する。第１絶縁層３１ａは、半導体基板Ｓｕｂを熱酸化することで形成される。又は、化学気相成長法（ＣＶＤ）により第１絶縁層３１ａを形成しても良い。図３（ｂ）に表したように、ＣＶＤにより、第１絶縁層３１ａの表面に沿って第２絶縁層３１ｂを形成する。第１絶縁層３１ａ及び第２絶縁層３１ｂは、酸化シリコンを含む。第２絶縁層３１ｂは、ボロンをさらに含む。第２絶縁層３１ｂの厚さは、第１絶縁層３１ａの厚さよりも薄い。
第２絶縁層３１ｂの上に、ＣＶＤにより、トレンチＴを埋め込む導電層を形成する。この導電層は、ポリシリコンを含む。導電層は、導電性不純物（例えばリン）を含んでも良い。導電層の一部を、ケミカルドライエッチング（ＣＤＥ）などで除去し、導電層の上面を後退させる。これにより、図４（ａ）に表したように、複数のトレンチＴ内にそれぞれ分断して設けられた複数の導電部１０が形成される。
ウェットエッチング又はＣＤＥにより、第１絶縁層３１ａの一部及び第２絶縁層３１ｂの一部を除去し、第１絶縁層３１ａの上面及び第２絶縁層３１ｂの上面を後退させる。これにより、図４（ｂ）に表したように、導電部１０の上部、ｎ－形半導体領域１ａの上面、及びトレンチＴの内壁の一部が露出する。このとき、第２絶縁層３１ｂの上端が導電部１０の上端よりも下方に位置し、第１絶縁層３１ａの上端が第２絶縁層３１ｂの上端よりも下方に位置するように、第１絶縁層３１ａの一部及び第２絶縁層３１ｂの一部を除去する。
酸化処理により、導電部１０の上部、ｎ－形半導体領域１ａの上面、及びトレンチＴの内壁の一部を酸化する。第２絶縁層３１ｂがボロンを含むことで、第２絶縁層３１ｂに酸素が吸着され易くなる。第２絶縁層３１ｂに吸着された酸素の一部は、導電部１０に供給され、導電部１０を酸化させる。これにより、導電部１０の酸化が促進される。また、導電部１０が導電性不純物を含むことで、導電部１０の酸化がさらに促進される。
図５（ａ）に表したように、導電部１０の酸化により絶縁部３２が形成され、ｎ－形半導体領域１ａの表面の酸化により第３絶縁層３３ａが形成される。絶縁部３２は、Ｘ方向における長さが上方へ向かうほど短い第１絶縁部分３２ａを含む。第１絶縁部分３２ａは、第２絶縁層３１ｂの一部と、酸化した導電部１０の一部と、を含む。この例では、絶縁部３２は、第１絶縁部分３２ａよりも上方に位置する第２絶縁部分３２ｂを含む。第２絶縁部分３２ｂは、Ｘ方向における長さが上方へ向かうほど長い。第２絶縁部分３２ｂは、酸化した導電部１０の別の一部を含む。
第１絶縁層３１ａ、第２絶縁層３１ｂ、絶縁部３２、及び第３絶縁層３３ａの上に、ＣＶＤにより、トレンチＴを埋め込む導電層を形成する。この導電層は、ポリシリコンを含む。導電層は、導電性不純物（例えばリン）を含んでも良い。導電層の一部を、ＣＤＥなどで除去し、導電層の上面を後退させる。これにより、図５（ｂ）に表したように、複数のトレンチＴ内に複数のゲート電極２０がそれぞれ形成される。それぞれのゲート電極２０は、絶縁部３２によりＸ方向において分断された第１電極部分２１及び第２電極部分２２を含む。
トレンチＴ同士の間のｎ－形半導体領域１ａの上部に、ｐ形不純物及びｎ形不純物を順次イオン注入し、ｐ形半導体領域２ａ及びｎ＋形半導体領域３ａを形成する。複数のゲート電極２０を覆う絶縁層３４ａを形成する。第３絶縁層３３ａの一部及び絶縁層３４ａの一部を除去する。これにより、開口ＯＰを形成する。例えば、開口ＯＰを形成するために、それぞれのｎ＋形半導体領域３ａの一部及びそれぞれのｐ形半導体領域２ａの一部が除去される。開口ＯＰは、それぞれ、ｎ＋形半導体領域３ａを通ってｐ形半導体領域２ａに達する。開口ＯＰを通してｐ形半導体領域２ａにｐ形不純物をイオン注入し、図６（ａ）に表したように、ｐ＋形半導体領域４ａを形成する。
絶縁層３４ａの上に、開口ＯＰを埋め込むソース電極４２を形成する。その後、ｎ＋形半導体領域５ａが所定の厚さになるまで半導体基板Ｓｕｂの下面を研削する。図６（ｂ）に表したように、研削した下面にドレイン電極４１を形成する。以上の工程により、図１及び図２に表した半導体装置１００が製造される。
図７は、参考例に係る半導体装置の一部を表す斜視断面図である。
図７を参照しながら、実施形態に係る半導体装置の効果を説明する。図７に表した参考例に係る半導体装置１００ｒでは、第２絶縁部３２のＸ方向における長さは、下方に向かうほど短い。半導体装置１００ｒでは、第２絶縁部３２は、第１絶縁部分３２ａを含んでいない。
参考例に係る半導体装置１００ｒでは、ゲート電極２０の一部が、導電部１０に近接して配置される。また、ゲート電極２０の前記一部は、導電部１０に向けて突出している。換言すると、ゲート電極２０の前記一部における曲率が大きい。このため、ソース電極４２と電気的に接続された導電部１０と、ゲート電極２０と、の間に電位差が生じたとき、ゲート電極２０の前記一部の近傍における電界強度が高くなり、導電部１０とゲート電極２０との間で絶縁破壊が生じる可能性がある。
実施形態に係る半導体装置１００では、第２絶縁部３２は、Ｘ方向における長さが下方に向かうほど長い第１絶縁部分３２ａを含む。さらに、第１絶縁部分３２ａのＺ方向における長さは、その上に設けられた第２絶縁部分３２ｂのＺ方向における長さよりも長い。この構成によれば、半導体装置１００ｒに比べて、ゲート電極２０と導電部１０との間の距離を長くできる。また、第１絶縁部分３２ａが設けられることで、導電部１０と対向するゲート電極２０の一部の曲率を小さくできる。これにより、導電部１０とゲート電極２０との間で絶縁破壊が生じる可能性を低減できる。
図８（ａ）、図８（ｂ）、図９（ａ）、及び図９（ｂ）は、第１の参考例に係る製造方法を表す工程断面図である。
図１０（ａ）及び図１０（ｂ）は、第２の参考例に係る製造方法を表す工程断面図である。
図１１（ａ）、図１１（ｂ）、図１２（ａ）、及び図１２（ｂ）は、第３の参考例に係る製造方法を表す工程断面図である。
図８～図１２を参照しながら、実施形態に係る製造方法の効果を説明する。
第１の参考例に係る製造方法では、図８（ａ）に表したように、第２絶縁層３１ｂが形成されていない。第２絶縁層３１ｂを形成しない場合、絶縁部３２下部の厚みは、実施形態に係る製造方法に比べて、第２絶縁層３１ｂの厚みの分だけ減少する。この結果、参考例に係る製造方法によれば、図８（ｂ）に表したように、絶縁部３２のＸ方向における長さが下方に向かうほど短くなる。すなわち、絶縁部３２は、第１絶縁部分３２ａを含まない形状となる。
絶縁部３２のＸ方向における長さが下方に向かうほど短いと、絶縁部３２の側壁と第１絶縁層３１ａの上面との間の角度が鋭角となる。このため、図９（ａ）に表したように、ゲート電極２０を形成するための導電層ＣＬを形成した際、導電層ＣＬ中にボイドＶが形成され易い。ボイドＶが形成された導電層ＣＬの上面を後退させると、図９（ｂ）に表したように、ボイドＶが形成された部分において、ゲート電極２０の上面に窪みが生じる。ゲート電極２０の上面に窪みが有ると、ｎ＋形半導体領域３ａを形成するために半導体基板Ｓｕｂにｎ形不純物をイオン注入したときに、窪みを通してｎ形不純物が深くまでイオン注入され、ｎ＋形半導体領域３ａの一部が深くなる。ｎ－形半導体領域１ａとｎ＋形半導体領域３ａの前記一部との間のＺ方向における距離は、他のｎ－形半導体領域１ａとｎ＋形半導体領域３ａとの間のＺ方向における距離よりも短い。このため、ゲート電極２０への印加電圧が低いときでも、ｐ形半導体領域２ａの反転層を通して電流が流れるようになる。半導体装置をオン状態に切り替えるための閾値電圧のばらつきが大きくなる。
実施形態に係る製造方法では、第２絶縁層３１ｂを形成する。そして、第１絶縁層３１ａの一部及び第２絶縁層３１ｂの一部を除去する際、第２絶縁層３１ｂの上端を導電部１０の上端よりも下方に位置させ、第１絶縁層３１ａの上端を第２絶縁層３１ｂの上端よりも下方に位置させる。これにより、導電部１０の一部を酸化させて絶縁部３２を形成したとき、絶縁部３２に第１絶縁部分３２ａを形成できる。すなわち、絶縁部３２の下部のＸ方向における長さを、より長くできる。これにより、ゲート電極２０を形成するための導電層を設けた際に、導電層中にボイドが形成されることを抑制できる。この結果、半導体装置をオン状態に切り替えるための閾値電圧のばらつきを小さくでき、信頼性の高い半導体装置を製造できる。
第１絶縁層３１ａの一部及び第２絶縁層３１ｂの一部を除去する際、第１絶縁層３１ａのエッチングレートと、第２絶縁層３１ｂのエッチングレートと、の差は大きい方が望ましい。この差を大きくすることで、第１絶縁層３１ａの一部及び第２絶縁層３１ｂの一部を除去した後、第２絶縁層３１ｂの上端と、第１絶縁層３１ａの上端と、のＺ方向における距離を長くできる。この距離が長くなると、第１絶縁部分３２ａのＺ方向における長さをより長くできる。これにより、ゲート電極２０中におけるボイドの発生をさらに抑制でき、より信頼性の高い半導体装置を製造できる。
例えば、第１絶縁層３１ａは、半導体基板Ｓｕｂの熱酸化によって形成されるよりも、ＣＶＤによって形成されることが望ましい。第１絶縁層３１ａをＣＶＤにより形成すると、半導体基板Ｓｕｂの熱酸化に比べて、第１絶縁層３１ａの構造をより粗くできる。このため、第１絶縁層３１ａのエッチングレートを大きくでき、第１絶縁層３１ａのエッチングレートと第２絶縁層３１ｂのエッチングレートとの差を大きくできる。
第２絶縁層３１ｂにおけるボロン濃度は、第１絶縁層３１ａにおけるボロン濃度よりも高いことが望ましい。この濃度関係によれば、第２絶縁層３１ｂのエッチングレートと、第１絶縁層３１ａのエッチングレートと、の差をさらに大きくできる。
第２絶縁層３１ｂの厚さは、第１絶縁層３１ａの厚さよりも薄いことが望ましい。図１０（ａ）及び図１０（ｂ）は、第２絶縁層３１ｂの厚さは、第１絶縁層３１ａの厚さよりも厚くしたときの製造工程を表している。第２絶縁層３１ｂが第１絶縁層３１ａよりも厚いと、絶縁部３２及び第３絶縁層３３ａを形成したとき、図１０（ｂ）に表したように、第２絶縁層３１ｂと第３絶縁層３３ａとの間のＸ方向における距離が短くなる。この状態でゲート電極２０を形成すると、第２絶縁層３１ｂと第３絶縁層３３ａとの間に設けられたゲート電極２０の一部の曲率が大きくなる。このため、ゲート電極２０の前記一部近傍における電界強度が高くなり、半導体装置が破壊される可能性がある。第２絶縁層３１ｂの厚さを第１絶縁層３１ａの厚さよりも薄くすることで、ボイドや曲率が大きい部分の発生を抑制し、より信頼性の高い半導体装置を製造できる。
図１１及び図１２は、第２領域Ｒ２のＺ方向に対する傾きが、第１領域Ｒ１のＺ方向に対する傾き及び第３領域Ｒ３のＺ方向に対する傾きと同じときの様子を表している。すなわち、図１１及び図１２に表した例では、トレンチＴの側壁ＳのＺ方向に対する傾きが一様に小さい。側壁Ｓの傾きが一様に小さいと、導電部１０を形成する際に、図１１（ａ）に表したように、ボイドＶが形成され易くなる。ボイドＶが形成されると、第１絶縁層３１ａの上面を後退させたとき、図１１（ｂ）に表したように、ボイドＶの少なくとも一部が露出する可能性がある。その後、絶縁部３２を形成するために、ボイドＶが形成された部分が酸化されると、図１２（ａ）に表したように、ボイドＶによって絶縁部３２の形状が変化する。この結果、ゲート電極２０を形成した際、図１２（ｂ）に表したように、導電部１０とゲート電極２０との間の距離が局所的に短くなり、半導体装置が破壊される可能性がある。
この課題について、図３（ａ）に表したように、トレンチＴを形成する際、側壁Ｓの第２領域Ｒ２のＺ方向に対する傾きは、第３領域Ｒ３のＺ方向に対する傾きよりも大きいことが望ましい。この構造によれば、トレンチＴの深い部分まで材料が堆積され易くなる。例えば、トレンチＴの内側に導電部１０を形成する際、導電部１０中にボイドが発生することを抑制できる。このため、より信頼性の高い半導体装置を製造できる。
また、トレンチＴの側壁の第１領域Ｒ１のＺ方向に対する傾きは、第２領域Ｒ２のＺ方向に対する傾きよりも小さいことが望ましい。この構造によれば、トレンチＴ上端のＸ方向における寸法を短くできる。トレンチＴ上端のＸ方向における寸法を短くすることで、半導体基板Ｓｕｂの単位面積あたりにより多くのトレンチＴを形成できる。この結果、製造される半導体装置のチャネル密度を大きくし、半導体装置のオン抵抗を低減できる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ－形ドリフト領域、 １ａ ｎ－形半導体領域、 ２ ｐ形ベース領域、 ２ａ ｐ形半導体領域、 ３ ｎ＋形ソース領域、 ３ａ ｎ＋形半導体領域、 ４ ｐ＋形コンタクト領域、 ４ａ ｐ＋形半導体領域、 ５ ｎ＋形ドレイン領域、 ５ａ ｎ＋形半導体領域、 １０ 導電部、 ２０ ゲート電極、 ２１ 第１電極部分、 ２２ 第２電極部分、 ３１ 第１絶縁部、 ３１ａ 第１絶縁層、 ３１ｂ 第２絶縁層、 ３１ｃ 第３絶縁部分、 ３１ｄ 第４絶縁部分、 ３２ 第２絶縁部、 ３２ａ 第１絶縁部分、 ３２ｂ 第２絶縁部分、 ３３ ゲート絶縁部、 ３３ａ 第３絶縁層、 ３４ 絶縁部、 ３４ａ 絶縁層、 ４１ ドレイン電極、 ４２ ソース電極、 １００、１００ｒ 半導体装置、 ＣＬ 導電層、 Ｓ 側壁、 Ｓｕｂ 半導体基板、 Ｔ トレンチ、 Ｖ ボイド

Claims (6)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の複数の第２半導体領域と、
    前記複数の第２半導体領域の上にそれぞれ選択的に設けられた第１導電形の複数の第３半導体領域と、
    前記第１半導体領域中に第１絶縁部を介して設けられた第１導電部と、
    前記第１導電部及び前記第１絶縁部の上に設けられ、前記第１導電部から離れたゲート電極であって、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記複数の第２半導体領域の１つ、及び前記複数の第３半導体領域の１つと、第１ゲート絶縁部を介して対向する第１電極部分と、
    前記第２方向において前記第１電極部分と前記複数の第３半導体領域の別の１つとの間に位置し、前記第１半導体領域の別の一部、前記複数の第２半導体領域の別の１つ、及び前記複数の第３半導体領域の前記別の１つと第２ゲート絶縁部を介して対向する第２電極部分と、
    を有する、前記ゲート電極と、
    前記第２方向において前記第１電極部分と前記第２電極部分との間に設けられた第２絶縁部であって、
    前記第１方向に向かうほど前記第２方向における長さが短い第１絶縁部分と、
    前記第１絶縁部分の上に位置し、前記第１方向に向けて前記第２方向における長さが長い又は一定である部分を含む第２絶縁部分と、
    を有し、前記第１絶縁部分の前記第１方向における長さは前記第２絶縁部分の前記第１方向における長さよりも長い、前記第２絶縁部と、
    前記複数の第２半導体領域及び前記複数の第３半導体領域の上に設けられ、前記複数の第２半導体領域、前記複数の第３半導体領域、及び前記第１導電部と電気的に接続された第２電極と、
    を備えた半導体装置。
  2. 前記第１絶縁部分の前記第１方向における長さは、前記第２絶縁部分の前記第１方向における長さよりも長い請求項１記載の半導体装置。
  3. 前記第１絶縁部は、
    前記第１導電部に接し、酸化シリコン及びボロンを含む第３絶縁部分と、
    前記第３絶縁部分と前記第１半導体領域との間に設けられ、酸化シリコンを含む第４絶縁部分と、
    を有し、
    前記第３絶縁部分におけるボロン濃度は、前記第４絶縁部分におけるボロン濃度よりも高い請求項１又は２に記載の半導体装置。
  4. 半導体基板の上面に沿う第３方向に延伸するトレンチが前記上面に形成され、前記上面及び前記トレンチの内壁に沿って酸化シリコンを含む第１絶縁層が形成され、前記第１絶縁層の表面に沿って酸化シリコン及びボロンを含む第２絶縁層が形成され、前記トレンチの内側において前記第２絶縁層の上に導電層が形成された前記半導体基板に対して、前記第２絶縁層の上端が前記導電層の上端よりも下方に位置し、前記第１絶縁層の上端が前記第２絶縁層の前記上端よりも下方に位置し、且つ前記トレンチの前記内壁の一部を露出させるように、前記第１絶縁層の一部及び前記第２絶縁層の一部を除去し、
    前記第１絶縁層の前記上端よりも上方に位置する前記導電層の一部を酸化することで、前記上面に沿い且つ前記第３方向に垂直な第２方向における長さが、前記第２方向及び前記第３方向に垂直な第１方向へ向かうほど短い第１絶縁部分を含む絶縁部を形成し、
    露出した前記トレンチの前記内壁を酸化することで第３絶縁層を形成し、
    前記絶縁部と前記第３絶縁層との間にゲート電極を形成する、半導体装置の製造方法。
  5. 前記第２絶縁層におけるボロン濃度は、前記第１絶縁層におけるボロン濃度よりも高い請求項４記載の半導体装置の製造方法。
  6. 前記第１絶縁層は、酸化シリコンの化学気相堆積により形成される請求項４又は５に記載の半導体装置の製造方法。
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