CN111697074B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。半导体装置具有第一电极、第一导电形的第一半导体区域、第二导电形的多个第二半导体区域、第一导电形的多个第三半导体区域、第一导电部、栅极电极、第二绝缘部和第二电极。第一导电部隔着第一绝缘部而设置在第一半导体区域中。栅极电极具有第一电极部分及第二电极部分。第二绝缘部在第一方向上设置在第一电极部分和第二电极部分之间。第二绝缘部包含第一绝缘部分和第二绝缘部分。第一绝缘部分越向第二方向则第一方向上的长度越短。第二绝缘部分位于第一绝缘部分之上，包含朝向第二方向而第一方向上的长度变长或一定的部分。第一绝缘部分的第二方向上的长度与第二绝缘部分的第二方向上的长度相比更长。

Description

半导体装置及其制造方法
相关申请的引用：
本申请享受以日本专利申请2019-48842号(申请日：2019年3月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式一般而言涉及半导体装置及其制造方法。
背景技术
MOSFET(金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor FieldEffect Transistor))等半导体装置用于电力变换等。在半导体装置中，希望难以产生破损。
发明内容
本发明的实施方式提供能够抑制破损的产生的半导体装置及其制造方法。
根据一实施方式，半导体装置具有第一电极、第一导电形的第一半导体区域、第二导电形的多个第二半导体区域、第一导电形的多个第三半导体区域、第一导电部、栅极电极、第二绝缘部和第二电极。所述第一半导体区域设置在所述第一电极之上，与所述第一电极电连接。所述多个第二半导体区域设置在所述第一半导体区域之上。所述多个第三半导体区域分别选择性地设置在所述多个第二半导体区域之上。所述第一导电部隔着第一绝缘部而设置在所述第一半导体区域中。所述栅极电极设置在所述第一导电部及所述第一绝缘部之上，与所述第一导电部分离。所述栅极电极具有第一电极部分及第二电极部分。所述第一电极部分在第一方向上，隔着第一栅极绝缘部而与所述第一半导体区域的一部分、所述多个第二半导体区域中的一个第二半导体区域以及所述多个第三半导体区域中的一个第三半导体区域相对置，所述第一方向与从所述第一电极朝向所述第一半导体区域的第二方向垂直。所述第二电极部分在所述第一方向上位于所述第一电极部分和所述多个第三半导体区域中的另一个第三半导体区域之间，隔着第二栅极绝缘部而与所述第一半导体区域的另一部分、所述多个第二半导体区域中的另一个第二半导体区域以及所述多个第三半导体区域中的所述另一个第三半导体区域相对置。所述第二绝缘部在所述第一方向上设置在所述第一电极部分和所述第二电极部分之间。所述第二绝缘部包含第一绝缘部分和第二绝缘部分。所述第一绝缘部分为，越向所述第二方向则所述第一方向上的长度越短。所述第二绝缘部分位于所述第一绝缘部分之上，包含朝向所述第二方向而所述第一方向上的长度变长或一定的部分。所述第一绝缘部分的所述第二方向上的长度与所述第二绝缘部分的所述第二方向上的长度相比更长。所述第二电极设置在所述多个第二半导体区域及所述多个第三半导体区域之上，与所述多个第二半导体区域、所述多个第三半导体区域以及所述第一导电部电连接。
附图说明
图1是表示实施方式所涉及的半导体装置的一部分的立体截面图。
图2是表示图1的一部分的截面图。
图3A～图6B是表示实施方式所涉及的半导体装置的制造工序的工序截面图。
图7是表示参考例所涉及的半导体装置的一部分的截面图。
图8A～图12B是表示参考例所涉及的制造方法的工序截面图。
具体实施方式
在以下，关于本发明的各实施方式，参照附图进行说明。
附图是示意性的或概念性的，各部分的厚度和宽度的关系、部分间的大小的比率等不限于必须与现实相同。即使在表示相同的部分的情况下，也有根据附图而相互的尺寸、比率不同地表示的情况。
在本申请说明书和各图中，对与已经说明的要素同样的要素赋予同一标号而省略详细的说明。
在以下的说明及附图中，n+、n－及p+、p的记载表示杂质浓度的相对高低。即，被赋予“+”的记载表示与“+”及“－”都没有被赋予的记载相比杂质浓度相对高，被赋予“－”的记载表示与都没有被赋予的记载相比杂质浓度相对低。这些记载在各自的区域中包含有p形杂质和n形杂质这双方的情况下，表示这些杂质相互补偿后的净杂质浓度的相对高低。
关于在以下说明的各实施方式，也可以使各半导体区域的p形和n形反转来实施各实施方式。－
图1是表示实施方式所涉及的半导体装置的一部分的立体截面图。
图1所示的实施方式所涉及的半导体装置100是MOSFET。实施方式所涉及的半导体装置100具有n－形(第一导电形)漂移区域1(第一半导体区域)、p形(第二导电形)基底区域2(第二半导体区域)、n+形源极区域3(第三半导体区域)、p+形接触区域4、n+形漏极区域5、导电部10、栅极电极20、第一绝缘部31、第二绝缘部32、栅极绝缘部33、绝缘部34、漏极电极41(第一电极)以及源极电极42(第二电极)。
在实施方式的说明中，使用XYZ正交坐标系。在此，将从漏极电极41朝向n－形漂移区域1的方向设为Z方向(第二方向)。将与Z方向垂直且相互正交的2个方向设为X方向(第一方向)及Y方向(第三方向)。此外，为了说明，将从漏极电极41朝向n－形漂移区域1的方向称为“上”，将其相反方向称为“下”。这些方向基于漏极电极41和n－形漂移区域1的相对位置关系，与重力的方向无关。
漏极电极41设置在半导体装置100的下表面。n+形漏极区域5设置在漏极电极41之上，与漏极电极41电连接。n－形漂移区域1设置在n+形漏极区域5之上。n－形漂移区域1隔着n+形漏极区域5而与漏极电极41电连接。p形基底区域2设置在n－形漂移区域1之上。n+形源极区域3及p+形接触区域4选择性地设置在p形基底区域2之上。
导电部10是场板电极，隔着第一绝缘部31而设置在n－形漂移区域1中。第一绝缘部31是场板绝缘膜，将导电部10与其他区域绝缘。栅极电极20设置在导电部10及第一绝缘部31之上。关于栅极电极20附近的具体构造，在后面叙述。
源极电极42设置在n+形源极区域3及p+形接触区域4之上，与导电部10、n+形源极区域3以及p+形接触区域4电连接。在栅极电极20和源极电极42之间设置有绝缘部34。该绝缘部34是层间绝缘膜，栅极电极20和源极电极42被电性分离。
设置于半导体装置100的各区域，例如、p形基底区域2、n+形源极区域3、p+形接触区域4、导电部10以及栅极电极20在X方向上设置有多个，分别在Y方向上延长。源极电极42与多个p形基底区域2、多个n+形源极区域3以及多个导电部10电连接。
图2是扩大了图1的一部分的截面图。
如图1及图2所示，各栅极电极20具有在X方向上相互分离的第一电极部分21及第二电极部分22。在第一电极部分21和第二电极部分22之间，设置有第二绝缘部32。
第一电极部分21在X方向上，位于第二电极部分22和多个n+形源极区域3中的一个n+形源极区域3之间。第二电极部分22在X方向上，位于第一电极部分21和多个n+形源极区域3的另一个n+形源极区域3之间。
第一电极部分21在X方向上，隔着栅极绝缘部33(第一栅极绝缘部)而与n－形漂移区域1的一部分、多个p形基底区域2中的一个p形基底区域2以及多个n+形源极区域3中的所述一个n+形源极区域3相对置。第二电极部分22在X方向上，隔着另外的栅极绝缘部33(第二栅极绝缘部)而与n－形漂移区域1的另一部分、多个p形基底区域2中的另一个p形基底区域2以及多个n+形源极区域3中的所述另一个n+形源极区域3相对置。
如图2所示，第二绝缘部32具有第一绝缘部分32a及第二绝缘部分32b。第一绝缘部分32a及第二绝缘部分32b在X方向上，位于第一电极部分21和第二电极部分22之间。
第一绝缘部分32a的X方向上的长度越向上方(Z方向)则变得越短。由此，例如，与第一绝缘部分32a在X方向上并排的第一电极部分21下部的X方向上的长度越向上方，则变得越长。与第一绝缘部分32a在X方向上并排的第二电极部分22下部的X方向上的长度越向上方，则变得越长。
第二绝缘部分32b的X方向上的长度越向上方则变得越长。由此，例如，与第二绝缘部分32b在X方向上并排的第一电极部分21上部的X方向上的长度越向上方，则变得越短。与第二绝缘部分32b在X方向上并排的第二电极部分22上部的X方向上的长度越向上方，则变得越短。第二绝缘部32的X方向上的长度在第一绝缘部分32a和第二绝缘部分32b之间，具有极小点。
在图2的例中，遍及第二绝缘部分32b的整体，X方向上的长度越向上方则变得越长。但并不限于该例，也可以是第二绝缘部分32b的一部分的X方向上的长度越向上方则越长，第二绝缘部分32b的另一部分的X方向上的长度越向上方则越短。第二绝缘部分32b的所述另一部分设置在第二绝缘部分32b的所述一部分之上。也可以是，第二绝缘部分32b的至少一部分的X方向上的长度朝向Z方向而为一定。第二绝缘部分32b位于第一绝缘部分32a之上，包含朝向上方而X方向上的长度变长或一定的部分即可。
关于半导体装置100的动作进行说明。
在相对于源极电极42而对漏极电极41施加了正电压的状态下，向栅极电极20施加阈值以上的电压。由此，在p形基底区域2中形成沟道(反转层)，半导体装置100成为导通状态。电子通过该沟道从源极电极42流向漏极电极41。然后，若施加给栅极电极20的电压变得比阈值低，则p形基底区域2中的沟道消灭，半导体装置100成为断开状态。
若半导体装置100切换为断开状态，则相对于源极电极42而被施加给漏极电极41的正电压增大。由于正电压的增大，耗尽层从第一绝缘部31和n－形漂移区域1的界面朝向n－形漂移区域1扩展。由于该耗尽层的扩展，能够提升半导体装置100的耐压。或者，能够在原样维持半导体装置100的耐压下，提升n－形漂移区域1中的n形杂质浓度，降低半导体装置100的导通电阻。
说明半导体装置100的各结构要素的材料的一例。
n－形漂移区域1、p形基底区域2、n+形源极区域3、p+形接触区域4以及n+形漏极区域5作为半导体材料而包含硅(Si)或碳化硅(SiC)。在使用硅作为半导体材料的情况下，作为n形杂质，能够使用砒(As)、磷(P)、或锑(Sb)。作为p形杂质，能够使用硼(B)。
导电部10及栅极电极20包含多晶硅等导电材料。在导电材料中，也可以添加有杂质。
第一绝缘部31、第二绝缘部32、栅极绝缘部33以及绝缘部34包含氧化硅等绝缘材料。第一绝缘部31及第二绝缘部32也可以包含杂质(例如硼)。
漏极电极41及源极电极42包含铝等金属。
第一绝缘部31例如图1所示，具有第三绝缘部分31c及第四绝缘部分31d。第三绝缘部分31c与导电部10相接。第四绝缘部分31d位于n－形漂移区域1和第三绝缘部分31c之间。例如，第三绝缘部分31c包含氧化硅及硼。第四绝缘部分31d包含氧化硅。第四绝缘部分31d也可以还包含硼。第三绝缘部分31c中的硼浓度比第四绝缘部分31d中的硼浓度高。
图3～图6是表示实施方式所涉及的半导体装置的制造工序的工序截面图。
参照图3～图6，说明实施方式所涉及的半导体装置100的制造方法的一例。
首先，准备半导体基板Sub。半导体基板Sub具有n+形半导体区域5a和设置在n+形半导体区域5a之上的n－形半导体区域1a。通过反应性离子蚀刻(RIE)，如图3A所示，在n－形半导体区域1a的上表面上形成沿着Y方向延伸的多个沟槽T。
与X方向交叉的沟槽T的侧壁包含第一区域R1、第二区域R2以及第三区域R3。第一区域R1与第二区域R2相比位于上方，第二区域R2与第三区域R3相比位于上方。第一区域R1及第三区域R3相对于Z方向的斜率比第二区域R2相对于Z方向的斜率小。
例如，在将沟槽T的上端的Z方向上的位置设为0，将沟槽T的下端的Z方向上的位置设为1时，第一区域R1的Z方向上的位置处于0.2至0.3之间。第二区域R2的Z方向上的位置处于0.3至0.4之间。第三区域R3的Z方向上的位置处于0.4至0.5之间。
作为一例，第一区域R1相对于Z方向的斜率及第三区域R3相对于Z方向的斜率为0度以上2度以下。第二区域R2相对于Z方向的斜率比2度大且为4度以下。优选的是，第一区域R1相对于Z方向的斜率和第二区域R2相对于Z方向的斜率之差为0.9度以上且2.0度以下。优选的是，第三区域R3相对于Z方向的斜率和第二区域R2相对于Z方向的斜率之差为0.9度以上且2.0度以下。
沟槽T通过以下的第一步骤～第三步骤而被形成。在第一步骤中，形成包含第一区域R1的侧壁。在第一步骤之后的第二步骤中，形成包含第二区域R2的侧壁。在第二步骤之后的第三步骤中，形成包含第三区域R3的侧壁。在第一步骤及第三步骤中，在各向异性较高的条件下去除n－形半导体区域1a的一部分。在第二步骤中，在与第一步骤及第三步骤相比各向异性较低的条件下去除n－形半导体区域1a的一部分。
例如，第一步骤～第三步骤中，一边供应包含六氟化硫黄(SF6)、氯(Cl2)以及氧(O2)的气体一边进行RIE。在第二步骤的RIE中供应的氧气体的流量与在第一步骤及第三步骤的RIE中供应的氧气体的流量相比，被设定得更大。由此，形成与第一区域R1及第三区域R3相比相对于Z方向的斜率更大的第二区域R2。
沿着n－形半导体区域1a的上表面及沟槽T的内面，形成第一绝缘层31a。第一绝缘层31a是通过对半导体基板Sub进行热氧化而形成的。或者，也可以通过化学气相成长法(CVD)形成第一绝缘层31a。如图3B所示，通过CVD，沿着第一绝缘层31a的表面而形成第二绝缘层31b。第一绝缘层31a及第二绝缘层31b包含氧化硅。第二绝缘层31b还包含硼。第二绝缘层31b的厚度比第一绝缘层31a的厚度薄。
在第二绝缘层31b之上，通过CVD，形成嵌入沟槽T的导电层。该导电层包含多晶硅。导电层也可以包含导电性杂质(例如磷)。将导电层的一部分通过化学干蚀刻(CDE)等进行去除，使导电层的上表面后退。由此，如图4A所示，形成在多个沟槽T内分别断开而设置的多个导电部10。
通过湿蚀刻或CDE，去除第一绝缘层31a的一部分及第二绝缘层31b的一部分，使第一绝缘层31a的上表面及第二绝缘层31b的上表面后退。由此，如图4B所示，导电部10的上部、n－形半导体区域1a的上表面以及沟槽T的内壁的一部分露出。此时，去除第一绝缘层31a的一部分及第二绝缘层31b的一部分，以使第二绝缘层31b的上端与导电部10的上端相比位于下方，使第一绝缘层31a的上端与第二绝缘层31b的上端相比位于下方。
通过氧化处理，对导电部10的上部、n－形半导体区域1a的上表面以及沟槽T的内壁的一部分进行氧化。第二绝缘层31b包含硼，从而氧易于吸附于第二绝缘层31b。吸附于第二绝缘层31b的氧的一部分被供应给导电部10，使导电部10氧化。由此，促进了导电部10的氧化。此外，导电部10包含导电性杂质，从而进一步促进了导电部10的氧化。
如图5A所示，通过导电部10的氧化而形成绝缘部32，通过n－形半导体区域1a的表面的氧化而形成第三绝缘层33a。绝缘部32包含X方向上的长度越向上方则越短的第一绝缘部分32a。第一绝缘部分32a包含第二绝缘层31b的一部分和氧化后的导电部10的一部分。在该例中，绝缘部32包含位于第一绝缘部分32a的上方的第二绝缘部分32b。第二绝缘部分32b的X方向上的长度越向上方则越长。第二绝缘部分32b包含氧化后的导电部10的另一部分。
在第一绝缘层31a、第二绝缘层31b、绝缘部32以及第三绝缘层33a之上，通过CVD，形成嵌入沟槽T的导电层。该导电层包含多晶硅。导电层也可以包含导电性杂质(例如磷)。将导电层的一部分通过CDE等进行去除，使导电层的上表面后退。由此，如图5B所示，在多个沟槽T内分别形成多个栅极电极20。各自的栅极电极20包含由绝缘部32在X方向上断开的第一电极部分21及第二电极部分22。
在沟槽T彼此之间的n－形半导体区域1a的上部，依次离子注入p形杂质及n形杂质，形成p形半导体区域2a及n+形半导体区域3a。形成覆盖多个栅极电极20的绝缘层34a。去除第三绝缘层33a的一部分及绝缘层34a的一部分。由此，形成开口OP。例如，为了形成开口OP，各个n+形半导体区域3a的一部分及各个p形半导体区域2a的一部分被去除。开口OP分别通过n+形半导体区域3a而到达p形半导体区域2a。通过开口OP而向p形半导体区域2a离子注入p形杂质，如图6A所示，形成p+形半导体区域4a。
在绝缘层34a之上，形成嵌入开口OP的源极电极42。然后，对半导体基板Sub的下表面进行研磨，直至n+形半导体区域5a成为规定的厚度为止。如图6B所示，在研磨后的下表面形成漏极电极41。通过以上的工序，制造图1及图2所示的半导体装置100。
图7是表示参考例所涉及的半导体装置的一部分的立体截面图。
参照图7，说明实施方式所涉及的半导体装置的效果。在图7所示的参考例所涉及的半导体装置100r中，第二绝缘部32的X方向上的长度越向下方则越短。在半导体装置100r中，第二绝缘部32不包含第一绝缘部分32a。
在参考例所涉及的半导体装置100r中，栅极电极20的一部分与导电部10邻近配置。此外，栅极电极20的所述一部分朝向导电部10突出。换言之，栅极电极20的所述一部分中的曲率较大。因此，在与源极电极42电连接的导电部10和栅极电极20之间产生了电位差时，栅极电极20的所述一部分附近的电场强度变高，有可能在导电部10和栅极电极20之间产生绝缘破损。
在实施方式所涉及的半导体装置100中，第二绝缘部32包含X方向上的长度越向下方则越长的第一绝缘部分32a。进而，第一绝缘部分32a的Z方向上的长度与在其之上设置的第二绝缘部分32b的Z方向上的长度相比更长。根据该结构，与半导体装置100r相比，能够加长栅极电极20和导电部10之间的距离。此外，通过设置第一绝缘部分32a，从而能够缩小与导电部10对置的栅极电极20的一部分的曲率。由此，能够降低在导电部10和栅极电极20之间产生绝缘破损的可能性。
图8A、图8B、图9A以及图9B是表示第一参考例所涉及的制造方法的工序截面图。
图10A及图10B是表示第二参考例所涉及的制造方法的工序截面图。
图11A、图11B、图12A以及图12B是表示第三参考例所涉及的制造方法的工序截面图。
参照图8～图12，说明实施方式所涉及的制造方法的效果。
在第一参考例所涉及的制造方法中，如图8A所示，没有形成第二绝缘层31b。在没有形成第二绝缘层31b的情况下，绝缘部32下部的厚度与实施方式所涉及的制造方法相比，减少第二绝缘层31b的厚度的相应量。其结果，根据参考例所涉及的制造方法，如图8B所示，绝缘部32的X方向上的长度越向下方则变得越短。即，绝缘部32成为不包含第一绝缘部分32a的形状。
若绝缘部32的X方向上的长度越向下方越短，则绝缘部32的侧壁和第一绝缘层31a的上表面之间的角度成为锐角。因此，如图9A所示，在形成了用于形成栅极电极20的导电层CL时，在导电层CL中易于形成空洞(void)V。若使形成有空洞V的导电层CL的上表面后退，则如图9B所示，在形成有空洞V的部分中，在栅极电极20的上表面产生凹坑。若在栅极电极20的上表面有凹坑，则在为了形成n+形半导体区域3a而向半导体基板Sub离子注入n形杂质时，n形杂质通过凹坑而被离子注入到更深处，n+形半导体区域3a的一部分变深。n－形半导体区域1a和n+形半导体区域3a的所述一部分之间的Z方向上的距离与其他n－形半导体区域1a和n+形半导体区域3a之间的Z方向上的距离相比更短。因此，即使在向栅极电极20施加的电压较低时，电流也会通过p形半导体区域2a的反转层而流过。用于将半导体装置切换为导通状态的阈值电压的偏差变大。
在实施方式所涉及的制造方法中，形成第二绝缘层31b。并且，在去除第一绝缘层31a的一部分及第二绝缘层31b的一部分时，使第二绝缘层31b的上端与导电部10的上端相比位于下方，使第一绝缘层31a的上端与第二绝缘层31b的上端相比位于下方。由此，在使导电部10的一部分氧化而形成了绝缘部32时，能够在绝缘部32中形成第一绝缘部分32a。即，能够进一步加长绝缘部32的下部的X方向上的长度。由此，在设置了用于形成栅极电极20的导电层时，能够抑制在导电层中形成空洞。其结果，能够缩小用于将半导体装置切换为导通状态的阈值电压的偏差，能够制造可靠性高的半导体装置。
在去除第一绝缘层31a的一部分及第二绝缘层31b的一部分时，希望第一绝缘层31a的蚀刻速率和第二绝缘层31b的蚀刻速率之差较大。通过加大该差，从而在去除了第一绝缘层31a的一部分及第二绝缘层31b的一部分之后，能够加长第二绝缘层31b的上端和第一绝缘层31a的上端的Z方向上的距离。若该距离变长，则能够进一步加长第一绝缘部分32a的Z方向上的长度。由此，能够进一步抑制在栅极电极20中的空洞的产生，能够制造可靠性更高的半导体装置。
例如，就第一绝缘层31a而言，与通过半导体基板Sub的热氧化来形成第一绝缘层31a相比，优选通过CVD来形成第一绝缘层31a。若通过CVD来形成第一绝缘层31a，则与半导体基板Sub的热氧化相比，能够使第一绝缘层31a的构造更加粗糙。因此，能够加大第一绝缘层31a的蚀刻速率，能够加大第一绝缘层31a的蚀刻速率和第二绝缘层31b的蚀刻速率之差。
优选第二绝缘层31b中的硼浓度比第一绝缘层31a中的硼浓度高。根据该浓度关系，能够进一步加大第二绝缘层31b的蚀刻速率和第一绝缘层31a的蚀刻速率之差。
优选第二绝缘层31b的厚度比第一绝缘层31a的厚度薄。图10A及图10B表示第二绝缘层31b的厚度比第一绝缘层31a的厚度厚时的制造工序。若第二绝缘层31b比第一绝缘层31a厚，则在形成了绝缘部32及第三绝缘层33a时，如图10B所示，第二绝缘层31b和第三绝缘层33a之间的X方向上的距离变短。若在该状态下形成栅极电极20，则在第二绝缘层31b和第三绝缘层33a之间设置的栅极电极20的一部分的曲率变大。因此，栅极电极20的所述一部分附近的电场强度变高，有可能半导体装置破损。通过使第二绝缘层31b的厚度与第一绝缘层31a的厚度相比更薄，从而抑制空洞、曲率较大的部分的产生，能够制造可靠性更高的半导体装置。
图11及图12表示第二区域R2相对于Z方向的斜率与第一区域R1相对于Z方向的斜率及第三区域R3相对于Z方向的斜率相同时的情形。即，在图11及图12所示的例中，沟槽T的侧壁S相对于Z方向的斜率一样小。若侧壁S的斜率一样小，则在形成导电部10时，如图11A所示，易于形成空洞V。若形成空洞V，则在使第一绝缘层31a的上表面后退时，如图11B所示，有可能空洞V的至少一部分露出。然后，若为了形成绝缘部32而将形成有空洞V的部分氧化，则如图12A所示，由于空洞V而绝缘部32的形状变化。其结果，在形成了栅极电极20时，如图12B所示，导电部10和栅极电极20之间的距离局部地变短，有可能半导体装置破损。
关于该课题，优选如图3A所示，在形成沟槽T时，侧壁S的第二区域R2相对于Z方向的斜率比第三区域R3相对于Z方向的斜率大。根据该构造，材料易于被堆积到沟槽T的较深的部分。例如，在沟槽T的内侧形成导电部10时，能够抑制在导电部10中产生空洞。因此，能够制造可靠性更高的半导体装置。
此外，优选沟槽T的侧壁的第一区域R1相对于Z方向的斜率比第二区域R2相对于Z方向的斜率小。根据该构造，能够缩短沟槽T上端的X方向上的尺寸。通过缩短沟槽T上端的X方向上的尺寸，从而能够在半导体基板Sub的每单位面积上形成更多的沟槽T。其结果，能够加大所制造的半导体装置的沟道密度，降低半导体装置的导通电阻。
关于在以上说明的各实施方式中的、各半导体区域之间的杂质浓度的相对高低，例如，能够使用SCM(扫描型静电电容显微镜)来确认。另外，各半导体区域中的载流子浓度能够视为与在各半导体区域中激活的杂质浓度相等。从而，关于各半导体区域之间的载流子浓度的相对高低，也能够使用SCM来确认。此外，关于各半导体区域中的杂质浓度，例如，能够通过SIMS(二次离子质量分析法)来测定。
以上，例示了本发明的几个实施方式，但这些实施方式作为例子而提示，没有意图限定发明的范围。这些新的实施方式能够以其他各种方式来实施，能够在不脱离发明的主旨的范围内，进行各种省略、置换、变更等。这些实施方式及其变形例被包含于发明的范围、主旨中，并且被包含于权利要求书中记载的发明及其均等的范围。此外，前述的各实施方式能够相互组合而实施。

Claims (5)

1.一种半导体装置，其中，具备：
第一电极；
第一导电形的第一半导体区域，设置在所述第一电极之上，与所述第一电极电连接；
第二导电形的多个第二半导体区域，设置在所述第一半导体区域之上；
第一导电形的多个第三半导体区域，分别选择性地设置在所述多个第二半导体区域之上；
第一导电部，隔着第一绝缘部而设置在所述第一半导体区域中；
栅极电极，设置在所述第一导电部及所述第一绝缘部之上，与所述第一导电部分离，具有第一电极部分和第二电极部分，
所述第一电极部分在第一方向上，隔着第一栅极绝缘部而与所述第一半导体区域的一部分、所述多个第二半导体区域中的一个第二半导体区域以及所述多个第三半导体区域中的一个第三半导体区域相对置，所述第一方向与从所述第一电极朝向所述第一半导体区域的第二方向垂直，
所述第二电极部分在所述第一方向上位于所述第一电极部分和所述多个第三半导体区域中的另一个第三半导体区域之间，隔着第二栅极绝缘部而与所述第一半导体区域的另一部分、所述多个第二半导体区域中的另一个第二半导体区域以及所述多个第三半导体区域中的所述另一个第三半导体区域相对置；
第二绝缘部，在所述第一方向上设置在所述第一电极部分和所述第二电极部分之间，具有第一绝缘部分和第二绝缘部分，
所述第一绝缘部分为，越向所述第二方向则所述第一方向上的长度越短，
所述第二绝缘部分位于所述第一绝缘部分之上，包含朝向所述第二方向而所述第一方向上的长度变长或一定的部分，
所述第一绝缘部分的所述第二方向上的长度与所述第二绝缘部分的所述第二方向上的长度相比更长；以及
第二电极，设置在所述多个第二半导体区域及所述多个第三半导体区域之上，与所述多个第二半导体区域、所述多个第三半导体区域以及所述第一导电部电连接。
2.如权利要求1所述的半导体装置，其中，
所述第一绝缘部具有：
第三绝缘部分，与所述第一导电部相接，包含氧化硅及硼；以及
第四绝缘部分，设置在所述第三绝缘部分和所述第一半导体区域之间，包含氧化硅，
所述第三绝缘部分中的硼浓度比所述第四绝缘部分中的硼浓度高。
3.一种半导体装置的制造方法，其中，
在沿着半导体基板的上表面的第三方向上延伸的沟槽形成于所述上表面，沿着所述上表面及所述沟槽的内壁而形成包含氧化硅的第一绝缘层，沿着所述第一绝缘层的表面而形成包含氧化硅及硼的第二绝缘层，对于在所述沟槽的内侧在所述第二绝缘层之上形成有导电层的所述半导体基板，去除所述第一绝缘层的一部分及所述第二绝缘层的一部分，以使所述第二绝缘层的上端与所述导电层的上端相比位于下方，使所述第一绝缘层的上端与所述第二绝缘层的所述上端相比位于下方，且使所述沟槽的所述内壁的一部分露出，
对与所述第一绝缘层的所述上端相比位于上方的所述导电层的一部分进行氧化，从而形成包含第一绝缘部分和第二绝缘部分的绝缘部，所述第一绝缘部分的沿着所述上表面且与所述第三方向垂直的第一方向上的长度越向与所述第一方向及所述第三方向垂直的第二方向则越短，所述第二绝缘部分位于所述第一绝缘部分之上，包含朝向所述第二方向而所述第一方向上的长度变长或一定的部分，
对所露出的所述沟槽的所述内壁进行氧化从而形成第三绝缘层，
在所述绝缘部和所述第三绝缘层之间形成栅极电极。
4.如权利要求3所述的半导体装置的制造方法，其中，
所述第二绝缘层中的硼浓度比所述第一绝缘层中的硼浓度高。
5.如权利要求3或4所述的半导体装置的制造方法，其中，
通过氧化硅的化学气相堆积来形成所述第一绝缘层。
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