JP5661583B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
上下電極構造のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、例えば、家庭用電気機器、自動車のモータの電力変換等に使われる半導体装置である。この種の半導体装置は、電力用に使用されるので、高耐圧である必要がある。また、この種の素子は、低消費電力化のためには、オン動作時の抵抗（以下、オン抵抗）を下げる必要がある。
オン抵抗を下げる手段として、フィールドプレート構造がある。フィールドプレート構造においては、トレンチ内にゲート絶縁膜を介してゲート電極が設けられるとともに、ゲート電極の下に、フィールドプレート酸化膜を介してフィールドプレート電極が設けられている。フィールドプレート電極を設けることにより、ＭＯＳＦＥＴのドリフト層の比抵抗を低減させることができるため、ＭＯＳＦＥＴのオン抵抗が小さくなる利点がある。また、この種のＭＯＳＦＥＴでは、フィールドプレート電極によって、ドリフト層の空乏化が容易になり、高耐圧を維持する。
しかし、パワーＭＯＳＦＥＴの微細化にともない、トレンチのピッチは、益々狭くなる傾向になる。トレンチのピッチが小さくなると、トレンチ間に挟まれたベース領域の幅が益々狭くなってしまう。これに応じて、ベース領域の表面に形成されるソース領域、ベース領域内に形成されるキャリア抜き領域は微細になり、ソース領域およびキャリア抜き領域のそれぞれの位置合わせ、微細加工が難しくなっている。
特開２００６−１５７０１６号公報
本発明が解決しようとする課題は、微細化が促進された半導体装置およびその製造方法を提供することである。
実施形態の半導体装置の製造方法は、第１導電形の半導体層の表面から内部にかけて、トレンチを選択的に形成する工程と、前記トレンチ内に、フィールドプレート絶縁膜を介してフィールドプレート電極を形成する工程と、前記トレンチ内において、前記フィールドプレート電極の上に、ゲート電極の上面が前記半導体層の表面よりも低くなるように、ゲート絶縁膜を介して、前記ゲート電極を形成する工程と、前記ゲート電極の下端より高い位置の前記半導体層に、第２導電形の不純物元素を導入することにより、前記ゲート電極の前記下端より高い位置の前記半導体層を、第２導電形のベース領域に改質する工程と、前記ゲート電極の前記上面より高い位置の前記ベース領域に、第２導電形の前記不純物元素をさらに導入することにより、前記ゲート電極の前記上面より高い位置の前記ベース領域を、第２導電形の第１コンタクト領域に改質する工程と、前記ゲート電極の前記上面および前記第１コンタクト領域の上面および側面を、第１導電形の不純物元素を含む層間絶縁層によって被覆する工程と、前記層間絶縁層に含まれる第１導電形の前記不純物元素をアニールして、前記第１コンタクト領域の前記上面および前記側面と、前記ベース領域の表面の一部と、に導入することにより、前記第１コンタクト領域の前記上面および前記側面と、前記ベース領域の前記表面の前記一部と、を第１導電形のソース領域に改質する工程と、前記層間絶縁層をエッチングし、前記第１コンタクト領域の前記上面に形成された前記ソース領域を前記層間絶縁層の上面から表出させる工程と、前記第１コンタクト領域の前記側面および前記ベース領域の前記表面の前記一部に前記ソース領域が残存するように、前記第１コンタクト領域の前記上面に形成された前記ソース領域を除去する工程と、前記半導体層に電気的に接続される第１主電極と、前記層間絶縁層の上において前記ソース領域および前記第１コンタクト領域に接続される第２主電極と、を形成する工程と、を備える。
第１実施形態に係る半導体装置の模式図であり、（ａ）は、断面模式図、（ｂ）は、平面模式図である。図１（ａ）は、図１（ｂ）のＸ−Ｙ断面が示されている。 第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第１実施形態の変形例に係る半導体装置の断面模式図であり、（ａ）は、第１変形例の断面模式図、（ｂ）は、第２変形例の断面模式図である。 第１実施形態に係る半導体装置の製造過程の変形例を説明するための断面模式図である。 第２実施形態に係る半導体装置の断面模式図である。 第３実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第３実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第３実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第３実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第３実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第３実施形態に係る別の半導体装置の製造過程を説明するための断面模式図である。 第３実施形態に係る別の半導体装置の製造過程を説明するための断面模式図である。 第４実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第５実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第６実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第６実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の模式図であり、（ａ）は、断面模式図、（ｂ）は、平面模式図である。図１（ａ）は、図１（ｂ）のＸ−Ｙ断面が示されている。
第１実施形態に係る半導体装置１は、上下電極構造のパワーＭＯＳＦＥＴである。半導体装置１は、フィールドプレート構造を備える。半導体装置１は、例えば、ｎチャネル形のパワーＭＯＳＦＥＴである。
半導体装置１においては、ｎ＋形の半導体層１０の上に、半導体層１０（ドレイン層）よりもｎ形不純物元素の濃度が低いｎ形の半導体層１１（ドリフト層）が設けられている。半導体層１１の表面には、ｐ形の複数のベース領域１２がそれぞれ選択的に設けられている。複数のベース領域１２のそれぞれの上には、ｐ＋形のコンタクト領域１３（第１コンタクト領域）が設けられている。例えば、複数のベース領域１２のそれぞれの上側において、ベース領域１２にコンタクト領域１３が接している。コンタクト領域１３は、キャリア抜き領域として機能する。コンタクト領域１３の側面１３ｗには、ソース領域１４が接している。例えば、コンタクト領域１３の側面１３ｗに、ソース領域１４が対向している。ソース領域１４の厚さは、例えば、０．２μｍ（マイクロメータ）〜０．５μｍである。ソース領域１４は、ベース領域１２のそれぞれの表面の一部からベース領域１２の内部にまで到達している。すなわち、ソース領域１４の下端１４ｄは、コンタクト領域１３の下面１３ｄよりも低い位置にある。コンタクト領域１３に含まれるｐ形の不純物濃度は、ソース領域１４に含まれるｎ形の不純物濃度よりも低い。
半導体装置１においては、複数のベース領域１２のそれぞれのあいだをトレンチ２０が貫通している。トレンチ２０は、ソース領域１４の上端１４ｕから半導体層１１の内部にまで到達する。トレンチ２０内には、ゲート絶縁膜２１を介してゲート電極２２Ａが設けられている。トレンチ２０内においては、ゲート電極２２Ａの下に、フィールドプレート絶縁膜２５を介してフィールドプレート電極２６Ａが設けられている。ゲート電極２２Ａとフィールドプレート電極２６Ａとのあいだには、絶縁膜２７が介設されている。トレンチ２０内において、ｎ形の不純物元素を含む層間絶縁膜３０がゲート電極２２Ａの上およびゲート絶縁膜２１の上に設けられている。ゲート電極２２Ａの上面２２ｕは、コンタクト領域１３の上面１３ｕよりも低い位置にある。層間絶縁膜３０の上面３０ｕ、ソース領域１４の上端１４ｕ、およびコンタクト領域１３の上面１３ｕは、面一である。すなわち、層間絶縁膜３０の上面３０ｕと、ソース領域１４の上端１４ｕと、のあいだに段差がなく、ソース領域１４の上端１４ｕと、コンタクト領域１３の上面１３ｕと、のあいだに段差がない。
半導体装置１においては、半導体層１０に、ドレイン電極（第１主電極）５０が接している。ドレイン電極５０は、半導体層１１に電気的に接続されている。層間絶縁膜３０の上には、ソース電極（第２主電極）５１が設けられている。ソース電極５１は接地させてもよく、ソース電極５１とフィールドプレート電極２６Ａとを電気的に接続してもよい。
ソース電極５１は、ソース領域１４およびコンタクト領域１３に接続されている。層間絶縁膜３０は、ゲート電極２２Ａとソース電極５１とのあいだに設けられている。層間絶縁膜３０は、ゲート電極２２Ａおよびソース領域１４に接している。ソース領域１４の上端１４と半導体層１１の裏面１１ｒとのあいだの距離は、ゲート電極２２Ａの上面２２ｕと半導体層１１の裏面１１ｒとのあいだの距離よりも長い。ソース領域１４の下端１４ｄと半導体層１１の裏面１１ｒとのあいだの距離は、ゲート電極２２Ａの上面２２ｕと半導体層１１の裏面１１ｒとのあいだの距離よりも短い。ソース領域１４の下端１４ｄと半導体層１１の裏面１１ｒとのあいだの距離は、コンタクト領域１３の下面１３ｄと半導体層１１の裏面１１ｒとのあいだの距離よりも短い。ソース電極５１と層間絶縁膜３０との間およびソース電極５１と半導体材との間には、ＴｉＷ等などのバリアメタル層を設けてもよい。
半導体層１０、半導体層１１、ベース領域１２、コンタクト領域１３、およびソース領域１４の主成分は、例えば、ケイ素（Ｓｉ）である。ゲート絶縁膜２１およびフィールドプレート絶縁膜２５の主成分は、例えば、酸化ケイ素（ＳｉＯ２）である。ゲート電極２２Ａおよびフィールドプレート電極２６Ａの材質は、ポリシリコンである。このポリシリコンには、ｎ形もしくはｐ形の不純物元素が含まれてもよい。層間絶縁膜３０の材質は、ｎ形もしくはｐ形の不純物元素を含む酸化ケイ素（ＳｉＯ２）、ｎ形もしくはｐ形の不純物元素を含む酸化窒化ケイ素（ＳｉＯＮ）、ｎ形もしくはｐ形の不純物元素を含む窒化ケイ素（Ｓｉ３Ｎ４）等である。ドレイン電極５０の材質は、銅（Ｃｕ）またはアルミニウム（Ａｌ）等の金属である。ソース電極５１の材質は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属である。
ｎ形、ｎ＋形を第１導電形、ｐ形、ｐ＋形を第２導電形としてもよい。第１導電形の不純物元素としては、リン（Ｐ）、ヒ素（Ａｓ）等が挙げられる。第２導電形の不純物元素としては、ホウ素（Ｂ）が挙げられる。
半導体装置１の製造過程について説明する。
図２〜図８は、第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
まず、図２（ａ）に示すように、半導体層１０の上に半導体層１１が形成された半導体基板を準備する。半導体層１１の表面に、パターニングされたレジスト層９０を形成する。
次に、図２（ｂ）に示すように、レジスト層９０によって覆われていない半導体層１１の表面から内部にかけて、トレンチ２０を選択的に形成する。トレンチ２０は、例えば、ドライエッチングによって形成される。
次に、図３（ａ）に示すように、レジスト層９０を除去する。
次に、図３（ｂ）に示すように、トレンチ２０の内側面に、フィールドプレート絶縁膜２５を形成する。フィールドプレート絶縁膜２５は、トレンチ２０内の半導体層１１の表出面を酸化することにより形成される。半導体層１１の表面の酸化は、例えば、酸化雰囲気におけるＬＯＣＯＳ（Local Oxidation of Silicon）によって行う。これにより、半導体層１１の表出面に、フィールドプレート絶縁膜２３が形成される。
次に、図４（ａ）に示すように、トレンチ２０内に、フィールドプレート絶縁膜２５を介してフィールドプレート電極２６Ａを形成する。フィールドプレート電極２６Ａは、ＣＶＤ（Chemical Vapor Deposition）によって形成される。
次に、図４（ｂ）に示すように、フィールドプレート電極２６Ａの上端がフィールドプレート絶縁膜２５の上端よりも低くなるまで、フィールドプレート絶縁膜２５を選択的にエッチングする。ここでは、エッチングとして湿式エッチングを採用する。
次に、図５（ａ）に示すように、トレンチ２０の内側面に、ゲート絶縁膜２１を形成する。さらに、フィールドプレート電極２６Ａの上に、絶縁膜２７を形成する。ゲート絶縁膜２１および絶縁膜２７は、例えば、酸化雰囲気における熱酸化によって同時に形成される。
次に、図５（ｂ）に示すように、トレンチ２０内において、フィールドプレート電極２６Ａの上に、ゲート絶縁膜２１を介して、ゲート電極２２Ａを形成する。この際、ゲート電極２２Ａの上面２２ｕが半導体層１１の表面よりも低くなるように、ゲート電極２２Ａを形成する。ゲート電極２２Ａの上面２２ｕの高さは、成膜時間やエッチバックによって調整される。
次に、図６（ａ）に示すように、ゲート電極２２Ａの下端より高い位置の半導体層１１に、ｐ形の不純物元素を導入する。これにより、ゲート電極２２Ａの下端より高い位置の半導体層１１がｐ形のベース領域１２に改質される。ｐ形の不純物元素の半導体層１１への導入は、例えば、イオン注入によって行われる。
次に、図６（ｂ）に示すように、ゲート電極２２Ａの上面２２ｕより高い位置のベース領域１２に、ｐ形の不純物元素をさらに導入することにより、ゲート電極２２Ａの上面２２ｕより高い位置のベース領域１２を、ｐ＋形のコンタクト領域１３に改質する。この段階において、微細化された、ピラー状の半導体層１１の上部の全域に、ソース領域１４よりも低濃度のコンタクト領域１３が形成される。
次に、図７（ａ）に示すように、ゲート電極２２Ａの上面２２ｕおよびコンタクト領域１３の上面１３ｕおよび側面１３ｗを、ｎ形の不純物元素を含む層間絶縁膜３０によって被覆する。層間絶縁膜３０は、例えば、リン（Ｐ）を含むＰＳＧ（Phosphor Silicate Glass）膜である。層間絶縁膜３０中のリン（Ｐ）の不純物濃度は、均一であってもよく、均一でなくてもよい。例えば、後述するコンタクト領域１３内へのリン（Ｐ）の熱拡散を促進させるため、層間絶縁膜３０がコンタクト領域１３に接する側ほど、不純物濃度が高くなる層間絶縁膜３０を用いてもよい。
次に、図７（ｂ）に示すように、層間絶縁膜３０に含まれるｎ形の不純物元素を、コンタクト領域１３の上面１３ｕおよび側面１３ｗと、ベース領域１２の表面１２ｕの一部と、に導入する。例えば、層間絶縁膜３０に加熱処理を施すと、層間絶縁膜３０に含まれるｎ形の不純物元素は、熱拡散によって、コンタクト領域１３の上面１３ｕおよび側面１３ｗに導入される。さらに、ｎ形の不純物元素は、ベース領域１２の表面１２ｕの一部にも導入される。加熱処理としては、急熱アニール処理（Rapid Thermal Anneal,RTA）処理が採択される。これにより、コンタクト領域１３の上面１３ｕおよび側面１３ｗと、ベース領域１２の表面１２ｕの一部と、がｎ＋形のソース領域１４に改質される。
すなわち、層間絶縁膜３０からリン（Ｐ）が拡散された部分のコンタクト領域１３は、極性反転して、この部分において極薄のソース領域１４が形成される。これと同時に、半導体層１１の上部の中央部分には微細化されたコンタクト領域１３が形成される。
次に、図８（ａ）に示すように、層間絶縁膜３０を、例えば、湿式エッチングによってエッチバックし、コンタクト領域１３の上面１３ｕに形成されたソース領域１４を層間絶縁膜３０の上面３０ｕから表出させる。
次に、図８（ｂ）に示すように、コンタクト領域１３の側面１３ｗおよびベース領域１２の表面１２ｕの一部にソース領域１４が残存するように、コンタクト領域１３の上面１３ｕに形成されたソース領域１４を除去する。コンタクト領域１３の上面１３ｕに形成されたソース領域１４は、例えば、乾式エッチング、湿式エッチング、ＣＭＰ（Chemical Mechanical Polishing）等によって除去される。
コンタクト領域１３の上面１３ｕに形成されたソース領域１４が除去されることで、コンタクト領域１３の側面１３ｗおよびベース領域１２の表面１２ｕの一部に一体的に形成されていたソース領域１４は分離する。また、この段階において、層間絶縁膜３０の上面３０ｕ、ソース領域１４の上端１４ｕ、およびコンタクト領域１３の上面１３ｕが面一になる。
この後、図１に示すように、半導体層１１に電気的に接続されるドレイン電極５０と、層間絶縁膜３０の上において、ソース領域１４およびコンタクト領域１３に接続されるソース電極５１と、を形成する。これにより、第１実施形態に係る半導体装置１が形成される。
第１実施形態によれば、層間絶縁膜３０には、急熱アニール処理が施され、ｎ形の不純物元素がドリフト層の上方のコンタクト領域１３に拡散される。この急熱アニール処理によって不純物拡散は極浅に止まり、その結果、極薄のソース領域１４が形成される。また、層間絶縁膜３０の材質は、絶縁層であるため、不純物元素に関しての層間絶縁膜３０の拡散係数は基から低い。従って、不純物元素の層間絶縁膜３０中での熱拡散は抑制されて、過剰な量の不純物元素がコンタクト領域１３に導入されることはない。これにより、高濃度の不純物元素を含み、かつ極薄のソース領域１４が形成される。ソース領域１４の不純物濃度は、例えば、３×１０１９（ａｔｏｍｓ／ｃｍ３）〜３×１０２０（ａｔｏｍｓ／ｃｍ３）である。その結果、ソース領域１４の比抵抗は低くなり、オン抵抗の低い半導体装置１が形成される。
例えば、このような高濃度のソース領域１４をイオン注入によって形成すると、過剰なイオン注入によってソース領域１４が非晶質化する可能性がある。第１実施形態では、このような非晶質化は起こらず、極薄でかつ高濃度のソース領域１４を形成している。
第１実施形態によれば、層間絶縁膜３０は、ゲート電極２２Ａとソース電極５１とのあいだの層間絶縁膜と、ソース領域１４を形成するための不純物元素の供給源と、を兼ね備える。これにより、半導体装置１を低コストで製造することができる。
第１実施形態によれば、ＰＥＰ（Photo Engraving Process）工程を用いてのソース領域１４の位置あわせが不要になる。すなわち、ｎ形の不純物元素の拡散は、自己整合的（セルフアライン）に起きる。このため、半導体層１１の微細化が進行しても、高い精度でソース領域１４の位置あわせが可能になる。
第１実施形態によれば、ソース領域１４を形成する前に、トレンチ２０によって挟まれた半導体層１１の上部の全域に、コンタクト領域１３を形成する。従って、コンタクト領域１３は、ＰＥＰ工程に依らないで形成される。コンタクト領域１３に含まれる不純物濃度は、ソース領域１４に含まれる不純物濃度よりも低く設定する。そして、急熱アニール処理によって自己整合的にソース領域１４を形成する。従って、ソース領域１４が高い精度で極薄化（微細化）されるともに、コンタクト領域１３も高い精度で微細化される。
ところで、コンタクト領域１３をベース領域１２の内部にまで深く挿入させた素子が知られている。しかし、この種の素子では、コンタクト領域１３の厚みが製造プロセスによってばらつくと、コンタクト領域１３がベース領域１２に深く入り込む可能性がある。このような場合、高濃度のコンタクト領域１３がチャネルに近づき、ＭＯＳの閾値電圧（Ｖｔｈ）が目的値よりも増加する場合がある。これに対し、第１実施形態によれば、コンタクト領域１３は、ソース領域１４よりも浅い。従って、コンタクト領域１３がチャネルに近づくこともなく、ＭＯＳの閾値電圧（Ｖｔｈ）が増加することもない。
第１実施形態によれば、層間絶縁膜３０の上面３０ｕ、ソース領域１４の上端、およびコンタクト領域１３の上面１３ｕは、面一である。従って、ソース電極５１と層間絶縁膜３０との間およびソース電極５１と半導体材との間に設けたバリアメタル層に段差が生じ難い。バリアメタル層に段差が生じると、段差部分の膜厚が極端に薄くなり、この段差部分からソース電極５１中やコンタクト領域１３中にソース電極５１中の金属成分が漏れるスパイク効果が発生する可能がある。第１実施形態によれば、バリアメタル層に段差が生じ難いので、このようなスパイク効果は起きにくい。また、バリアメタル層に段差が生じ難いので、バリアメタル層を極薄に形成することもできる。これにより、バリアメタル層の材料費を低く抑えられ、バリアメタル層の製造時間を短縮できる。また、層間絶縁膜３０の上面３０ｕ、ソース領域１４の上端１４ｕ、およびコンタクト領域１３の上面１３ｕは、面一であることから、ソース領域１４の上端が確実にソース電極５１に接触する。この結果、ソース領域１４とソース電極５１とのコンタクト性が良好になる。
第１実施形態によれば、半導体層１０、１１をｐ形とし、ベース領域１２をｎ形とし、層間絶縁膜３０として、例えば、ホウ素（Ｂ）を含むＢＳＧ（Boron Silicate Glass）膜を用いれば、ｎチャネル形のパワーＭＯＳＦＥＴと極性が反転したｐチャネル形のパワーＭＯＳＦＥＴが形成される。
図９は、第１実施形態の変形例に係る半導体装置の断面模式図であり、（ａ）は、第１変形例の断面模式図、（ｂ）は、第２変形例の断面模式図である。
図９（ａ）に示す半導体装置２の基本構造は、半導体装置１と同じである。但し、半導体装置２においては、フィールドプレート電極２６Ｂの上端がゲート電極２２Ｂによって挟まれている。フィールドプレート電極２６Ｂの上端とゲート電極２２Ｂとのあいだには、絶縁膜２８が設けられている。
半導体装置２のソース領域１４およびコンタクト領域１３は、半導体装置１のソース領域１４およびコンタクト領域１３の製造過程と同様の製造過程によって形成される。従って、半導体装置２においても、ソース領域１４が高い精度で極薄化されるともに、コンタクト領域１３も高い精度で微細化される。
図９（ｂ）に示す半導体装置３の基本構造は、半導体装置１と同じである。但し、フィールドプレート電極２６Ｃとゲート電極２２Ｃとが対向する面はそれぞれ平坦である。また、トレンチ２０と、トレンチ２０と隣り合う別のトレンチ２０と、によって挟まれたベース領域１２の幅は、トレンチ２０と別のトレンチ２０とにより挟まれた半導体層１１の一部の幅よりも広い。半導体装置３においては、トレンチ２０によって挟まれたコンタクト領域１３の幅が半導体装置１におけるトレンチ２０によって挟まれたコンタクト領域１３の幅よりも広くなっている。
従って、半導体装置３においては、半導体装置１に比べて、コンタクト領域１３を介してソース電極５１にキャリアを流すことができる効果が増している。この結果、半導体装置３のアバランシェ耐量は、半導体装置１のアバランシェ耐量に比べてさらに増加する。
また、半導体装置１については、別の製造過程によって製造することができる。
図１０は、第１実施形態に係る半導体装置の製造過程の変形例を説明するための断面模式図である。
例えば、図２（ａ）から図７（ａ）までの製造過程は同じであり、図７（ａ）の状態から、層間絶縁膜３０にエッチバックを施す。この状態を、図１０（ａ）に示す。
図１０（ａ）では、ゲート電極２２Ａの上面２２ｕおよびコンタクト領域１３の側面１３ｗがｎ形の不純物元素を含む層間絶縁層３０によって被覆された状態が示されている。層間絶縁層３０の上面３０ｕとコンタクト領域１３の上面１３ｕとは、面一である。コンタクト領域１３の上面１３ｕは、露出されている。
次に、図１０（ｂ）に示すように、層間絶縁層３０に急熱アニール処理を施し、層間絶縁層３０に含まれるｎ形の不純物元素を、コンタクト領域１３の側面１３ｗと、ベース領域１２の表面１２ｕの一部と、に導入する。これにより、コンタクト領域１３の側面１３ｗと、ベース領域１２の表面１２ｕの一部と、をｎ形のソース領域１４に改質される。
この後、図１に示すように、半導体層１１に電気的に接続されるドレイン電極５０と、層間絶縁膜３０の上において、ソース領域１４およびコンタクト領域１３に接続されるソース電極５１と、を形成する。このような製造過程によっても、第１実施形態に係る半導体装置１が形成される。
図１０に示す製造過程を経れば、図８に例示するごとく、コンタクト領域１３の上面１３ｕに形成されたソース領域１４をエッチングすることなく、ソース領域１４が形成される。
（第２実施形態）
図１１は、第２実施形態に係る半導体装置の断面模式図である。
第２実施形態に係る半導体装置４の基本構造は、半導体装置１と同じである。但し、半導体装置４においては、ゲート電極２２Ａと、ソース電極５１と、が電気的に接続されている。さらに、半導体装置４においては、ベース領域１２中のｐ形不純物濃度を低く設定することによって、例えば、閾値電圧（Ｖｔｈ）を０．１Ｖ程度に設定する。
半導体装置４においては、ゲート電極２２Ａおよびソース電極５１をアノード電極とし、ドレイン電極５０をカソード電極とすることができる。すなわち、半導体装置４は、２端子構造のゲート自己バイアス型のダイオードとみなすことができる。
半導体装置４においては、アノード電極（ゲート電極２２Ａおよびソース電極５１）に正電位を印加し、カソード電極（ドレイン電極５０）に負電位を印加すると（順バイアス）、ゲート絶縁膜２１付近のベース領域１２が反転し、ゲート絶縁膜２１付近のベース領域１２にチャネルが形成されて、アノード電極とカソード電極との間に電流が流れる。
また、半導体装置４においては、アノード電極に負電位を印加し、カソード電極に正電位を印加すると（逆バイアス）、ゲート絶縁膜２１付近のベース領域１２にはチャネルが形成されず、アノード電極とカソード電極との間には電流が流れなくなる。逆バイアスのときには、ベース領域１２と半導体層１１との界面（ｐｎ接合面）を通じて微量な電流が流れるものの、この微量電流の電流値は、順バイアス時の電流に比べると極めて小さい。従って、半導体装置４は、良好な整流作用を示す。また、逆バイアスのときには、ゲート電極２２Ａに負電位が印加されているので、ゲート絶縁膜２１付近のベース領域１２には正電荷が誘起される。従って、ｐｎ接合面からベース領域１２側に伸びる空乏層はソース領域１４に到達し難くなる。これにより、半導体装置４では、いわゆるパンチスルーが起き難くなる。
また、半導体装置４は、フィールドプレート電極２６Ａを備えているので、半導体層１１に含有させる不純物濃度を高めに設定することができる。このため、半導体層１１の比抵抗は低くなり、ダイオードの順方向に電流を流すのに必要な電圧（順方向電圧降下（ＶＦ））が低くなる。
また、半導体装置４においては、ベース領域１２に含有させる不純物濃度をさらに低く設定することにより、ノーマリオン型のダイオードにすることができる。ノーマリオン型の半導体装置４によれば、アノード電極に正電位を印加すると、ベース領域１２がさらに強く反転して、チャネルに流れる電流がさらに増加する。このため、順方向電圧降下（ＶＦ）がさらに低減する。
（第３実施形態）
図１２〜図１６は、第３実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
第３実施形態では、フィールドプレート電極２６Ａを形成した後に、半導体層１１の上部１１ｕに、ｐ形の不純物元素を導入する。半導体層１１の上部１１ｕとは、例えば、フィールドプレート電極２６Ａから上方の半導体層１１の部分と定義する。
まず、上述した図５（ａ）の状態を準備する。続いて、図１２（ａ）に示すように、半導体層の裏面１１ｒに対する法線９１に対して非平行に、例えば、ホウ素（Ｂ）等のｐ形の不純物元素を半導体層１１の上部１１ｕに入射する。法線９１とホウ素の入射方向とのなす角θは、例えば、０〜７０°である。より具体的には、θは、６０°である。
図１２（ａ）に示す段階では、例えば、図の右から左の方向に向かって、隣り合うトレンチ２０によって挟まれた半導体１１の上部１１ｕにホウ素が注入される。ホウ素の注入では、ホウ素の入射エネルギー、ドーズ量、入射角度等が調整される。さらに、図１２（ｂ）にように、図の左から右の方向に向かって、隣り合うトレンチ２０によって挟まれた半導体１１の上部１１ｕにホウ素を注入する。この場合のθは、０〜７０°である。より具体的には、θは、６０°である。その他の条件は、図１２（ａ）に示す段階と同じである。
これにより、半導体層１１の上部１１ｕの表面から半導体層１０に向かって延在するｐ形のコンタクト領域１６Ａが半導体層１１の上部１１ｕ内に形成される。第３実施形態では、θを制御することにより、コンタクト領域１６Ａの下端１６Ａｄが後述するベース領域１２の下面よりも低くなるように調整する。
次に、図１３（ａ）に示すように、トレンチ２０内において、フィールドプレート電極２６Ａの上に、ゲート絶縁膜２１を介して、ゲート電極２２Ａを形成する。この際、ゲート電極２２Ａの上面２２ｕが半導体層１１の表面よりも低くなるように、ゲート電極２２Ａを形成する。ゲート電極２２Ａの上面２２ｕの高さは、成膜時間やエッチバックによって調整される。
次に、図１３（ｂ）に示すように、ゲート電極２２Ａの下端より高い位置の半導体層１１に、ｐ形の不純物元素を導入する。これにより、ゲート電極２２Ａの下端より高い位置の半導体層１１がｐ形のベース領域１２に改質される。ｐ形の不純物元素の半導体層１１への導入は、例えば、イオン注入によって行われる。ここでは、ベース領域１２に含まれるｐ形の不純物濃度がコンタクト領域１６Ａに含まれるｐ形の不純物濃度よりも低くなるように調整される。
次に、図１４（ａ）に示すように、ゲート電極２２Ａの上面２２ｕより高い位置のベース領域１２に、ｐ形の不純物元素をさらに導入することにより、ゲート電極２２Ａの上面２２ｕより高い位置のベース領域１２を、ｐ＋形のコンタクト領域１３に改質する。この段階において、微細化された、ピラー状の半導体層１１の上部の全域に、ソース領域１４よりも低濃度のコンタクト領域１３が形成される。コンタクト領域１３に含まれるｐ形の不純物濃度は、コンタクト領域１６Ａに含まれるｐ形の不純物濃度よりも高くなるように調整される。
次に、図１４（ｂ）に示すように、ゲート電極２２Ａの上面２２ｕおよびコンタクト領域１３の上面１３ｕおよび側面１３ｗを、ｎ形の不純物元素を含む層間絶縁膜３０によって被覆する。層間絶縁膜３０は、例えば、リン（Ｐ）を含むＰＳＧ（Phosphor Silicate Glass）膜である。層間絶縁膜３０中のリン（Ｐ）の不純物濃度は、均一であってもよく、均一でなくてもよい。例えば、後述するコンタクト領域１３内へのリン（Ｐ）の熱拡散を促進させるため、層間絶縁膜３０がコンタクト領域１３に接する側ほど、不純物濃度が高くなる層間絶縁膜３０を用いてもよい。
次に、図１５（ａ）に示すように、層間絶縁膜３０に含まれるｎ形の不純物元素を、コンタクト領域１３の上面１３ｕおよび側面１３ｗと、ベース領域１２の表面１２ｕの一部と、に導入する。例えば、層間絶縁膜３０に加熱処理を施すと、層間絶縁膜３０に含まれるｎ形の不純物元素は、熱拡散によって、コンタクト領域１３の上面１３ｕおよび側面１３ｗに導入される。さらに、ｎ形の不純物元素は、ベース領域１２の表面１２ｕの一部にも導入される。加熱処理としては、急熱アニール処理（Rapid Thermal Anneal,RTA）処理が採択される。これにより、コンタクト領域１３の上面１３ｕおよび側面１３ｗと、ベース領域１２の表面１２ｕの一部と、がｎ＋形のソース領域１４に改質される。
すなわち、層間絶縁膜３０からリン（Ｐ）が拡散された部分のコンタクト領域１３は、極性反転して、この部分において極薄のソース領域１４が形成される。これと同時に、半導体層１１の上部の中央部分には微細化されたコンタクト領域１３が形成される。
次に、図１５（ｂ）に示すように、層間絶縁膜３０を、例えば、湿式エッチングによってエッチバックし、コンタクト領域１３の上面１３ｕに形成されたソース領域１４を層間絶縁膜３０の上面３０ｕから表出させる。
次に、図１６（ａ）に示すように、コンタクト領域１３の側面１３ｗおよびベース領域１２の表面１２の一部にソース領域１４が残存するように、コンタクト領域１３の上面１３ｕに形成されたソース領域１４を除去する。コンタクト領域１３の上面１３ｕに形成されたソース領域１４は、例えば、乾式エッチング、湿式エッチング、ＣＭＰ（Chemical Mechanical Polishing）等によって除去される。
コンタクト領域１３の上面１３ｕに形成されたソース領域１４が除去されることで、コンタクト領域１３の側面１３ｗおよびベース領域１２の表面１２ｕの一部に一体的に形成されていたソース領域１４は分離する。また、この段階において、層間絶縁膜３０の上面３０ｕ、ソース領域１４の上端１４ｕ、およびコンタクト領域１３の上面１３ｕが面一になる。
この後、図１６（ｂ）に示すように、半導体層１１に電気的に接続されるドレイン電極５０と、層間絶縁膜３０の上において、ソース領域１４およびコンタクト領域１３に接続されるソース電極５１と、を形成する。これにより、第３実施形態に係る半導体装置５が形成される。
半導体装置５は、半導体装置１の構成を備えるとともに、コンタクト領域１３に接続されたｐ形のコンタクト領域１６Ａをさらに備える。コンタクト領域１６Ａは、コンタクト領域１３から半導体層１１側に延在している。コンタクト領域１６Ａの下端１６Ａｄと半導体層１１の裏面１１ｒとのあいだの距離は、ソース領域１４の下端１４ｄと半導体層１１の裏面１１ｒとのあいだの距離よりも短い。すなわち、コンタクト領域１６Ａの下端１６Ａｄは、ソース領域１４の下端１４ｄよりも低い位置にある。コンタクト領域１６Ａに含まれるｐ形の不純物濃度は、コンタクト領域１３に含まれるｐ形の不純物濃度よりも低く、ベース領域１２に含まれるｐ形の不純物濃度よりも高いか、同程度である。
また、半導体装置５においては、コンタクト領域１６Ａの下端１６Ａｄと半導体層１１の裏面１１ｒとのあいだの距離は、ベース領域１２の下面と半導体層１１の裏面１１ｒとのあいだの距離よりも短い。すなわち、半導体装置５においては、コンタクト領域１６Ａが半導体層１１にまで突出している。
第３実施形態によれば、コンタクト領域１３のほかに、キャリア抜き領域として機能するコンタクト領域１６Ａをさらに設けたため、正孔がコンタクト領域１６Ａを通じてさらに排出し易くなる。これにより、半導体装置５は、半導体装置１に比べさらにアバランシェ耐量が増加する。
なお、第３実施形態では、コンタクト領域１６Ａを形成するタイミングについては上述した順序に限られない。
図１７および図１８は、第３実施形態に係る別の半導体装置の製造過程を説明するための断面模式図である。
まず、図１７（ａ）に示すように、図６（ｂ）と同じ状態を予め準備する。すなわち、半導体層１１の上に、ベース領域１２およびコンタクト領域１３を形成しておく。
この後、図１７（ｂ）に示すように、半導体層１１の上部１１ｕに、上述した斜めイオン注入を施す。これにより、半導体層１１の上部１１ｕの表面から半導体層１０に向かって延在するコンタクト領域１６Ａが半導体層１１の上部１１ｕ内に形成される。なお、コンタクト領域１６Ａの不純物濃度は、コンタクト領域１３の不純物濃度に比べて低いため、図１７（ｂ）では、コンタクト領域１３内のコンタクト領域１６Ａを点線で示している。
この後、図１４（ｂ）以降の製造過程によって半導体装置５を形成する。このような順序によって、コンタクト領域１６Ａを形成してもよい。
また、図１８（ａ）に示すように、図６（ａ）と同じ状態を予め準備する。すなわち、半導体層１１の上に、ベース領域１２を形成しておく。
この後、図１８（ｂ）に示すように、半導体層１１の上部１１ｕに、上述した斜めイオン注入を施す。これにより、半導体層１１の上部１１ｕの表面から半導体層１０に向かって延在するコンタクト領域１６Ａが半導体層１１の上部１１ｕ内に形成される。この後、図１４（ａ）以降の製造過程によって半導体装置５を形成する。このような順序によって、コンタクト領域１６Ａを形成してもよい。
図１７および図１８に示す製造過程によれば、ベース領域１２の活性化を図るために熱処理（例えば、９００〜９５０℃）を施しても、この熱処理後に、コンタクト領域１６Ａを形成する過程を経るので、コンタクト領域１６Ａ内の不純物元素がベース領域１２の活性化処理で熱拡散されることがない。
また、コンタクト領域１６ＡをＰＥＰ（Photo Engraving Process）工程により形成する方法がある。しかし、ＰＥＰ工程を用いると、その分、製造工程が増えてしまう。また、トレンチ２０で挟まれた半導体層１１は細いピラー状である。このため、ＰＥＰ工程を用いると、目的の位置よりコンタクト領域１６Ａの位置がずれる可能性がある。例えば、コンタクト領域１６Ａがベース領域１２のチャネルに重なってしまう可能性がある。また、ＰＥＰ工程後、コンタクト領域１６Ａの下端１６Ａｄを図１３のごとく深く形成する場合には、イオン注入の垂直入射（θ＝０°）において、３〜４回に渡るイオン注入工程が必要になる。また、垂直入射のイオン注入では、コンタクト領域１６Ａの下端１６Ａｄを深く形成するには、インプラ加速を意図的に大きくするため、イオンの横方向散乱が生じる場合がある。その結果、ＭＯＳの閾値電圧（Ｖｔｈ）が変動してしまう。
これに対し、第３実施形態では、ＰＥＰ工程が不要になる。従って、コンタクト領域１６Ａの位置がずれにくい。また、コンタクト領域１６Ａの下端１６ｄを深く形成する際には、図１２（ａ）（ｂ）に示すごとく左右からの合計２回の斜めイオン注入で足りる。さらに、不純物元素がシリコンを通過する幅は、その２分の１程度なので、散乱の影響が小さくなる。
（第４実施形態）
図１９は、第４実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
第４実施形態では、フィールドプレート電極２６Ａを形成した後に、半導体層１１の上部１１ｕに、ｐ形の不純物元素を導入する。
まず、上述した図５（ａ）の状態を準備する。続いて、図１９（ａ）に示すように、半導体層の裏面１１ｒに対する法線９１に対して非平行に、例えば、ホウ素（Ｂ）等のｐ形の不純物元素を半導体層１１の上部１１ｕに入射する。法線９１とホウ素の入射方向とのなす角θは、例えば、０〜７０°である。より具体的には、θは、６５°である。
例えば、図の右から左の方向および図の左から右に向かって、隣り合うトレンチ２０によって挟まれた半導体１１の上部１１ｕにホウ素が注入される。ホウ素の注入では、ホウ素の入射エネルギー、ドーズ量、入射角度等が調整される。この場合のθは、第３実施形態のθよりも小さく設定する。
これにより、半導体層１１の上部１１ｕの表面から半導体層１０に向かって延在するｐ形のコンタクト領域１６Ｂが半導体層１１の上部１１ｕ内に形成される。第４実施形態では、θを制御することにより、コンタクト領域１６Ｂの下端１６Ｂｄがコンタクト領域１６Ａの下端１６Ａｄよりも浅くなるように調整する。
この後、上述した図１３（ａ）から図１６（ａ）までの同様のプロセスを経て、図１９（ｂ）に示す半導体装置６が形成される。半導体装置６には、ドレイン電極５０およびソース電極５１を設けてもよい。
半導体装置６は、半導体装置１の構成を備えるとともに、コンタクト領域１３に接続されたｐ形のコンタクト領域１６Ｂをさらに備える。コンタクト領域１６Ｂは、コンタクト領域１３から半導体層１１側に延在している。コンタクト領域１６Ｂの下端１６Ｂｄと半導体層１１の裏面１１ｒとのあいだの距離は、ソース領域１４の下端１４ｄと半導体層１１の裏面１１ｒとのあいだの距離よりも短い。すなわち、コンタクト領域１６Ｂの下端１６Ｂｄは、ソース領域１４の下端１４ｄよりも低い位置にある。コンタクト領域１６Ｂに含まれるｐ形の不純物濃度は、コンタクト領域１３に含まれるｐ形の不純物濃度よりも低く、ベース領域１２に含まれるｐ形の不純物濃度よりも高いか、同程度である。
また、半導体装置６においては、コンタクト領域１６Ｂの下端１６Ｂｄと半導体層１１の裏面１１ｒとのあいだの距離は、ベース領域１２の下面と半導体層１１の裏面１１ｒとのあいだの距離と略同じである。すなわち、半導体装置６においては、コンタクト領域１６Ｂの下端１６Ｂｄがベース領域１２の下面に位置している。
第４実施形態によれば、コンタクト領域１３のほかに、キャリア抜き領域として機能するコンタクト領域１６Ｂをさらに設けたので、正孔がコンタクト領域１６Ｂを通じてさらに排出し易くなる。これにより、半導体装置６は、半導体装置１に比べさらにアバランシェ耐量が増加する。
なお、第４実施形態においても、第３実施形態のように、コンタクト領域１３もしくはベース領域１２を形成した後に、半導体層１１の上部１１ｕに、ｐ形の不純物元素を導入して、コンタクト領域１６Ｂを形成してもよい。
（第５実施形態）
図２０は、第５実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
第５実施形態では、フィールドプレート電極２６Ａを形成した後に、半導体層１１の上部１１ｕに、ｐ形の不純物元素を導入する。
まず、上述した図５（ａ）の状態を準備する。続いて、図２０（ａ）に示すように、半導体層の裏面１１ｒに対する法線９１に対して非平行に、例えば、ホウ素（Ｂ）等のｐ形の不純物元素を半導体層１１の上部１１ｕに入射する。法線９１とホウ素の入射方向とのなす角θは、例えば、０〜７０°である。より具体的には、θは、７０°である。すなわち、第３〜第５実施形態では、θが６０°以上、７０°以下の範囲で斜めイオン注入が施される。
例えば、図の右から左の方向および図の左から右に向かって、隣り合うトレンチ２０によって挟まれた半導体１１の上部１１ｕにホウ素が注入される。ホウ素の注入では、ホウ素の入射エネルギー、ドーズ量、入射角度等が調整される。この場合のθは、第４実施形態のθよりもさらに小さく設定する。
これにより、半導体層１１の上部１１ｕの表面から半導体層１０に向かって延在するｐ形のコンタクト領域１６Ｃが半導体層１１の上部１１ｕ内に形成される。第５実施形態では、θを制御することにより、コンタクト領域１６Ｃの下端１６Ｃｄがコンタクト領域１６Ｂの下端１６Ｂｄよりも浅くなるように調整する。
この後、上述した図１３（ａ）から図１６（ａ）までの同様のプロセスを経て、図２０（ｂ）に示す半導体装置７が形成される。半導体装置７には、ドレイン電極５０およびソース電極５１を設けてもよい。
半導体装置７は、半導体装置１の構成を備えるとともに、コンタクト領域１３に接続されたｐ形のコンタクト領域１６Ｃをさらに備える。コンタクト領域１６Ｃは、コンタクト領域１３から半導体層１１側に延在している。コンタクト領域１６Ｃの下端１６Ｃｄと半導体層１１の裏面１１ｒとのあいだの距離は、ソース領域１４の下端１４ｄと半導体層１１の裏面１１ｒとのあいだの距離よりも短い。すなわち、コンタクト領域１６Ｃの下端１６Ｃｄは、ソース領域１４の下端１４ｄよりも低い位置にある。コンタクト領域１６Ｃに含まれるｐ形の不純物濃度は、コンタクト領域１３に含まれるｐ形の不純物濃度よりも低く、ベース領域１２に含まれるｐ形の不純物濃度よりも高いか同程度である。
また、半導体装置７においては、コンタクト領域１６Ｃの下端１６Ｃｄと半導体層１１の裏面１１ｒとのあいだの距離がベース領域１２の下面と半導体層１１の裏面１１ｒとのあいだの距離よりも長くなっている。すなわち、半導体装置７においては、コンタクト領域１６Ｃの下端１６Ｃｄがベース領域１２の下面より上側に位置している。
第５実施形態によれば、コンタクト領域１３のほかに、キャリア抜き領域として機能するコンタクト領域１６Ｃをさらに設けたので、正孔がコンタクト領域１６Ｃを通じてさらに排出し易くなる。これにより、半導体装置７は、半導体装置１に比べさらにアバランシェ耐量が増加する。
なお、第５実施形態においても、第３実施形態のように、コンタクト領域１３もしくはベース領域１２を形成した後に、半導体層１１の上部１１ｕに、ｐ形の不純物元素を導入して、コンタクト領域１６Ｃを形成してもよい。
（第６実施形態）
図２１および図２２は、第６実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
第６実施形態では、図２１（ａ）に示すように、上述した図２０（ａ）の状態を準備する。すなわち、ベース領域１２内に、コンタクト領域１６Ｃを形成する。この後、第６実施形態では、コンタクト領域１３を形成しない。
次に、図２１（ｂ）に示すように、ゲート電極２２Ａの上面およびベース領域１２をｎ形の不純物元素を含む層間絶縁膜３０によって被覆する。
次に、図２２（ａ）に示すように、層間絶縁膜３０に含まれるｎ形の不純物元素を、ベース領域１２の表面１２ｕに導入する。例えば、層間絶縁膜３０に加熱処理を施すと、層間絶縁膜３０に含まれるｎ形の不純物元素は、熱拡散によって、ベース領域１２の表面１２ｕに導入される。加熱処理としては、急熱アニール処理（Rapid Thermal Anneal,RTA）処理が採択される。これにより、ベース領域１２の表面１２ｕがｎ＋形のソース領域１４に改質される。
すなわち、層間絶縁膜３０からリン（Ｐ）が拡散された部分のベース領域１２が極性反転して、この部分において極薄のソース領域１４が形成される。
図２２（ｂ）に示すように、層間絶縁膜３０を、例えば、湿式エッチングによってエッチバックし、さらに、ベース領域１２の表面１２の一部にソース領域１４が残存するように、ソース領域１４の一部を除去する。ソース領域１４の一部は、例えば、乾式エッチング、湿式エッチング、ＣＭＰ（Chemical Mechanical Polishing）等によって除去される。
ソース領域１４の一部が除去されることで、ベース領域１２の表面に一体的に形成されていたソース領域１４は分離する。また、この段階において、層間絶縁膜３０の上面３０ｕ、ソース領域１４の上端１４ｕが面一になる。
このような製造過程によって、半導体装置８が形成される。半導体装置８においては、ベース領域１２の上側において、ベース領域１２にコンタクト領域１６Ｃが接している。コンタクト領域１６Ｃの側面には、ソース領域１４が対向している。半導体装置８には、ドレイン電極５０と、ソース電極５１と、を設けてもよい。
半導体装置８は、半導体装置１の構成からコンタクト領域１３を取り除いた構成になるものの、コンタクト領域１３に代えて、コンタクト領域１６Ｃを備える。コンタクト領域１６Ｃは、ベース領域１２の表面から半導体層１１側に延在している。コンタクト領域１６Ｃの下端１６Ｃｄと半導体層１１の裏面１１ｒとのあいだの距離は、ソース領域１４の下端１４ｄと半導体層１１の裏面１１ｒとのあいだの距離よりも短い。すなわち、コンタクト領域１６Ｃの下端１６Ｃｄは、ソース領域１４の下端１４ｄよりも低い位置にある。コンタクト領域１６Ｃに含まれるｐ形の不純物濃度は、ベース領域１２に含まれるｐ形の不純物濃度よりも高いか、同程度である。例えば、第６実施形態に係るコンタクト領域１６Ｃを形成する際のドーズ量は、１×１０１７（ａｔｏｍｓ／ｃｍ３）である。
第６実施形態によれば、キャリア抜き領域として機能するコンタクト領域１６Ｃを設けたため、正孔がコンタクト領域１６Ｃを通じて排出し易くなる。これにより、半導体装置８は、高いアバランシェ耐量を有する。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、５、６、７、８ 半導体装置
１０、１１ 半導体層
１１ｒ 裏面
１２ ベース領域
１３ コンタクト領域（第１コンタクト領域）
１６Ａ、１６Ｂ、１６Ｃ コンタクト領域（第２コンタクト領域）
１４ ソース領域
２０ トレンチ
２１ ゲート絶縁膜
２２Ａ、２２Ｂ、２２Ｃ ゲート電極
２３、２５ フィールドプレート絶縁膜
２６Ａ、２６Ｂ、２６Ｃ フィールドプレート電極
２７、２８ 絶縁膜
３０ 層間絶縁膜
５０ ドレイン電極
５１ ソース電極
９０ レジスト層

Claims (6)

  1. 第１導電形の半導体層の表面から内部にかけて、トレンチを選択的に形成する工程と、
    前記トレンチ内に、フィールドプレート絶縁膜を介してフィールドプレート電極を形成する工程と、
    前記トレンチ内において、前記フィールドプレート電極の上に、ゲート電極の上面が前記半導体層の表面よりも低くなるように、ゲート絶縁膜を介して、前記ゲート電極を形成する工程と、
    前記ゲート電極の下端より高い位置の前記半導体層に、第２導電形の不純物元素を導入することにより、前記ゲート電極の前記下端より高い位置の前記半導体層を、第２導電形のベース領域に改質する工程と、
    前記ゲート電極の前記上面より高い位置の前記ベース領域に、第２導電形の前記不純物元素をさらに導入することにより、前記ゲート電極の前記上面より高い位置の前記ベース領域を、第２導電形の第１コンタクト領域に改質する工程と、
    前記ゲート電極の前記上面および前記第１コンタクト領域の上面および側面を、第１導電形の不純物元素を含む層間絶縁層によって被覆する工程と、
    前記層間絶縁層に含まれる第１導電形の前記不純物元素をアニールして、前記第１コンタクト領域の前記上面および前記側面と、前記ベース領域の表面の一部と、に導入することにより、前記第１コンタクト領域の前記上面および前記側面と、前記ベース領域の前記表面の前記一部と、を第１導電形のソース領域に改質する工程と、
    前記層間絶縁層をエッチングし、前記第１コンタクト領域の前記上面に形成された前記ソース領域を前記層間絶縁層の上面から表出させる工程と、
    前記第１コンタクト領域の前記側面および前記ベース領域の前記表面の前記一部に前記ソース領域が残存するように、前記第１コンタクト領域の前記上面に形成された前記ソース領域を除去する工程と、
    前記半導体層に電気的に接続される第１主電極と、前記層間絶縁層の上において前記ソース領域および前記第１コンタクト領域に接続される第２主電極と、を形成する工程と、
    を備えた半導体装置の製造方法。
  2. 前記第１コンタクト領域に接続され、前記半導体層側に延在する第２導電形の第２コンタクト領域をさらに形成する工程を、備えた請求項１記載の半導体装置の製造方法。
  3. 前記第１コンタクト領域もしくは前記ベース領域を形成した後、前記半導体層の上部に、第２導電形の不純物元素を導入することにより、前記第２コンタクト領域を形成する請求項２記載の半導体装置の製造方法。
  4. 前記半導体層の裏面に対する法線に対して非平行に、前記第２導電形の不純物元素を前記半導体層の前記上部に入射する請求項３記載の半導体装置の製造方法。
  5. 前記半導体層の前記裏面に対する法線に対して６０°以上、７０°以下に傾けて、前記第２導電形の不純物元素を前記半導体層の前記上部に注入する請求項４記載の半導体装置の製造方法。
  6. 第１導電形の半導体層の表面から内部にかけて、トレンチを選択的に形成する工程と、
    前記トレンチ内に、フィールドプレート絶縁膜を介してフィールドプレート電極を形成する工程と、
    前記トレンチ内において、前記フィールドプレート電極の上に、ゲート電極の上面が前記半導体層の表面よりも低くなるように、ゲート絶縁膜を介して、前記ゲート電極を形成する工程と、
    前記ゲート電極の下端より高い位置の前記半導体層に、第２導電形の不純物元素を導入することにより、前記ゲート電極の前記下端より高い位置の前記半導体層を、第２導電形のベース領域に改質する工程と、
    前記ゲート電極の前記上面より高い位置の前記ベース領域に、第２導電形の前記不純物元素をさらに導入することにより、前記ゲート電極の前記上面より高い位置の前記ベース領域を、第２導電形の第１コンタクト領域に改質する工程と、
    前記ゲート電極の前記上面および前記第１コンタクト領域の側面を、第１導電形の不純物元素を含む層間絶縁層によって被覆する工程と、
    前記層間絶縁層に含まれる第１導電形の前記不純物元素をアニールして、前記第１コンタクト領域の前記側面と、前記ベース領域の表面の一部と、に導入することにより、前記第１コンタクト領域の前記側面と、前記ベース領域の前記表面の前記一部と、を第１導電形のソース領域に改質する工程と、
    前記半導体層に電気的に接続される第１主電極と、前記層間絶縁層の上に前記ソース領域および前記第１コンタクト領域に接続される第２主電極と、を形成する工程と、
    を備えた半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10847646B2 (en) 2018-09-14 2020-11-24 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5580150B2 (ja) 2010-09-09 2014-08-27 株式会社東芝 半導体装置
JP6031681B2 (ja) 2011-04-20 2016-11-24 パナソニックＩｐマネジメント株式会社 縦型ゲート半導体装置およびその製造方法
CN105390496B (zh) * 2014-09-05 2018-08-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
JP6509673B2 (ja) 2015-08-10 2019-05-08 株式会社東芝 半導体装置
JP6400545B2 (ja) 2015-09-11 2018-10-03 株式会社東芝 半導体装置
JP6744270B2 (ja) * 2017-09-20 2020-08-19 株式会社東芝 半導体装置及びその製造方法
US10332992B1 (en) * 2018-01-22 2019-06-25 Sanken Electric Co., Ltd. Semiconductor device having improved trench, source and gate electrode structures
US10361276B1 (en) * 2018-03-17 2019-07-23 Littelfuse, Inc. Embedded field plate field effect transistor
JP6860522B2 (ja) 2018-04-17 2021-04-14 株式会社東芝 半導体装置
FR3086798B1 (fr) 2018-09-28 2022-12-09 St Microelectronics Tours Sas Structure de diode
JP7118914B2 (ja) * 2019-03-15 2022-08-16 株式会社東芝 半導体装置及びその製造方法
JP7417499B2 (ja) * 2020-09-14 2024-01-18 株式会社東芝 半導体装置の製造方法及び半導体装置
US20220208995A1 (en) * 2020-12-30 2022-06-30 Stmicroelectronics S.R.L. Split-gate trench mos transistor with self-alignment of gate and body regions
CN115832044A (zh) * 2021-09-16 2023-03-21 上海韦尔半导体股份有限公司 场效应晶体管及场效应晶体管的制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9512089D0 (en) * 1995-06-14 1995-08-09 Evans Jonathan L Semiconductor device fabrication
US6351009B1 (en) * 1999-03-01 2002-02-26 Fairchild Semiconductor Corporation MOS-gated device having a buried gate and process for forming same
DE102004057237B4 (de) 2004-11-26 2007-02-08 Infineon Technologies Ag Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper sowie Transistor mit vertikalem Aufbau
TWI400757B (zh) * 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
JP5405089B2 (ja) * 2008-11-20 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8546893B2 (en) * 2010-01-12 2013-10-01 Mohamed N. Darwish Devices, components and methods combining trench field plates with immobile electrostatic charge
JP2012204395A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10847646B2 (en) 2018-09-14 2020-11-24 Kabushiki Kaisha Toshiba Semiconductor device

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