JP6509673B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、例えば電力制御に用いられる。半導体装置の用途は近年広がりつつあり、それに伴い高温環境下で用いられる例が増えている。
一方で、半導体装置を高温環境下で使用した場合には、熱による半導体装置の破壊が懸念される。
特開２０１３−６９７９１号公報
本発明が解決しようとする課題は、熱による破壊を抑制できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の複数の第２半導体領域と、第１導電形の複数の第３半導体領域と、複数の絶縁部と、複数の第１電極と、複数のゲート電極と、第２電極と、を有する。
第１半導体領域の第１導電形の不純物濃度は、１．０×１０ １６ ａｔｍ／ｃｍ ３ 以上である。
第２半導体領域は、第１部分を有する。複数の第２半導体領域は、第１半導体領域の上に設けられている。
複数の第３半導体領域のそれぞれは、複数の第２半導体領域のそれぞれの上に選択的に設けられている。複数の第３半導体領域のそれぞれは、第１半導体領域から第２半導体領域に向かう第１方向に対して垂直な第２方向において、複数の第１部分のそれぞれと並んでいる。
複数の絶縁部のそれぞれは、第２半導体領域同士の間に設けられている。複数の絶縁部のそれぞれの一方の側は、複数の第１部分のそれぞれに接している。複数の絶縁部のそれぞれの他方の側は、複数の第３半導体領域のそれぞれに接している。
複数の第１電極のそれぞれは、複数の絶縁部のそれぞれに囲まれている。複数の第１電極のそれぞれの少なくとも一部は、第１半導体領域に囲まれている。
複数のゲート電極のそれぞれは、複数の第１電極と離間して設けられている。複数のゲート電極のそれぞれは、複数の絶縁部のそれぞれに囲まれている。複数のゲート電極のそれぞれは、第２方向において複数の第２半導体領域のそれぞれと対面している。複数のゲート電極のピッチは、２．０μｍ以下である。
第２電極は、複数の第３半導体領域の上に設けられている。第２電極は、複数の第１電極および複数の第３半導体領域と電気的に接続されている。
複数の第２半導体領域のそれぞれにおいて、第１部分の第２導電形の不純物濃度は、第２半導体領域の他の部分の第２導電形の不純物濃度よりも高く、第２方向において第１部分と第３半導体領域との間に、第１部分よりも不純物濃度の低い第２半導体領域の一部が設けられている。
第１実施形態に係る半導体装置の一部を表す斜視断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態の変形例に係る半導体装置の一部を表す断面図である。 第２実施形態に係る半導体装置の一部を表す斜視断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。半導体層Ｓの表面に対して平行な方向であって相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第１方向）とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎ−よりもｎ形の不純物濃度が相対的に高いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１は、第１実施形態に係る半導体装置１００の一部を表す斜視断面図である。
半導体装置１００は、例えば、ＭＯＳＦＥＴである。
半導体装置１００は、ｎ＋形（第１導電形）のドレイン領域５と、ｎ−形半導体領域１（第１半導体領域）と、ｐ形（第２導電形）のベース領域２（第２半導体領域）と、ｎ＋形ソース領域３（第３半導体領域）と、絶縁部２０と、フィールドプレート電極１１（第１電極）と、ゲート電極１２と、ドレイン電極３１と、ソース電極３２（第２電極）と、を有する。
ソース電極３２は、半導体層Ｓの表面ＦＳ上に設けられている。ドレイン電極３１は、半導体層Ｓの裏面ＢＳ上に設けられている。
ｎ＋形ドレイン領域５は、半導体層Ｓ中の裏面ＢＳ側に設けられている。ｎ＋形ドレイン領域５は、ドレイン電極３１と電気的に接続されている。
ｎ−形半導体領域１は、ｎ＋形ドレイン領域５の上に設けられている。
ｎ−形半導体領域１の上には、ｐ形ベース領域２が選択的に設けられている。ｐ形ベース領域２はＸ方向において複数設けられ、それぞれのｐ形ベース領域２はＹ方向に延びている。
ｐ形ベース領域２は、表面ＦＳ側に設けられた第１部分２ａを有する。第１部分２ａのｐ形不純物濃度は、ｐ形ベース領域２の他の部分のｐ形不純物濃度と等しくてもよいし、これより高くてもよい。
ｎ＋形ソース領域３は、ｐ形ベース領域２の上に選択的に設けられている。ｎ＋形ソース領域３はＸ方向において複数設けられ、それぞれのｎ＋形ソース領域３はＹ方向に延びている。
ｎ＋形ソース領域３は、Ｘ方向において、ｐ形ベース領域２の第１部分２ａと並んでいる。第１部分２ａとｎ＋形ソース領域３は、Ｘ方向において交互に並んでいる。
フィールドプレート電極（以下、ＦＰ電極という）１１およびゲート電極１２は、絶縁部２０に囲まれている。
ＦＰ電極１１は、絶縁部２０を介してｎ−形半導体領域１に囲まれている。
ゲート電極１２はＦＰ電極１１の上に設けられ、Ｘ方向において絶縁部２０を介してｐ形ベース領域２と対面している。ゲート電極１２は、Ｚ方向（ｎ−形半導体領域１からｐ形ベース領域２に向かう方向）において、ＦＰ電極１１と離間している。
ＦＰ電極１１、ゲート電極１２、および絶縁部２０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
絶縁部２０は、第１面Ｓ１と、第１面Ｓ１と反対側の第２面Ｓ２と、を有する。第１面Ｓ１および第２面Ｓ２は、Ｙ方向およびＺ方向に沿う面である。第１面Ｓ１の一部は第１部分２ａに接しており、第２面Ｓ２の一部はｎ＋形ソース領域３に接している。
ｐ形ベース領域２、ｎ＋形ソース領域３、および絶縁部２０の上には、ソース電極３２が設けられている。ソース電極３２は、ｐ形ベース領域２、ｎ＋形ソース領域３、およびＦＰ電極１１と電気的に接続されている。
ドレイン電極３１に、ソース電極３２に対して正の電圧が印加された状態で、ゲート電極１２に閾値以上の電圧が加えられることで、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形ベース領域２の絶縁部２０近傍の領域にチャネル（反転層）が形成される。
ＭＯＳＦＥＴがオフ状態であり、かつソース電極３２の電位に対してドレイン電極３１に正の電位が印加されているときは、絶縁部２０とｎ−形半導体領域１との界面からｎ−形半導体領域１に向けて空乏層が広がる。これは、ゲート電極１２の下に、ソース電極３２と接続されたＦＰ電極１１が設けられているためである。この絶縁部２０とｎ−形半導体領域１との界面から広がる空乏層により、耐圧を高めることができる。
次に、図２および図３を用いて、第１実施形態に係る半導体装置１００の製造方法の一例について説明する。
図２および図３は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
まず、ｎ＋形半導体層５ａの上に、ｎ−形半導体層１ａが設けられた、半導体基板Ｓａを用意する。ｎ＋形半導体層５ａおよびｎ−形半導体層１ａの主成分は、シリコン、炭化シリコン、ガリウムヒ素、または窒化ガリウムである。
以下では、ｎ＋形半導体層５ａおよびｎ−形半導体層１ａの主成分がシリコンである場合について説明する。
次に、ｎ−形半導体層１ａに複数のトレンチＴｒを形成する。続いて、図２（ａ）に表すように、ｎ−形半導体層１ａの上面およびトレンチＴｒの内壁を熱酸化することで、酸化シリコンを含む絶縁層２１ａを形成する。絶縁層２１ａの上に、窒化シリコンを含む層をさらに形成してもよい。
次に、絶縁層２１ａの上にポリシリコンを含む導電層を形成する。この導電層をエッチバックすることで、それぞれのトレンチＴｒの内部に設けられたＦＰ電極１１が形成される。続いて、ＦＰ電極１１の上面を熱酸化することで、絶縁層２２ａを形成する。
次に、絶縁層２２ａよりも上側に設けられた絶縁層２１ａを除去し、ｎ−形半導体層１ａの上面およびトレンチＴｒの内壁の一部を露出させる。これらの露出した面を熱酸化することで、図２（ｂ）に表すように、絶縁層２３ａを形成する。絶縁層２３ａの膜厚は、例えば、絶縁層２１ａの膜厚よりも薄い。
次に、絶縁層２２ａの上および絶縁層２３ａの上に導電層を形成する。この導電層をエッチバックすることで、それぞれのトレンチＴｒの内部に設けられたゲート電極１２が形成される。続いて、ｎ−形半導体層１ａおよびゲート電極１２を覆う絶縁層２４ａを形成する。絶縁層２３ａおよび２４ａをパターニングすることで、図３（ａ）に表すように、絶縁層２１ａ〜２４ａを含む絶縁部２０が形成される。
次に、ｎ−形半導体層１ａの表面にｐ形不純物およびｎ形不純物を順次イオン注入し、ｐ形ベース領域２およびｎ＋形ソース領域３を形成する。このとき、絶縁部２０に対して一方の側にｎ＋形ソース領域３が位置し、他方の側に第１部分２ａが位置するように、ｐ形ベース領域２およびｎ＋形ソース領域３を形成する。すなわち、絶縁部２０に対して一方の側にのみ、ｎ＋形ソース領域３を形成する。ｎ−形半導体層１ａのうち、ｐ形ベース領域２およびｎ＋形ソース領域３以外の領域が、ｎ−形半導体領域１に相当する。
次に、これらの半導体領域および絶縁部２０を覆う金属層を形成する。この金属層をパターニングすることで、図３（ｂ）に表すように、ソース電極３２を形成する。
次に、ｎ＋形半導体層５ａが所定の厚みになるまで、ｎ＋形半導体層５ａの裏面を研磨する。この工程によりｎ＋形ドレイン領域５が形成される。
その後、ｎ＋形ドレイン領域５の下にドレイン電極３１を形成することで、図１に表す半導体装置１００が得られる。
ここで、本実施形態による作用および効果について説明する。
本実施形態によれば、半導体装置のオン抵抗を低減しつつ、熱による半導体装置の破壊を抑制することができる。
これは、以下の理由による。
半導体装置がＦＰ電極１１を有することで、半導体装置の耐圧を高めることができる。このため、ＦＰ電極１１によって耐圧が向上した分、ｎ−形半導体領域１の不純物濃度を高め、半導体装置のオン抵抗を低減することができる。
このとき、よりＦＰ電極１１同士の間隔が狭いほど、ｎ−形半導体領域１の不純物濃度を高くすることができる。
一方で、ＦＰ電極１１同士の間隔を狭くすると、ゲート電極１２の間隔も狭くなる。すなわち、ゲート電極１２によって形成されるチャネル同士の間隔も狭くなる。チャネル同士の間隔が狭くなると、チャネルを通ってｎ−形半導体領域１を流れる電流経路同士の重なりが大きくなる。電流経路同士の重なりが大きくなると、ｎ−形半導体領域１における発熱量が増加し、熱によって半導体装置が破壊される可能性が高くなる。
これに対して、本実施形態に係る半導体装置では、ｎ＋形ソース領域３とＸ方向において並び、絶縁部２０に接する第１部分２ａが設けられている。換言すると、絶縁部２０に対して一方の側にのみ、ｎ＋形ソース領域３が設けられている。
このような構成を採用することで、ゲート電極１２に電圧を印加した際に形成されるチャネル同士の間隔を広くすることができる。このため、それぞれのチャネルを通ってｎ−形半導体領域１を流れる電流経路同士の重なりが小さくなり、ｎ−形半導体領域１における発熱が抑制される。この結果、半導体装置の熱による破壊を抑制することが可能となる。
電流経路の重なりによる発熱は、例えば、ゲート電極１２のピッチが２．０μｍ以下、ｎ−形半導体領域１の不純物濃度が１．０×１０１６ａｔｍ／ｃｍ３以上の場合に特に問題となりうる。これは、ゲート電極１２のピッチが２μｍ以下では、電流経路の重なり幅が大きくなること、およびｎ−形半導体領域１の不純物濃度が高いと、ｎ−形半導体領域１において電流経路が広がりやすく、電流経路同士の重なりが大きくなることに起因する。
従って、本実施形態は、上述したようなゲート電極１２のピッチおよびｎ−形半導体領域１の不純物濃度を有する半導体装置に対して特に有効である。
一方で、絶縁部２０同士の間において、第１部分２ａおよびｎ＋形ソース領域３の形成を容易とするために、ゲート電極１２のピッチは、０．８μｍ以上であることが望ましい。そして、ゲート電極１２のピッチが０．８μｍ以上である場合、半導体装置の耐圧の観点から、ｎ−形半導体領域１における不純物濃度は、８．０×１０１６ａｔｍ／ｃｍ３以下であることが望ましい。
なお、ここでは、ピッチとは、ゲート電極１２が並べられている間隔を意味している。図１に表す例では、ピッチは、それぞれのゲート電極１２のＸ方向における端部同士の距離Ｐと等しい。
絶縁部２０の一方の側にのみｎ＋形ソース領域３を設けるにあたって、２つの第１部分２ａおよび２つのｎ＋形ソース領域３をＸ方向において交互に並べることも可能である。すなわち、一部のｐ形ベース領域２の上に、２つのｎ＋形ソース領域３を設け、他の一部のｐ形ベース領域２に２つの第１部分２ａを設けることも可能である。
ただし、図１に表す、第１部分２ａおよびｎ＋形ソース領域３がＸ方向において交互に並べられている場合の方が、２つの第１部分２ａおよび２つのｎ＋形ソース領域３がＸ方向において交互に並べられている場合に比べて、電流経路同士の重なりをより小さくすることができ、ｎ−形半導体領域１における発熱をより一層抑制することが可能である。
（変形例）
図４を用いて、第１実施形態の変形例に係る半導体装置の一例について説明する。
図４は、第１実施形態の変形例に係る半導体装置１１０の一部を表す断面図である。
変形例に係る半導体装置１１０は、半導体装置１００との比較において、ＦＰ電極１１およびゲート電極１２の構成が異なる。
具体的には、図４に表すように、半導体装置１１０は、Ｘ方向において互いに離間して並べられた、ＦＰ電極１１、ゲート電極１２ａおよび１２ｂを有する。ゲート電極１２ａおよび１２ｂは、ＦＰ電極１１とそれぞれのｐ形ベース領域２との間に設けられている。
本変形例においても、図１に表す形態と同様に、絶縁部２０に対して一方の側にのみｎ＋形ソース領域３が設けられているため、オン抵抗を低減しつつ、熱による半導体装置の破壊を抑制することが可能である。
ただし、ＦＰ電極１１とゲート電極１２がＺ方向において並んでいる場合、ＦＰ電極１１とゲート電極１２がＸ方向において並んでいる場合に比べて、ＦＰ電極１１とゲート電極１２の互いに対向する面積を小さくすることができる。ＦＰ電極１１とゲート電極１２の対向面積を小さくすることで、ＦＰ電極１１（ソース電極３２）とゲート電極１２との間の容量を低減することが可能となる。
すなわち、図１に表す半導体装置１００によれば、本変形例に係る半導体装置１１０に比べて、ゲート電極１２に電圧の印加を開始してからゲート電極１２に閾値以上の電圧が印加されるまでの、半導体装置のターンオン時間を短縮することができる。
また、ＦＰ電極１１とゲート電極１２がＺ方向において並んでいる場合、ＦＰ電極１１とゲート電極１２がＸ方向において並んでいる場合に比べて、絶縁部２０のＸ方向における長さが、長くなる。このため、図１に表す半導体装置１００によれば、本変形例に係る半導体装置１１０に比べて、チャネル密度を高め、オン抵抗を低減することができる。
一方で、チャネル密度を高めることで、上述した通り、電流経路の重なりによる発熱量の増加が生じる。従って、第１部分２ａを設けることによる半導体装置の発熱量の抑制は、ＦＰ電極１１とゲート電極１２がＺ方向において並んだ半導体装置１００に対してより有効である。
図４に表すようにＦＰ電極１１とゲート電極１２がＸ方向において並んでいる場合、電流経路の重なりによる発熱は、例えば、ゲート電極１２のピッチが４．５μｍ以下、ｎ−形半導体領域１の不純物濃度が０．５×１０１６ａｔｍ／ｃｍ３以上の場合に特に問題となりうる。
従って、本変形例は、上述したようなゲート電極１２のピッチおよびｎ−形半導体領域１の不純物濃度を有する半導体装置に対して特に有効である。
一方で、絶縁部２０同士の間において、第１部分２ａおよびｎ＋形ソース領域３の形成を容易とするために、ゲート電極１２のピッチは、２．５μｍ以上であることが望ましい。また、ゲート電極１２のピッチが２．５μｍ以上である場合、半導体装置の耐圧の観点から、ｎ−形半導体領域１における不純物濃度は、２．５×１０１６ａｔｍ／ｃｍ３以下であることが望ましい。
（第２実施形態）
図５を用いて、第２実施形態に係る半導体装置の一例について説明する。
図５は、第２実施形態に係る半導体装置２００の一部を表す断面図である。
第２実施形態に係る半導体装置２００は、半導体装置１００との比較において、ソース電極３２が第１電極部分３２ａを有し、ｐ＋形コンタクト領域４（第４半導体領域）をさらに有する点で異なる。
図５に表すように、ソース電極３２は、第１部分２ａとｎ＋形ソース領域３との間に設けられた第１電極部分３２ａを有する。第１電極部分３２ａは、Ｘ方向において隣り合う絶縁部２０の間に位置している。
あるいは、第１電極部分３２ａと絶縁部２０との間に第１部分２ａが設けられておらず、第１電極部分３２ａが絶縁部２０と接していてもよい。
ｐ＋形コンタクト領域４は、第１電極部分３２ａとｐ形ベース領域２との間に設けられている。図５に表すように、第１電極部分３２ａの下端が、Ｘ−Ｙ面に沿って、ｐ＋形コンタクト領域４の一部によって囲まれていてもよい。
半導体装置２００は、例えば、以下の方法により作製することができる。
まず、図２（ａ）〜図３（ａ）に表す工程と同様の工程を実行する。続いて、ｐ形ベース領域２およびｎ＋形ソース領域３を形成する。続いて、ｐ形ベース領域２のうち、ｎ＋形ソース領域３が設けられていない領域の一部を除去し、トレンチを形成する。
形成されたトレンチを通してｐ形ベース領域２の一部にｐ形不純物をイオン注入することで、ｐ＋形コンタクト領域４を形成する。続いて、トレンチを埋め込むように金属層を形成し、ソース電極３２を形成する。その後は、半導体装置１００の製造方法と同様に、ｎ＋形半導体層５ａの裏面を研磨し、ドレイン電極３１を形成することで、半導体装置２００が得られる。
ここで、本実施形態による作用および効果について説明する。
半導体装置２００をターンオフした際、半導体装置２００のインダクタンスによりドレイン電極３１にはサージ電圧が加わる。このサージ電圧によりｐ形ベース領域２の電位が上昇すると、半導体装置２００に含まれる寄生バイポーラトランジスタがラッチアップする場合がある。半導体装置が高温環境下で用いられる場合、寄生バイポーラトランジスタがラッチアップした際に流れる電流も大きく、この電流によって半導体装置がさらに発熱するため、熱によって半導体装置が破壊される可能性が高くなる。
これに対して、半導体装置が、第１電極部分３２ａおよびｐ＋形コンタクト領域４を有することで、ｐ形ベース領域２とソース電極３２との間の電気抵抗を低減することが可能となる。ｐ形ベース領域２とソース電極３２との間の電気抵抗を低減することで、サージ電圧がドレイン電極３１に印加された際の、ｐ形ベース領域２の電位の上昇を抑制することができる。このため、寄生バイポーラトランジスタのラッチアップが抑制され、熱による半導体装置の破壊も抑制される。
さらに、本実施形態に係る半導体装置では、ｎ＋形ソース領域３と第１部分２ａとの間に第１電極部分３２ａを設けている。このような構成によれば、絶縁部２０の両側にｎ＋形ソース領域３を設け、ｎ＋形ソース領域３同士の間にソース電極３２の一部を埋め込む場合に比べて、第１電極部分３２ａのＸ方向における長さおよびｐ＋形コンタクト領域４のＸ方向における長さを長くすることができる。
このため、絶縁部２０の両側にｎ＋形ソース領域が設けられている場合に比べて、ｐ形ベース領域２とソース電極３２との間の電気抵抗をより一層低減することが可能となる。
また、本実施形態では、第１電極部分３２ａと絶縁部２０との間に第１部分２ａが設けられている。このような構成を採用することで、第１電極部分３２ａを形成するためのトレンチを、ベース領域２の表面に形成する際に、マスクの位置ずれ等により、絶縁部２０がエッチングされる可能性を低減することができ、半導体装置の歩留まりを改善することが可能となる。
なお、本実施形態に係る半導体装置２００に対して、図４に表す第１実施形態の変形例のように、ＦＰ電極１１およびゲート電極１２がＸ方向において並んだ構造を適用することも可能である。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。実施形態に含まれる、例えば、ｎ＋形ドレイン領域５、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、ＦＰ電極１１、ゲート電極１２、絶縁部２０、ドレイン電極３１、およびソース電極３２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００、１１０、２００…半導体装置 １…ｎ−形半導体領域 ２…ｐ形ベース領域 ３…ｎ＋形ソース領域 ４…ｐ＋形コンタクト領域 ５…ｎ＋形ドレイン領域 １１…フィールドプレート電極 １２…ゲート電極 ２０…絶縁部 ３１…ドレイン電極 ３２…ソース電極

Claims (6)

  1. 第１導電形の不純物濃度が１．０×１０ １６ ａｔｍ／ｃｍ ３ 以上である第１導電形の第１半導体領域と、
    第１部分を有し、前記第１半導体領域の上に設けられた第２導電形の複数の第２半導体領域と、
    それぞれが前記複数の第２半導体領域のそれぞれの上に選択的に設けられ、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向においてそれぞれの前記第１部分と並ぶ第１導電形の複数の第３半導体領域と、
    それぞれが前記第２半導体領域同士の間に設けられ、一方の側が前記複数の第１部分のそれぞれに接し、他方の側が前記複数の第３半導体領域のそれぞれに接する複数の絶縁部と、
    それぞれが前記複数の絶縁部のそれぞれに囲まれ、それぞれの少なくとも一部が前記第１半導体領域に囲まれた複数の第１電極と、
    前記複数の第１電極と離間して設けられ、それぞれが前記複数の絶縁部のそれぞれに囲まれ、前記第２方向において前記複数の第２半導体領域のそれぞれと対面し、ピッチが２．０μｍ以下である複数のゲート電極と、
    前記複数の第３半導体領域の上に設けられ、前記複数の第１電極および前記複数の第３半導体領域と電気的に接続された第２電極と、
    を備え、
    前記複数の第２半導体領域のそれぞれにおいて、前記第１部分の第２導電形の不純物濃度は、前記第２半導体領域の他の部分の第２導電形の不純物濃度よりも高く、前記第２方向において前記第１部分と前記第３半導体領域との間に、前記第１部分よりも不純物濃度の低い前記第２半導体領域の一部が設けられた半導体装置。
  2. 第１導電形の第１半導体領域と、
    第１部分を有し、前記第１半導体領域の上に設けられた第２導電形の複数の第２半導体領域と、
    それぞれが前記複数の第２半導体領域のそれぞれの上に選択的に設けられ、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向においてそれぞれの前記第１部分と並ぶ第１導電形の複数の第３半導体領域と、
    それぞれが前記第２半導体領域同士の間に設けられ、一方の側が前記複数の第１部分のそれぞれに接し、他方の側が前記複数の第３半導体領域のそれぞれに接する複数の絶縁部と、
    それぞれが前記複数の絶縁部のそれぞれに囲まれ、それぞれの少なくとも一部が前記第１半導体領域に囲まれた複数の第１電極と、
    前記複数の第１電極と離間して設けられ、それぞれが前記複数の絶縁部のそれぞれに囲まれ、前記第２方向において前記複数の第２半導体領域のそれぞれと対面する複数のゲート電極と、
    前記複数の第３半導体領域の上に設けられ、前記複数の第１電極および前記複数の第３半導体領域と電気的に接続された第２電極と、
    を備え、
    前記複数の第２半導体領域のそれぞれにおいて、前記第１部分の第２導電形の不純物濃度は前記第２半導体領域の他の部分の第２導電形の不純物濃度よりも高く、
    前記第２電極は、前記第２方向において、それぞれが前記複数の第３半導体領域のそれぞれと前記複数の第１部分のそれぞれとの間に設けられた複数の第１電極部分を有する半導体装置。
  3. それぞれが前記複数の第２半導体領域のそれぞれと前記複数の第１電極部分のそれぞれとの間に設けられた第２導電形の複数の第４半導体領域をさらに備え、
    前記複数の第４半導体領域のそれぞれの第２導電形の不純物濃度は、前記複数の第２半導体領域のそれぞれの第２導電形の不純物濃度よりも高い請求項２記載の半導体装置。
  4. 前記複数のゲート電極のピッチは、２．０μｍ以下であり、
    前記第１半導体領域の第１導電形の不純物濃度は、１．０×１０１６ａｔｍ／ｃｍ３以上である請求項２又は３に記載の半導体装置。
  5. 前記複数の絶縁部のそれぞれは、
    前記第１方向および前記第２方向に対して垂直な第３方向と、前記第１方向と、に沿う第１面と、
    前記第１面と反対側の第２面と、
    を有し、
    複数の前記第１面のそれぞれは、前記複数の第１部分のそれぞれに接し、
    複数の前記第２面のそれぞれは、前記複数の第３半導体領域のそれぞれに接する請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１部分および前記第３半導体領域は、前記第２方向において交互に並べられた請求項１〜５のいずれか１つに記載の半導体装置。
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