JP2013062344A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】実施形態は、高耐圧と低オン抵抗とを同時に実現することが可能で製造が容易な半導体装置およびその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電形の半導体層と、前記半導体層の第１主面に設けられた第２導電形の第１半導体領域と、前記第１半導体領域の表面に選択的に設けられた第１導電形の第２半導体領域と、を備える。そして、前記半導体層に設けられたトレンチの内部において、前記第１半導体領域および前記第２半導体領域に絶縁膜を介して向き合う第１制御電極と、前記第１主面側から前記トレンチの前記底面側に延在し、前記第１制御電極よりも前記底面側に位置する第２制御電極と、を備える。前記半導体層は、前記第１半導体領域の前記第２主面側の端と、前記第２制御電極の前記底面側の端と、の間の深さに設けられ、前記半導体層の他の部分よりも第１導電形のキャリア濃度が低い第１の部分を有する。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
電力制御用の半導体装置には、高電圧に対する耐性と、電力の損失を抑制するためのオン抵抗の低減と、が求められる。一方、半導体装置における高耐圧化とオン抵抗の低減とは、相反する物性を求める要請であり、その設計にトレードオフが存在する。
例えば、６０〜２５０Ｖ系のパワーＭＯＳＦＥＴでも、ドレイン・ソース間電圧Ｖｄｓｓおよびオン抵抗ＲｏｎＡに対しドリフト層の抵抗が支配的である。そして、ドリフト層に低濃度のエピタキシャル層を用いることにより耐圧を上げることが可能であるが、ＯＮ抵抗は高くなってしまう。このため、高耐圧と低オン抵抗とを同時に実現する新規な構造の検討が進められてきた。しかしながら、その構造は複雑となり製造コストが増大する傾向にある。そこで、高耐圧と低オン抵抗とを同時に実現することが可能で製造が容易な半導体装置が必要とされている。
特開２００８−１２４３４６号公報
実施形態は、高耐圧と低オン抵抗とを同時に実現することが可能で製造が容易な半導体装置およびその製造方法を提供する。
実施形態に係る半導体装置は、第１導電形の半導体層と、前記半導体層の第１主面に設けられた第２導電形の第１半導体領域と、前記第１半導体領域の表面に選択的に設けられた第１導電形の第２半導体領域と、を備える。そして、前記半導体層に設けられたトレンチの内部において、前記第１半導体領域および前記第２半導体領域に絶縁膜を介して向き合う第１制御電極と、前記第１主面側から前記トレンチの前記底面側に延在し、前記第１制御電極よりも前記底面側に位置する第２制御電極と、を備える。前記半導体層は、前記第１半導体領域の前記第２主面側の端と、前記第２制御電極の前記底面側の端と、の間の深さに設けられ、前記半導体層の他の部分よりも第１導電形のキャリア濃度が低い第１の部分を有する。
第１実施形態に係る半導体装置を模式的に示す断面図である。 第１実施形態に係る半導体装置のキャリア濃度分布と電界分布とを示すグラフである。 比較例に係る半導体装置のキャリア濃度分布と電界分布とを示すグラフである。 別の比較例に係る半導体装置のキャリア濃度分布と電界分布とを示すグラフである。 第１実施形態に係る半導体装置の製造過程を模式的に示す断面図である。 図５に続く製造過程を模式的に示す断面図である。 図６に続く製造過程を模式的に示す断面図である。 図７に続く製造過程を模式的に示す断面図である。 図８に続く製造過程を模式的に示す断面図である。 第２実施形態に係る半導体装置を模式的に示す断面図である。 第２実施形態に係る半導体装置の製造過程を模式的に示す断面図である。 第３実施形態に係る半導体装置を模式的に示す断面図である。 第３実施形態に係る半導体装置のキャリア濃度分布と電界分布とを示すグラフである。 第３実施形態の変形例に係る半導体装置を模式的に示す断面図である。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。以下の実施形態では、第１導電形をｎ形、第２導電形をｐ形とする例を用いて説明するが、これに限られる訳ではなく、第１導電形をｐ形、第２導電形をｎ形とすることも可能である。
［第１実施形態］
図１は、第１実施形態に係る半導体装置１００を模式的に示す断面図である。同図に示すように、半導体装置１００は、フィールドプレート電極（ＦＰ電極）９を備えるトレンチゲート型のパワーＭＯＳＦＥＴ（Metal Oxcide Smiconductor Fieild Effect Transistor）である。
半導体装置１００は、ｎ＋ドレイン層２の上に設けられたｎ形ドリフト層３（第１導電形の半導体層）と、ｎ形ドリフト層３の第１主面３ａに設けられたｐ形ベース領域１５（第１半導体領域）と、ｐ形ベース領域１５の表面に選択的に設けられたｎ形ソース領域１７（第２半導体領域）と、を備える。
ｎ形ドリフト層３には、第１主面３ａから第２主面３ｂの側にトレンチ５が設けられる。トレンチ５の底面５ａは、ｐ形ベース領域１５よりも第２主面３ｂの側に位置する。そして、トレンチ５の内部には、ゲート絶縁膜１２を介してｐ形ベース領域１５とｎ形ソース領域１７とに向き合う２つのゲート電極７（第１制御電極）が設けられる。
図１中に示すように、ｎ形ドリフト層３の第１主面３ａは、ｎ形ソース領域１７の表面である。そして、便宜上、ｎ形ドリフト層３のｐ形ベース領域１５およびｎ形ソース領域１７を除いた部分を、単にｎ形ドリフト層３と言及する場合がある。また、以下の説明で深さに言及する場合は、第１主面３ａから第２主面３ｂに向かう方向の位置関係を意味する。
トレンチ５の内部には、第１主面３ａの側からトレンチ５の底面５ａの側に延在するＦＰ電極９（第２制御電極）が設けられる。ＦＰ電極９のトレンチ５の底面側の端９ｂは、ゲート電極７の底面側の端７ａよりも底面５ａの側に位置する。そして、ＦＰ電極９は、ＦＰ絶縁膜１３を介してトレンチ５の内面に向き合う。また、ＦＰ電極９のソース電極２９（第１主電極）の側の部分９ａは、２つのゲート電極７の間に延在する。
ｐ形ベース領域１５とｎ形ソース領域１７とには、ソース電極２９が電気的に接続される。例えば、図１に示すように、ｎ形ソース領域１７の表面と、ｎ形ソース領域１７を貫通したコンタクトトレンチ２３の底面に設けられたｐ＋コンタクト領域１９の表面と、に接するように形成される。
一方、ｎ形ドリフト層３の第２主面３ｂの側には、ドレイン電極２７（第２主電極）が設けられる。例えば、ドレイン電極２７は、ｎ形不純物をｎ形ドリフト層３よりも高濃度に含んだｎ＋ドレイン層２を介して、ｎ形ドリフト層３に電気的に接続される。
さらに、ｐ形ベース領域１５の第２主面３ｂの側の端１５ａと、トレンチ５の底面側におけるＦＰ電極９の端９ｂと、の間の深さに、ｎ形ドリフト層３の他の部分よりｎ形キャリア濃度が低い第１の部分２１が設けられる。すなわち、ドリフト層３は、第１の部分２１を有する。第１の部分２１は、例えば、ｎ形ドリフト層３に含まれるｎ形不純物よりも低濃度のｐ形不純物を含み、ｎ形不純物を補償することにより、ｎ形ドリフト層３の他の部分よりもキャリア濃度の低いｎ形となる。また、ｎ形ドリフト層をエピタキシャル成長する過程で、ｎ形不純物のドープ量を減らすか、もしくは、ｐ形不純物を添加することにより形成しても良い。
本実施形態では、第１の部分２１にｐ形不純物をイオン注入し、他の部分よりも低濃度のｎ形とする例について説明する。また、図１に示すように、第１の部分２１は、ゲート電極７におけるトレンチ５の底面側の端７ａの深さに設けられる。例えば、第１の部分２１に含まれるｐ形不純物の濃度ピークの位置が、ゲート電極７の端７ａと同じ深さとなるように形成する。ここで、深さが同じとは、厳密な意味で同じと言うだけでなく、その近傍に位置することを含む。
また、第１の部分２１は、ゲート電極７の端７ａと、ＦＰ電極９の端９ｂと、の間の深さに設けても良い。好ましくは、端７ａの第２主面３ｂの側の近傍に設ける。
図２は、半導体装置１００のキャリア濃度分布と電界分布とを示すグラフである。図２（ａ）は、縦軸にｎ形ドリフト層３およびｐ形ベース領域１５、ｎ形ソース領域１７のキャリア濃度を示し、横軸にｎ＋ドレイン層２からの距離を示している。図２（ｂ）では、縦軸に電界強度を示し、横軸にｎ＋ドレイン層２からの距離を示している。
図２（ａ）には、ｎ形ソース領域１７の電子濃度３１、ｐ形ベース領域１５の正孔濃度３２、およびｎ形ドリフト層３の電子濃度３７がそれぞれ示されている。以下、電子濃度をｎ形キャリア濃度、正孔濃度をｐ形キャリア濃度と称する。
ｐ形ベース領域１５とｎ形ドリフト層３との間の境界、すなわち、ｐ形ベース領域１５の第２主面３ｂ側の端は、ｎ＋ドレイン層２から−６．６μｍ離れた所に位置する。ｎ形ドリフト層３のｎ形キャリア濃度は、２．３×１０１６ｃｍ−３である。そして、ｎ＋ドレイン層２の側の端３９でｎ形キャリア濃度が高くなる。このようなキャリア濃度分布は、ｎ形ドリフト層３をｎ＋ドレイン層２の上にエピタキシャル成長する間に、ｎ＋ドレイン層２からｎ形ドリフト層３へｎ形不純物が拡散することにより生じる。
図２（ａ）中に、第１の部分２１に含まれるｐ形不純物２５の分布を破線で示す。ｐ形不純物２５は、ｎ＋ドレイン層２から−５．８μｍ離れた位置に濃度ピークを有する。これに対応して、第１の部分２１のｎ形キャリア濃度は、ｐ形不純物のピーク位置において最も低くなり、他の部分よりも低濃度になる。
図２（ｂ）は、ｎ形ドリフト層３におけるブレイクダウン時の電界分布を示している。この電界分布は、図２（ａ）に示すキャリア濃度分布に基づくシミュレーションにより得られる。
例えば、ゲート電極７の端７ａの深さ位置と、ＦＰ電極９のトレンチ５の底面側の端９ｂの深さ位置とに対応して、ブレークダウンポイントとなる２つの電界集中が生じる。電界ピークＡ１は、ゲート電極７の端７ａの深さの電界集中に対応し、電界ピークＡ２は、ＦＰ電極９の端９ｂの深さの電界集中に対応する。半導体装置１００におけるドレイン・ソース間のブレイクダウン電圧Ｖｄｓｓは１０６Ｖ、オン抵抗ＲｏｎＡは３５．５ｍΩｍｍ２と見積られる。
図３は、比較例に係る半導体装置１１０（図示しない）のキャリア濃度分布と電界分布とを示すグラフである。図４は、別の比較例に係る半導体装置１２０（図示しない）のキャリア濃度分布と電界分布とを示すグラフである。半導体装置１１０および１２０では、共に、第１の部分２１が設けられず、図３（ａ）および図４（ａ）に示すｐ形不純物２５がないキャリア濃度分布を有する。他の部分は、図１に示す半導体装置１００と同じ構成を有する。
そして、半導体装置１１０のｎ形ドリフト層３のｎ形キャリア濃度は、半導体装置１００と同じ２．３×１０１６ｃｍ−３である。一方、半導体装置１２０におけるｎ形ドリフト層３のｎ形キャリア濃度は、１．４×１０１６ｃｍ−３である。
図３（ｂ）に示すように、半導体装置１１０では、ｐ形ベース領域１５とｎ形ドリフト層３との間のｐｎ接合よりも、ややｎ＋ドレイン層２の側に寄ったところ（ｎ＋ドレイン層２から−６．２μｍ離れた位置）に電界が集中し１つの電界ピークＢが生じる。この位置は、図２（ｂ）に示す電界ピークＡ１と同じ位置であり、電界ピークＡ１よりも電界ピークＢの電界強度が高い。そして、半導体装置１１０のブレイクダウン電圧Ｖｄｓｓは６３Ｖであり、オン抵抗ＲｏｎＡは３４ｍΩｍｍ２と見積もられる。
半導体装置１００と１１０を比較すると、ブレイクダウン電圧は、半導体装置１００の方が高く、オン抵抗は、半導体装置１１０の方がやや小さい。両者の違いは、第１の部分２１の有無だけであるから、第１の部分２１は、ブレイクダウン電圧を向上させることがわかる。すなわち、第１の部分２１を設けることにより、その部分の電界Ａ３が上昇し、ｐｎ接合の近傍の電界集中が緩和される。これにより、図３（ｂ）に示す電界ピークＢが、図２（ｂ）に示す電界ピークＡ１に低減される。さらに、ｎ＋ドレイン層２の側に新たな電界集中が生じ、電界ピークＡ２が生じる。その結果、電界分布の積分であるブレイクダウン電圧が上昇する。一方、オン抵抗は、低濃度の第１の部分２１を設けることにより大きくなるが、その増加量はわずかであり、ブレイクダウン電圧を上昇させる効果が優る。
一方、図４（ｂ）に示すように、半導体装置１２０の電界分布では、ｐｎ接合側の電界ピークＣ１と、ｎ＋ドレイン層２の側の電界ピークＣ２とが生じる。電界ピークＣ１と電界ピークＣ２とは同じ強度であり、半導体装置１００の電界ピークＡ１の電界強度よりも低い。そして、半導体装置１２０のブレイクダウン電圧Ｖｄｓｓは、１１４Ｖとなり、半導体装置１００よりも高くなる。しかしながら、ｎ形ドリフト層３のｎ形キャリア濃度が低いため、オン抵抗ＲｏｎＡは４０ｍΩｍｍ２となり、半導体装置１００よりも約１０％高い。
上記の半導体装置１００、１１０および１２０の関係を、別の見方からすれば、本実施形態の効果を次のように説明することができる。例えば、半導体装置１２０のオン抵抗を下げるために、単純にｎ形ドリフト層３のｎ形キャリア濃度を高くすると、半導体装置１１０のようにブレイクダウン電圧が低下してしまう。そこで、ｎ形ドリフト層３の中に第１の部分２１を設けることにより、ブレイクダウン電圧を上昇させる。これにより、高いブレイクダウン電圧と、低いオン抵抗と、を兼ね備えた半導体装置１００を実現することができる。
半導体装置１００において、ブレイクダウン電圧の上昇幅は、第１の部分２１を設ける位置、および、そこに含まれるｐ形不純物の量に依存して変化する。そして、第１の部分２１の位置およびｐ形不純物の量を好適に設計することにより、所望のブレイクダウン電圧およびオン抵抗を実現することができる。
また、前述したように、ｐｎ接合側に生じる電界集中は、ゲート電極７のトレンチ５の底面側の端７ａの深さに生じる。この電界集中を緩和するためは、本実施形態に示すように、ゲート電極７の端７ａのｎ＋ドレイン層２の側の近傍に第１の部分２１を設けることが望ましい。
次に、図５〜図９を参照して、半導体装置１００の製造過程を説明する。図５（ａ）〜図９（ｂ）は、各工程におけるウェーハの部分断面を示す模式図である。
まず、図９（ａ）に示すように、ｎ形ドリフト層３に設けられたトレンチ５の内部に、ＦＰ電極９を形成する。例えば、ｎ形ドリフト層３は、シリコン基板の上にエピタキシャル成長されたｎ形シリコン層である。シリコン基板は、高濃度のｎ形不純物を含むｎ＋基板であり、ｎ＋ドレイン層２を兼ねる。トレンチ５は、例えば、シリコン酸化膜（ＳｉＯ２膜）をマスクとして、ｎ形ドリフト層３を選択的にドライエッチングすることにより形成される。
続いて、トレンチ５の内面を熱酸化し、ＦＰ絶縁膜１３を形成する。さらに、ウェーハの表面にｎ形ポリシリコン層を堆積しトレンチ５の内部を埋め込む。そして、トレンチ５の内部にＦＰ電極９となるｎ形ポリシリコンを残して、ウェーハ表面のポリシリコン層をエッチバックする。
次に、図５（ｂ）に示すように、ウェーハ表面からＦＰ絶縁膜１３をエッチバックし、ＦＰ電極９の一部を露出させる。
次に、図６（ａ）に示すように、トレンチ５の上部の内面を熱酸化し、ゲート絶縁膜１２を形成する。同時に、ＦＰ電極９の露出した部分９ａの表面も熱酸化され、絶縁膜１４が形成される。絶縁膜１４は、ゲート電極７とＦＰ電極９との間を絶縁する。
続いて、ｎ形ポリシリコン層をウェーハ表面に堆積し、ゲート絶縁膜１２と絶縁膜１４との間の空間を埋め込む。さらに、ゲート電極７となるｎ形ポリシリコンを残して、ウェーハ表面に堆積したｎ形ポリシリコン層をエッチバックする。
これにより、図６（ｂ）に示すように、トレンチ５の側壁にゲート絶縁膜１２を介して対向する２つのゲート電極７が形成される。そして、ｎ形ドリフト層３の第１主面３ａの側からトレンチ５の底面５ａに向けて、ゲート電極７よりも深く延在するＦＰ電極９が形成される。
次に、図７（ａ）に示すように、ｎ形ドリフト層３の第１主面３ａの側から、例えば、ｐ形不純物であるボロン（Ｂ）をイオン注入する。続いて、熱処理を加えてイオン注入したｐ形不純物を活性化させ、さらに、拡散させる。
これにより、図７（ｂ）に示すように、ｐ形ベース領域１５が形成される。例えば、１０００℃の温度で、１０分間程度の熱処理を行う。同図に示すように、ｐ形ベース領域１５の第２主面３ｂの側の端１５ａは、ゲート電極７におけるトレンチ５の底面側の端７ａよりも浅くなるように形成する。
次に、図８（ａ）に示すように、ｎ形ドリフト層３の第１主面３ａの側から、例えば、ｎ形不純物である砒素（Ａｓ）と、ｐ形不純物であるボロン（Ｂ）と、をイオン注入する。砒素の注入のエネルギーは、例えば、３０ｋｅＶとする。一方、ボロンの注入エネルギーは、例えば、ゲート電極７におけるトレンチ５の底面側の端７ａと同じ深さに注入されるように設定する。また、ボロンのドーズ量は、ｎ形ドリフト層３をｐ形に反転させない量、例えば、６×１０１１ｃｍ−２とする。これにより、ｐ形ベース領域１５の第１主面３ａの側の表面近傍に砒素がイオン注入され、ｐ形ベース領域１５の第２主面３ｂの側の端１５ａよりも深い位置に、ボロンがイオン注入される。
続いて、熱処理を加えてイオン注入したｐ形不純物（Ｂ）およびｎ形不純物（Ａｓ）を活性化させる。この際の熱処理温度を、例えば、８００℃として、ボロンの拡散を抑制する。これにより、図８（ｂ）に示すように、ｐ形ベース領域１５の表面にｎ形ソース領域１７が形成され、ｐ形ベース領域１５の端１５ａよりも深い位置（ゲート電極７の端７ａと同じ深さ）に第１の部分２１が形成される。これにより、ゲート電極７が、ゲート絶縁膜１２を介してｐ形ベース領域１５とｎ形ソース領域１７とに向き合うトレンチゲート構造が形成される。
次に、図９に示すように、トレンチ５の上に層間絶縁膜４３を形成し、他の部分の絶縁膜を除去する。そして、ｎ形ソース領域１７の表面からｐ形ベース領域１５に達するコンタクトトレンチ２３を形成し、その底面にｐ＋コンタクト領域１９を形成する。
続いて、図９（ｂ）に示すように、ｎ形ソース領域１７およびｐ＋コンタクト領域１９に接し、層間絶縁膜４３を覆うソース電極２９を形成する。一方、ｎ＋ドレイン層２の裏面側（ｎ形ドリフト層３とは反対側の表面）にドレイン電極２７を形成する。そして、ウェーハから個々のチップを切り出し、所定のパッケージに組み込むことにより半導体装置１００を完成する。
上記の通り、本実施形態では、ｎ形ドリフト層３において、他の部分よりもｎ形キャリア濃度が低い第１の部分２１を設けることにより、ゲート電極７の端７ａの近傍における電界集中を緩和しブレイクダウン電圧を上昇させる。これにより、ｎ形ドリフト層のｎ形キャリア濃度を高くしてオン抵抗を低減することが可能となる。
また、本実施形態は、ｎ形ドリフト層３にｐ形不純物をイオン注入する工程を付加することにより容易に実施することができる。このため、製造コストを上昇させることなく、高耐圧、低オン抵抗の半導体装置を実現することができる。
半導体装置１００では、１００Ｖ以上のブレイクダウン電圧を確保し、オン抵抗を１０％低減することが可能である。これにより、例えば、チップサイズを１０％縮小することが可能であり、製造コストの低減を図ることができる。
［第２実施形態］
図１０は、第２実施形態に係る半導体装置２００を模式的に示す断面図である。半導体装置２００では、第１の部分２１に代えて、トレンチ５の底部を囲む第２の部分４７がｎ形ドリフト層３に設けられる点で、図１に示す半導体装置１００と相違する。すなわち、ドリフト層３は、第２の部分４７を有する。第２の部分４７は、ｎ形ドリフト層３の他の部分よりもｎ形キャリア濃度が低く設けられる。
図１１（ａ）に示すように、ｎ形ドリフト層３の第１主面３ａにハードマスク４９を形成し、例えば、ドライエッチング法を用いて第２主面３ｂの方向にトレンチ５を形成する。続いて、ハードマスク４９を注入マスクとして、例えば、ボロン（Ｂ）をイオン注入し、トレンチ５の底部に注入層４７ａを形成する。
ハードマスク４９は、例えば、ＳｉＯ２膜であり、トレンチ５の平面形状にパターニングされる。ボロンの注入エネルギーは、例えば、３０ｋｅＶであり、ドーズ量は、ｎ形ドリフト層３をｐ形に反転させない量とする。
続いて、図５〜図９の工程を実施することにより、図１０に示す半導体装置２００を完成する。ただし、本実施形態では、第１の部分２１を形成するｐ形不純物のイオン注入は行わない。
トレンチ５の底部に形成された注入層４７ａは、後続の工程における熱処理により活性化され第２の部分４７となる。例えば、ボロンのイオン注入後に熱処理を行い、図１１（ｂ）に示すように活性化させても良い。さらに、ｐ形ベース領域１５を形成する際の熱処理により、第２の部分４７に含まれるボロンは拡散され再分布する。これにより、第２の部分４７におけるボロンのピーク濃度は、第１の部分２１よりも低濃度となる傾向にある。このため、例えば、トレンチ５の底部に注入されるボロンのドーズ量を、第１の部分２１を形成するボロンのドーズ量よりも高くすることができる。具体的には、例えば、ドーズ量を８×１０１２ｃｍ−２として、第１の部分２１よりも１桁多くすることができる。
本実施形態によれば、トレンチ５の底部を囲む第２の部分４７を設けることにより、ｐｎ接合側の電界集中を緩和させ、電界ピークＢ（図３（ｂ）参照）を低減する。そして、トレンチ５の底部を空乏化させ電界強度を高めることができる。これにより、ブレイクダウン電圧を向上させ、ｎ形ドリフト層３のｎ形キャリア濃度を高くすることにより、高耐圧、低オン抵抗の半導体装置を実現することが可能となる。また、本実施形態も、トレンチ５の底部にイオン注入する工程を付加することにより容易に実施することができる。
［第３実施形態］
図１２は、第３実施形態に係る半導体装置３００を模式的に示す断面図である。半導体装置３００は、第１の部分２１および第２の部分４７の両方を有する点で、半導体装置１００および２００と相違する。
図１３（ａ）のキャリア濃度分布に示すように、半導体装置３００は、ゲート電極７の端７ａの深さ位置の近傍にｐ形不純物２５を含み、トレンチ５の底部にｐ形不純物４５を含む。ｎ形ドリフト層３のｎ形キャリア濃度３７は、半導体装置１００と同じ２．３×１０１６ｃｍ−３である。
図１３（ｂ）に示す電界分布は、２つの電界集中部に対応する電界ピークＤ１およびＤ２と、第１の部分２１に対応して電界が上昇した部分Ｄ３と、を有する。本実施形態では、第１の部分２１に対応する部分Ｄ３に加えて、トレンチ５の底部に設けられた第２の部分４７により、ｎ＋ドレイン層２の側の電界ピークＤ２が押し上げられる。これにより、ブレイクダウン電圧Ｖｄｓｓは１１０Ｖに上昇する。一方、オン抵抗ＲｏｎＡは、３６．８ｍΩｍｍ２とやや高くなるがその増分は小さい。したがって、半導体装置１００と同等のブレイクダウン電圧を確保しながら、ｎ形ドリフト層３のｎ形キャリア濃度を高くしてオン抵抗を低減することが可能である。
図１４は、本実施形態の変形例に係る半導体装置４００を模式的に示す断面図である。半導体装置４００では、トレンチ５５の底面側にＦＰ電極５３が設けられ、第１主面３ａの側にゲート電極５４が設けられる。すなわち、本変形例では、ゲート電極５４とＦＰ電極５３とが、同図中の上下に配置された点で、ＦＰ電極９が２つのゲート電極７の間に延在する半導体装置３００と相違する。
半導体装置４００においても、ゲート電極５４におけるトレンチ５５の底面側の端の深さに第１の部分２１が設けられ、トレンチ５５の底部を囲む第２の部分４７が設けられている。この構造は、例えば、トレンチ５５の幅が狭い場合に適し、高耐圧、低オン抵抗の半導体装置を容易に実現することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２・・・ｎ＋ドレイン層、 ３・・・ｎ形ドリフト層、 ３ａ・・・第１主面、 ３ｂ・・・第２主面、 ５、５５・・・トレンチ、 ５ａ・・・底面、 ７・・・ゲート電極、 ７ａ・・・ゲート電極の端、 ９・・・フィールドプレート（ＦＰ）電極、 ９ａ・・・ＦＰ電極の部分、 ９ｂ・・・ＦＰ電極の端、 １２、５４・・・ゲート絶縁膜、 １３、５３・・・フィールドプレート（ＦＰ）絶縁膜、 １４・・・絶縁膜、 １５・・・ｐ形ベース領域、 １５ａ・・・ｐ形ベース領域の端、 １７・・・ｎ形ソース領域、 １９・・・ｐ＋コンタクト領域、 ２１・・・第１の部分、 ２３・・・コンタクトトレンチ、 ２５、４５・・・ｐ形不純物、 ２７・・・ドレイン電極、 ２９・・・ソース電極、 ４３・・・層間絶縁膜、 ４７・・・第２の部分、 ４７ａ・・・注入層、 ４９・・・ハードマスク、 １００〜４００・・・半導体装置

Claims (8)

  1. 第１導電形の半導体層と、
    前記半導体層の第１主面に設けられた第２導電形の第１半導体領域と、
    前記第１半導体領域の表面に選択的に設けられた第１導電形の第２半導体領域と、
    前記半導体層の第１主面から第２主面に向かう方向に設けられたトレンチであって、その底面が前記第１半導体領域よりも前記第２主面側に位置する前記トレンチの内部において、前記第１半導体領域および前記第２半導体領域に絶縁膜を介して向き合う第１制御電極と、
    前記第１主面側から前記トレンチの前記底面に向けて延在し、前記第１制御電極よりも前記底面側に位置する第２制御電極と、
    前記第１半導体領域と前記第２半導体領域とに電気的に接続された第１主電極と、
    前記半導体層の前記第２主面側に電気的に接続された第２主電極と、
    を備え、
    前記半導体層は、前記第１主面から前記第２主面の方向において、前記第１半導体領域の前記第２主面側の端と、前記第２制御電極の前記底面側の端と、の間の深さに設けられ、前記半導体層の他の部分よりも第１導電形のキャリア濃度が低い第１の部分を有することを特徴とする半導体装置。
  2. 前記第１の部分は、前記半導体層に含まれる第１導電形の不純物よりも低濃度の第２導電形不純物を含むことを特徴とする請求項１記載の半導体装置。
  3. 前記第１制御電極における前記トレンチの前記底面側の端は、前記第１半導体領域よりも前記第２主面側に設けられ、
    前記第１の部分に含まれる前記第２導電形の不純物は、前記第１制御電極の前記底面側の端と同じ深さに濃度ピークを有することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１制御電極における前記トレンチの前記底面側の端は、前記第１半導体領域よりも前記第２主面側に設けられ、
    前記第１の部分は、前記第１制御電極の前記底面側の端と、前記第２制御電極の前記底面側の端と、の間に設けられたことを特徴とする請求項１または２に記載の半導体装置。
  5. 前記半導体層は、前記トレンチの底部を囲む前記半導体層の一部分であって、前記第１の部分を除く前記半導体層の他の部分よりも第１導電形のキャリア濃度が低い第２の部分をさらに有することを特徴とする請求項１記載の半導体装置。
  6. 前記第２の部分は、前記半導体層に含まれる第１導電形の不純物よりも低濃度の第２導電形不純物を含むことを特徴とする請求項５記載の半導体装置。
  7. 第１導電形の半導体層と、
    前記半導体層の第１主面に設けられた第２導電形の第１半導体領域と、
    前記第１半導体領域の表面に選択的に設けられた第１導電形の第２半導体領域と、
    前記半導体層の第１主面から第２主面に向かう方向に設けられたトレンチであって、その底面が前記第１半導体領域よりも前記第２主面側に位置する前記トレンチの内部において、前記第１半導体領域および前記第２半導体領域に絶縁膜を介して向き合う第１制御電極と、
    前記第１主面側から前記トレンチの前記底面側に延在し、前記第１制御電極よりも前記底面側に位置する第２制御電極と、
    前記第１半導体領域と前記第２半導体領域に電気的に接続された第１主電極と、
    前記半導体層の前記第２主面側に電気的に接続された第２主電極と、
    を備え、
    前記半導体層は、前記トレンチの底部を囲む前記半導体層の一部分であって、前記半導体層に含まれる第１導電形の不純物よりも低濃度の第２導電形の不純物を含み、前記半導体層の他の部分よりも第１導電形のキャリア濃度が低い部分を有することを特徴とする半導体装置。
  8. 第１導電形の半導体層の第１主面に設けられたトレンチの内部に、前記トレンチの側壁に絶縁膜を介して対向する第１制御電極と、前記第１主面側から前記トレンチの底面に向けて前記第１制御電極よりも深く延在する第２制御電極と、を形成する工程と、
    前記第１主面側から前記半導体層に第２導電形の不純物をイオン注入し、熱処理を加えて第２導電形の第１半導体領域を形成する工程と、
    前記第１主面側から前記第１半導体領域よりも深い位置に、前記半導体に含まれる第１導電形の不純物よりも低濃度の第２導電形の不純物をイオン注入する工程と、
    前記第１主面側から前記第１半導体領域に第１導電形の不純物をイオン注入する工程と、
    前記第１半導体領域よりも深い位置にイオン注入された前記第２導電形の不純物と、前記第１半導体領域にイオン注入された前記第１導電形の不純物と、を同時に熱処理し活性化させる工程と、
    を備えたことを特徴とする半導体装置の製造方法。
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