JP2013201361A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】閾値電圧やオン抵抗の上昇を抑えつつパンチスルーを抑制するとともに、Ｌ負荷耐量の低下を防ぐことが可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板３には、トレンチ１９間における幅方向所定領域において、トレンチ１９の上端部よりも底部が深い位置となるように溝状に形成された段差部４０が設けられている。さらに、Ｐ型チャンネル層１７の表面側において、各トレンチ１９から離れた中間位置且つ、段差部４０における幅方向中間位置に、裏面側に凹む凹状に形成された溝部２７が形成され、この溝部２７内には、絶縁層２９が埋め込まれている。Ｐ型チャンネル層１７における溝部２７の下部領域は、深さ方向所定領域Ｒよりも深い位置にまで及ぶパンチスルーストッパー層３１として構成されている。
【選択図】図２

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

従来、大電流に対応するパワー用の半導体装置として、トレンチゲート構造を有するパワーＭＯＳＦＥＴが提案されている。そして、このようなパワーＭＯＳＦＥＴでは、ドレイン層に高電圧が印加されると、空乏層がチャンネル領域まで広がり、ソース層とドレイン層との間でパンチスルーが発生し、半導体装置が破壊されてしまうといった問題がある。そこで、パワーＭＯＳＦＥＴにおいて、パンチスルーを抑制する技術として、例えば、下記特許文献１、２に示すものが知られている。

特許文献１には、溝（７）の内部にゲート電極（１０）が形成されたトレンチゲート型パワーＭＩＳＦＥＴが記載されている。そして、このトレンチゲート型パワーＭＩＳＦＥＴのソース領域となるｎ⁺型半導体領域（１５）の下部に、ｐ^-型半導体領域（１３）より不純物濃度の高いｐ型半導体領域（１４）がパンチスルーストッパー層として形成されている。特許文献１では、このｐ型半導体領域（１４）によりチャンネル領域の空乏化を抑えることで、パンチスルーを抑制するようにしている。

特許文献２には、第１の半導体層としてのｎ^＋型のドレイン層（１）の主面上に、ドレイン層（１）よりも不純物濃度が低いｎ型の第２の半導体層としてのドリフト層（２）、ｐ型の第３の半導体層としてのベース層（３）、およびドリフト層（２）よりも不純物濃度が高いｎ^＋型の第４の半導体層としてのソース層（４）が順に設けられた半導体層の表面側にトレンチゲート構造が設けられたトレンチゲート型の縦型ＭＯＳＦＥＴが記載されている。そして、コンタクト溝（３８）が表面側からベース層３側に深くなるにつれて段階的に幅が狭くなるようにソース層（４）を貫通して設けられており、コンタクト溝（３８）の下に対応する部分に、第５の半導体層としてのｐ型ピラー層（埋め込み拡散層）（２５）が設けられている。また、このｐ型ピラー層（２５）は、ソース電極（１１）を形成する前に、コンタクト溝（３８）が選択的に形成されたソース層（４）およびトレンチゲート構造をマスクとして、ｐ型不純物（例えばボロン）を注入して熱処理することにより形成されるようになっている。

特開２００５−５７０５０号公報 特開２００９−１４１２４３号公報

しかしながら、上記特許文献１の構成では、不純物濃度がチャンネル領域よりも高いパンチスルーストッパー層を形成しているため、閾値電圧やオン抵抗が上昇してしまうといった問題があった。また、チャンネル領域とボディ領域の横方向（面内方向）の不純物濃度のプロファイルがフラットなために、トレンチゲート端部でブレークダウンを起こし、発生したキャリアが絶縁膜に入り込んでチャージしてしまうといった問題があった。

一方、上記特許文献２の構成では、高耐圧化、オン抵抗の低減を目的として多段のトレンチコンタクト溝からｐ型不純物を注入するようにしているが、多段トレンチコンタクトから直接配線を行っているために、トレンチコンタクト下部からリーチスルーしてしまう恐れがあり、Ｌ負荷耐量が下がる懸念があった。

本発明は、上述した課題を解決するためになされたものであり、閾値電圧やオン抵抗の上昇を抑えつつパンチスルーを抑制するとともに、Ｌ負荷耐量の低下を防ぐことが可能な半導体装置及び半導体装置の製造方法を提供することにある。

本発明は、所定の表面と裏面とを備えた半導体基板と、前記半導体基板内に設けられた第１導電型の第１半導体層と、前記半導体基板の前記表面側から掘り下げられて形成される複数のトレンチと、前記トレンチの底面及び側面に形成されたゲート絶縁膜と、前記トレンチ内において前記ゲート絶縁膜よりも内側に形成されたゲート電極と、複数の前記トレンチにおけるトレンチ間において、前記第１半導体層上に形成された第２導電型の第２半導体層と、前記表面側において前記トレンチに隣接して設けられた第１導電型の第３半導体層と、を備え、前記トレンチは、深さ方向所定領域が前記第２半導体層と隣接し、その隣接位置よりも深い位置に設けられた底部が前記第１半導体層に隣接するように構成され、前記深さ方向所定領域よりも前記表面側において前記第３半導体層と隣接するように構成されており、前記半導体基板には、トレンチ間における幅方向所定領域において、前記トレンチの上端部よりも底部が深い位置となるように溝状に形成された段差部が設けられ、前記第２半導体層の前記表面側において、各トレンチから離れた中間位置且つ、前記段差部における幅方向中間位置に、前記裏面側に凹む凹状に形成された溝部が形成され、前記溝部内には、絶縁層が埋め込まれており、前記段差部の上端部に隣接して前記第３半導体層が形成され、前記段差部の底部に隣接して前記第２半導体層が形成されており、前記第２半導体層における前記溝部の下部領域は、前記深さ方向所定領域よりも深い位置にまで及ぶパンチスルーストッパー層として構成されていることを特徴とする。

また、第２の発明は、所定の表面と裏面とを備えた半導体基板内に第１導電型の第１半導体層を形成する工程と、前記半導体基板の前記表面側から掘り下げて複数のトレンチを形成する工程と、前記トレンチの底面及び側面にゲート絶縁膜を形成する工程と、前記トレンチ内において前記ゲート絶縁膜よりも内側にゲート電極を形成する工程と、複数の前記トレンチにおけるトレンチ間において、前記第１半導体層上に第２導電型の第２半導体層を形成する工程と、前記表面側において前記トレンチに隣接するように第１導電型の第３半導体層を形成する工程と、を含み、前記トレンチの深さ方向所定領域を前記第２半導体層と隣接させ、その隣接位置よりも深い位置に設けられた前記トレンチの底部を前記第１半導体層に隣接するように形成し、且つ、前記トレンチを前記深さ方向所定領域よりも前記表面側において前記第３半導体層と隣接するように形成し、前記半導体基板のトレンチ間における幅方向所定領域において、前記トレンチの上端部よりも底部が深い位置となるように溝状に段差部を形成する工程と、前記第２半導体層の前記表面側において、各トレンチから離れた中間位置且つ、前記段差部における幅方向中間位置に、前記裏面側に凹状に凹む溝部を形成する工程と、前記第２半導体層における前記溝部の下部領域且つ、前記深さ方向所定領域よりも深い位置へ不純物を注入してパンチスルーストッパー層を形成する工程と、前記不純物を注入した後に、前記溝部内に絶縁層を埋め込む工程と、を有していることを特徴とする。

請求項１の半導体装置では、半導体基板の表面側から掘り下げられてトレンチが複数形成されている。そして、このトレンチは、深さ方向所定領域が第２半導体層と隣接し、その隣接位置よりも深い位置に設けられた底部が第１半導体層に隣接するように構成され、深さ方向所定領域よりも表面側において第３半導体層と隣接するように構成されている。また、半導体基板には、トレンチ間における幅方向所定領域において、トレンチの上端部よりも底部が深い位置となるように溝状に形成された段差部が設けられている。さらに、第２半導体層の表面側において、各トレンチから離れた中間位置且つ、段差部における幅方向中間位置に、裏面側に凹む凹状に形成された溝部が形成され、この溝部内には、絶縁層が埋め込まれている。この構成では、スイッチング時のキャリアの引き抜き時の経路が、溝部の下部領域を回避して、段差部の下部両側から行われるようになる。これにより、溝部の下部領域におけるリーチスルーの発生が抑えられ、Ｌ負荷耐量の低下を防ぐことができる。

また、第２半導体層における溝部の下部領域は、深さ方向所定領域よりも深い位置にまで及ぶパンチスルーストッパー層として構成されている。このように、パンチスルーストッパー層として機能する第２半導体層を、深さ方向所定領域よりも深い位置にまで及ぶように設けることで、ブレークダウンのポイントをトレンチから離れた中央部分（ボディ部分）に移行することができ、トレンチゲート端部でブレークダウンを起こし発生したキャリアがゲート絶縁膜に入り込んでチャージしてしまうといった問題を回避出来る。また、半導体基板に段差部を設け、この段差部における幅方向中間位置に溝部を形成することで、パンチスルーストッパー層を所望の位置（トレンチから離れた中央部分）に形成しやすくなる。さらに、このように溝部を形成することで、エネルギーをそれほど高くしなくとも不純物を深い領域に打ち込むことができ、打ち込み時に不純物がチャンネル領域まで広がることが抑えられ、閾値電圧やオン抵抗の上昇を抑えることができる。

請求項２の発明では、段差部の底部に隣接する領域は、第２半導体層の他の部位よりも不純物濃度が高く設定されるコンタクト層が形成されている。そして、パンチスルーストッパー層は、コンタクト層よりも不純物濃度が低く設定されている。このように、不純物濃度を設定することで、キャリアの引き抜き時に、溝部の下部領域からのリーチスルーの発生が抑えられ、Ｌ負荷耐量を上昇させることが出来る。

請求項３の発明では、第３半導体層の側壁面の一部が段差部に隣接して設けられており、この段差部の側壁面が逆テーパ形状に構成されている。この構成によれば、第２半導体層への不純物の注入時に、不純物が不必要に第３半導体層側へ入り込むことを抑えることができ、第３半導体層におけるコンタクト抵抗の上昇やオン抵抗の上昇を抑えることができる。

請求項４の発明では、溝部の幅が、各トレンチ間の距離の２４％未満となるように設定されている。このように、溝部の幅を設定することで、オン抵抗の上昇をより抑えつつ、パンチスルーを効果的に抑制することができる。

請求項５の半導体装置の製造方法では、複数のトレンチを、深さ方向所定領域が第２半導体層と隣接し、その隣接位置よりも深い位置に設けられた底部が第１半導体層に隣接するように形成し、且つ、深さ方向所定領域よりも表面側において第３半導体層と隣接するように形成するようにしている。また、半導体基板のトレンチ間における幅方向所定領域に、トレンチの上端部よりも底部が深い位置となるように溝状に段差部を形成し、第２半導体層の表面側において、各トレンチから離れた中間位置且つ、この段差部における幅方向中間位置に、裏面側に凹状に凹む溝部を形成するようにしている。そして、第２半導体層における溝部の下部領域且つ、深さ方向所定領域よりも深い位置へ不純物を注入してパンチスルーストッパー層を形成し、不純物を注入した後に、溝部内に絶縁層を埋め込むようにしている。
このように、各トレンチ間の中央部付近に溝部を形成した後に不純物を注入するようにしているので、エネルギーをそれほど高くしなくとも不純物を深い領域に打ち込むことができ、打ち込み時に不純物がチャンネル領域まで広がることが抑えられ、閾値電圧やオン抵抗の上昇を抑えることができる。

請求項６の発明では、第３半導体層の側壁面の一部を、段差部に隣接するように形成するとともに、段差部の側壁面を逆テーパ形状に形成するようにしている。このように形成することで、第２半導体層への不純物の注入時に、不純物が不必要に第３半導体層側へ入り込むことを抑えることができ、第３半導体層におけるコンタクト抵抗の上昇やオン抵抗の上昇を抑えることができる。

図１は、第１実施形態に係る半導体装置を示す断面説明図である。 図２は、図１のαで示した領域を拡大した図である 図３は、各トレンチ間の距離に対する溝部の幅の割合とオン抵抗との関係を示す図である。 図４は、溝部の深さとオン抵抗との関係を示す図である。 図５は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。 図６は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。 図７は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。

［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。

本発明では、例えば、シリコンからなる半導体基板３の表面（主面）に、トレンチゲート構造を有する半導体装置１が形成されている。半導体基板３は、Ｎ型の導電型を有しており、この半導体基板３内にＮ型ドリフト層１５が設けられている。そして、半導体基板３の裏面側には、Ｎ＋型ドレイン層１３及びアルミ膜などにより構成されるドレイン電極１１が順に形成されている。なお、Ｎ型ドリフト層１５は、「第１導電型の第１半導体層」の一例に相当する。

半導体基板３の表面側には、Ｐ型チャンネル層１７が形成されている。そして、Ｐ型チャンネル層１７の表面からＮ型ドリフト層１５に達するトレンチ１９が複数（図１、図２では、紙面の都合上２つのトレンチのみ図示している）、掘り下げられて形成されている。すなわち、複数のトレンチ１９におけるトレンチ間において、Ｎ型ドリフト層１５上にＰ型チャンネル層１７が配置される構成となっている。トレンチ１９の底面及び側面を含めた内壁面には、ＳｉＯ_２などの酸化膜などからなるゲート絶縁膜２１が形成されている。さらに、トレンチ１９内には、ゲート絶縁膜２１よりも内側にゲート電極２３が形成されている。なお、Ｐ型チャンネル層１７は、「第２導電型の第２半導体層」の一例に相当する。

Ｐ型チャンネル層１７上のトレンチ１９の上端部に隣接する領域に、Ｎ＋型ソース層２５が形成されている。このＮ＋型ソース層２５の側壁面の一部は、下層側に形成されたＰ型チャンネル層１７とともに、後述する段差部４０に隣接して設けられている。また、このＮ＋型ソース層２５の側壁面は、逆テーパ形状に構成されている（すなわち、Ｎ＋型ソース層２５の側壁面は、表層側から深くなるにつれて幅方向中間位置Ｗ１側からトレンチ１９側へ向けて傾斜状に構成されている。）。そして、トレンチ１９は、深さ方向所定領域ＲがＰ型チャンネル層１７と隣接し、その隣接位置よりも深い位置に設けられた底部１９ａがＮ型ドリフト層１５に隣接しており、また、深さ方向所定領域Ｒよりも表面側においてＮ＋型ソース層２５と隣接している。ここで深さ方向所定領域Ｒとは、図１に示すように、トレンチ１９と隣接するＮ＋型ソース層２５の下端部Ｐ１と、トレンチ１９と隣接するＰ型チャンネル層１７の下端部Ｐ２との間の領域とする。なお、この深さ方向所定領域Ｒがチャンネル領域となる。また、Ｎ＋型ソース層２５は、「第１導電型の第３半導体層」の一例に相当する。

そして、半導体基板３には、トレンチ１９間（ｄ２）における幅方向所定領域ｄ３において、トレンチ１９の上端部よりも底部４０ａが深い位置となるように溝状に形成された段差部４０が設けられている。また、段差部４０の底部４０ａに隣接してＰ型チャンネル層１７が配置されている。そして、Ｐ型チャンネル層１７の表面側において各トレンチから離れた中間位置であり、段差部４０における幅方向中間位置Ｗ１に溝部２７が形成されている。この溝部２７は、半導体基板３の裏面側に凹む凹状形状に形成されている。

この溝部２７の幅ｄ１は、各トレンチ１９間の距離（セルピッチ）ｄ２に対して、２４％未満となるように構成されており、より好ましくは、２０％未満であるとよい。このように、溝部２７の幅ｄ１を設定することで、図３に示すように、オン抵抗の上昇を抑えることができる。より具体的には、例えば、各トレンチ間の距離ｄ２を２．５μｍとした場合、溝部２７の幅ｄ１は０．４〜０．６μｍ程度とするとよい。このとき、Ｎ＋型ソース層２５の間隔ｄ３は、１．４μｍ程度にするとよい。

また、溝部２７の深さＴ１は、オン抵抗との兼ね合いから、図４からわかるように、０．５μｍ未満とするとよい。なお、図４中、黒丸は溝部２７の幅ｄ１が０．４μｍのときの値であり、黒四角は０．５μｍのときの値であり、黒菱形は、０，６μｍのときの値である。このときのＮ＋型ソース層２５の上端からＰ型チャンネル層１７の表層までの深さＴ２は、０．５μｍ程度にするとよい。また、Ｐ型チャンネル層１７の中央付近（チャンネル領域（深さ方向所定領域Ｒ）よりも深い領域）でブレークダウンを発生させるために、溝部２７はある程度の深さが必要であり、この観点から溝部２７の深さＴ１の下限値は、０．２μｍ程度とすることが好ましい。なお、この溝部２７の深さＴ１は、イオン注入時のエネルギーなどに応じて、適宜変更することができる。そして、この溝部２７内には、絶縁層２９が形成されている。この絶縁層２９は、例えば、ＳｉＯ_２、Ｓｉ_３Ｎ_４、ノンドープ多結晶シリコン、ＳｉＮなどによって構成することができる。

さらに、Ｐ型チャンネル層１７における溝部２７の下部領域は、深さ方向所定領域Ｒよりも深い位置（Ｐ２位置よりも深い位置）にまで及ぶパンチスルーストッパー層３１として構成されている。また、段差部４０の底部４０ａに隣接する領域は、Ｐ型チャンネル層１７の他の部位よりも不純物濃度が高く設定されるＲＣＰ層３２が形成されている。このＲＣＰ層３２を設けることで、コンタクト抵抗を下げることができる。そして、パンチスルーストッパー層３１は、ＲＣＰ層３２よりも不純物濃度が低く設定されている。すなわち、パンチスルーストッパー層３１は、Ｐ型チャンネル層１７の一部として構成されており、Ｐ型チャンネル層１７は、段差部４０の底部４０ａに隣接する領域の不純物濃度よりも溝部２７の下部領域の不純物濃度のほうが低く設定されている。例えば、不純物をボロンとした場合、パンチスルーストッパー層３１の不純物濃度は１．９×１０^１７ｃｍ^−３程度、Ｐ型チャンネル層１７の表層側（ＲＣＰ層３２）の不純物濃度は７．０×１０^１９ｃｍ^−３程度とするとよい。なお、ＲＣＰ層３２は、「コンタクト層」の一例に相当する。

このパンチスルーストッパー層３１の最下端部３１ａは、図１及び図２に示すように、少なくともＰ２位置よりも深い位置に配置されている。好ましくは、最下端部３１ａは、ゲート電極２３の底部２３ａよりも深い位置に配置されているとよい。より好ましくは、最下端部３１ａは、トレンチ１９の底部１９ａよりも深い位置に配置されているとよい。また、Ｎ＋型ソース層２５は、段差部４０の底部４０ａよりも上部側に配置されている。また、特に、Ｐ１が底部４０ａよりも上部側に配置されているとよい。

溝部２７は、少なくともトレンチ１９間ｄ２の中心位置Ｗ１に形成されており、少なくともトレンチ１９間ｄ２の中心では、最下端部３１ａがトレンチ１９の底部１９ａよりも深い領域に配置されているとよい。さらに好ましくは、最下端部３１ａが溝部２７の領域ｄ１（溝部２７の幅ｄ１）の下部領域に形成されているとよい。

次に、半導体装置１の製造方法について図５〜７を用いて説明する。
本発明の半導体装置１の製造方法では、まず、Ｎ＋型ドレイン層１３、Ｎ型ドリフト層１５が形成されているシリコン基板（半導体基板３）上に、トレンチゲート構造、トレンチ１９を形成する。次に、このトレンチ１９内に、トレンチ１９の底面及び側面を少なくとも覆うようにゲート絶縁膜２１を形成する。そして、トレンチ１９内にゲート電極２３を埋め込み、さらに絶縁膜で覆う。

次に、全面に、ボロンをドーズ量１．０×１０^１３／ｃｍ^２、１２０ＫｅＶでイオン注入し、１０５０℃で１２０分、熱処理を行い活性化させ、Ｐ型チャンネル層１７を形成する（図５（Ａ））。そして、Ｐ型チャンネル層１７に、ヒ素をドーズ量１．５×１０^１５／ｃｍ^２、１３５ＫｅＶでイオン注入し、１０５０℃で７５分、熱処理を行い活性化させ、Ｎ＋型ソース層２５を形成する（図５（Ｂ））。なお、トレンチ１９の下端からＮ＋型ソース層２５の上端までの高さは、１．５μｍ程度となるように形成する。また、Ｎ＋型ソース層２５の不純物濃度は、６．４×１０^１９ｃｍ^−３程度となるように形成する。

次に、ＰＳＧ膜（Phosphorus-Silicate Glass）３８を、３０００Å程度形成する（図５（Ｃ））。そして、トレンチコンタクト３３を形成する（図６（Ａ））。トレンチコンタクト３３は、等方性エッチングによりＮ＋ソース層（シリコン膜）２５を０．４μｍ程度削った後、異方性エッチングによりＮ＋型ソース層２５をさらに０．１μｍ程度削り形成する。これにより、Ｎ＋型ソース層２５を、幅方向中間位置側からトレンチ１９側へ向けて傾斜状（テーパ形状）に形成することができる。また、このトレンチコンタクト３３を形成することで、段差部４０が設けられるようになっている。

次に、Ｐ型チャンネル層１７（シリコン膜）の中央部付近を、マスクなどを用いて選択的に異方性エッチングを行い、０．５μｍ程度削り、凹状に凹む溝部２７を形成する。そして、パンチスルーストッパー層３１を形成するために、Ｐ型チャンネル層１７の全面に、ボロンをドーズ量５．０×１０^１２／ｃｍ^２、１２０ＫｅＶでイオン注入する。（図６（Ｂ））

次に、酸化膜３９を１．１μｍ形成する。これにより、溝部２７内に絶縁層２９が形成される。そして、この酸化膜３９の表層を、ＣＭＰ（Chemical Mechanical Polishing）によって表面を研磨し平坦化する（図６（Ｃ））。

次に、段差部４０と溝部２７が形成されている部位を除くように、Ｏｘエッチングマスク４１を形成する（図７（Ａ））。そして、このＯｘエッチングマスク４１を用いた異方性エッチングを行い、溝部２７内の絶縁層２９を残すように酸化膜３０を１．０μ程度削り、段差部４０の底部４０ａを露出させる。なお、このとき、溝部２７内に設けられた絶縁層２９の上面と段差部４０の底部２０ａは略面一となる。この後、Ｏｘエッチングマスク４１を除去する。そして、Ｐ型チャンネル層１７の表層に、ＲＣＰ層３２を形成するために、ボロンをドーズ量３．０×１０^１５／ｃｍ^２、２０ＫｅＶでイオン注入する（図７（Ｂ））。次に、９００℃で１０分、熱処理を行い、Ｐ型チャンネル層１７の表層及びパンチスルーストッパー層３１を活性化する。なお、チャンネル表面の不純物濃度は１．１×１０^１７ｃｍ^−３程度、チャンネル長は０．４５μｍ程度となるように形成する。そして、Ａｌ膜よりなるソース電極３７、ドレイン電極１１を形成し、半導体装置１を製造することができる（図７（Ｃ））。

以上説明したように、本第１実施形態に係る半導体装置１によれば、半導体基板３の表面側から掘り下げられてトレンチ１９が複数形成されている。そして、このトレンチ１９は、深さ方向所定領域がＰ型チャンネル層１７と隣接し、その隣接位置よりも深い位置に設けられた底部１９ａがＮ型ドリフト層１５に隣接するように構成され、深さ方向所定領域よりも表面側においてＮ＋型ソース層２５と隣接するように構成されている。また、半導体基板３には、トレンチ１９間における幅方向所定領域において、トレンチ１９の上端部よりも底部４０ａが深い位置となるように溝状に形成された段差部４０が設けられている。さらに、Ｐ型チャンネル層１７の表面側において、各トレンチ１９から離れた中間位置且つ、段差部４０における幅方向中間位置に、裏面側に凹む凹状に形成された溝部２７が形成され、この溝部２７内には、絶縁層２９が埋め込まれている。この構成では、スイッチング時のキャリアの引き抜き時の経路が、溝部２７の下部領域を回避して、段差部４０の下部両側から行われるようになる。これにより、溝部２７の下部領域におけるリーチスルーの発生が抑えられ、Ｌ負荷耐量の低下を防ぐことができる。

また、Ｐ型チャンネル層１７における溝部２７の下部領域は、深さ方向所定領域よりも深い位置にまで及ぶパンチスルーストッパー層として構成されている。このように、パンチスルーストッパー層３１として機能するＰ型チャンネル層１７を、深さ方向所定領域よりも深い位置にまで及ぶように設けることで、ブレークダウンのポイントをトレンチ１９から離れた中央部分（ボディ部分）に移行することができ、トレンチゲート端部でブレークダウンを起こし発生したキャリアがゲート絶縁膜２１に入り込んでチャージしてしまうといった問題を回避出来る。また、半導体基板３に段差部４０を設け、この段差部４０における幅方向中間位置に溝部２７を形成することで、パンチスルーストッパー層３１を所望の位置（トレンチ１９から離れた中央部分）に形成しやすくなる。さらに、このように溝部を形成することで、エネルギーをそれほど高くしなくとも不純物を深い領域に打ち込むことができ、打ち込み時に不純物がチャンネル領域まで広がることが抑えられ、閾値電圧やオン抵抗の上昇を抑えることができる。

また、段差部４０の底部４０ａに隣接する領域は、Ｐ型チャンネル層１７の他の部位よりも不純物濃度が高く設定されるＲＣＰ層３２（コンタクト層）が形成されている。そして、パンチスルーストッパー層３１は、ＲＣＰ層３２よりも不純物濃度が低く設定されている。このように、不純物濃度を設定することで、キャリアの引き抜き時に、溝部２７の下部領域からのリーチスルーの発生が抑えられ、Ｌ負荷耐量を上昇させることができる。

また、Ｎ＋型ソース層２５の側壁面の一部が段差部４０に隣接して設けられており、この段差部４０の側壁面が逆テーパ形状に構成されている。この構成によれば、Ｐ型チャンネル層１７への不純物の注入時に、不純物が不必要にＮ＋型ソース層２５側へ入り込むことを抑えることができ、Ｎ＋型ソース層２５におけるコンタクト抵抗の上昇やオン抵抗の上昇を抑えることができる。

また、溝部２７の幅が、各トレンチ１９間の距離の２４％未満となるように設定されている。このように、溝部２７の幅を設定することで、オン抵抗の上昇をより抑えつつ、パンチスルーを効果的に抑制することができる。

また本実施形態に係る半導体装置１の製造方法では、複数のトレンチ１９を、深さ方向所定領域がＰ型チャンネル層１７と隣接し、その隣接位置よりも深い位置に設けられた底部１９ａがＮ型ドリフト層１５に隣接するように形成し、且つ、深さ方向所定領域よりも表面側においてＮ＋型ソース層２５と隣接するように形成するようにしている。また、半導体基板３のトレンチ１９間における幅方向所定領域に、トレンチ１９の上端部よりも底部４０ａが深い位置となるように溝状に段差部４０を形成し、Ｐ型チャンネル層１７の表面側において、各トレンチ１９から離れた中間位置且つ、この段差部４０における幅方向中間位置に、裏面側に凹状に凹む溝部２７を形成するようにしている。そして、Ｐ型チャンネル層１７における溝部２７の下部領域且つ、深さ方向所定領域よりも深い位置へ不純物を注入してパンチスルーストッパー層３１を形成し、不純物を注入した後に、溝部２７内に絶縁層２９を埋め込むようにしている。
このように、各トレンチ１９間の中央部付近に溝部２７を形成した後に不純物を注入するようにしているので、エネルギーをそれほど高くしなくとも不純物を深い領域に打ち込むことができ、打ち込み時に不純物がチャンネル領域まで広がることが抑えられ、閾値電圧やオン抵抗の上昇を抑えることができる。

また、Ｎ＋型ソース層２５の側壁面の一部を、段差部４０に隣接するように形成するとともに、段差部４０の側壁面を逆テーパ形状に形成するようにしている。このように形成することで、Ｐ型チャンネル層１７への不純物の注入時に、不純物が不必要にＮ＋型ソース層２５側へ入り込むことを抑えることができ、Ｎ＋型ソース層２５におけるコンタクト抵抗の上昇やオン抵抗の上昇を抑えることができる。

［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

上記実施形態では、Ｎ＋型ソース層２５の側壁面の一部が段差部４０に隣接して設けられており、この段差部４０の側壁面が逆テーパ形状に構成されている例を示したが、特にこれに限定されない。

１…半導体装置
３…半導体基板
１１…ドレイン電極
１３…Ｎ＋型ドレイン層
１５…Ｎ型ドリフト層（第１導電型の第１半導体層）
１７…Ｐ型チャンネル層（第２導電型の第２半導体層）
１９…トレンチ
２１…ゲート絶縁膜
２３…ゲート電極
２５…Ｎ＋型ソース層（第１導電型の第３半導体層）
２７…溝部
２９…絶縁層
３１…パンチスルーストッパー層
３２…ＲＣＰ層（コンタクト層）
３３…トレンチコンタクト
３５…ＰＳＧ膜
３７…ソース電極
３８…ＰＳＧ膜
３９…酸化膜
４０…段差部
４０ａ…段差部の底部
４１…Ｏｘエッチングマスク

Claims (6)

1. 所定の表面と裏面とを備えた半導体基板と、
   前記半導体基板内に設けられた第１導電型の第１半導体層と、
   前記半導体基板の前記表面側から掘り下げられて形成される複数のトレンチと、
   前記トレンチの底面及び側面に形成されたゲート絶縁膜と、
   前記トレンチ内において前記ゲート絶縁膜よりも内側に形成されたゲート電極と、
   複数の前記トレンチにおけるトレンチ間において、前記第１半導体層上に形成された第２導電型の第２半導体層と、
   前記表面側において前記トレンチに隣接して設けられた第１導電型の第３半導体層と、を備え、
   前記トレンチは、深さ方向所定領域が前記第２半導体層と隣接し、その隣接位置よりも深い位置に設けられた底部が前記第１半導体層に隣接するように構成され、前記深さ方向所定領域よりも前記表面側において前記第３半導体層と隣接するように構成されており、
   前記半導体基板には、トレンチ間における幅方向所定領域において、前記トレンチの上端部よりも底部が深い位置となるように溝状に形成された段差部が設けられ、
   前記第２半導体層の前記表面側において、各トレンチから離れた中間位置且つ、前記段差部における幅方向中間位置に、前記裏面側に凹む凹状に形成された溝部が形成され、
   前記溝部内には、絶縁層が埋め込まれており、
   前記段差部の上端部に隣接して前記第３半導体層が形成され、
   前記段差部の底部に隣接して前記第２半導体層が形成されており、
   前記第２半導体層における前記溝部の下部領域は、前記深さ方向所定領域よりも深い位置にまで及ぶパンチスルーストッパー層として構成されていることを特徴とする半導体装置。
2. 前記段差部の底部に隣接する領域は、前記第２半導体層の他の部位よりも不純物濃度が高く設定されるコンタクト層が形成されており、
   前記パンチスルーストッパー層は、前記コンタクト層よりも不純物濃度が低く設定されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第３半導体層の側壁面の一部は、前記段差部に隣接して設けられており、前記段差部の側壁面は逆テーパ形状に構成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記溝部の幅は、前記各トレンチ間の距離の２４％未満であることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
5. 所定の表面と裏面とを備えた半導体基板内に第１導電型の第１半導体層を形成する工程と、
   前記半導体基板の前記表面側から掘り下げて複数のトレンチを形成する工程と、
   前記トレンチの底面及び側面にゲート絶縁膜を形成する工程と、
   前記トレンチ内において前記ゲート絶縁膜よりも内側にゲート電極を形成する工程と、
   複数の前記トレンチにおけるトレンチ間において、前記第１半導体層上に第２導電型の第２半導体層を形成する工程と、
   前記表面側において前記トレンチに隣接するように第１導電型の第３半導体層を形成する工程と、を含み、
   前記トレンチの深さ方向所定領域を前記第２半導体層と隣接させ、その隣接位置よりも深い位置に設けられた前記トレンチの底部を前記第１半導体層に隣接するように形成し、且つ、前記トレンチを前記深さ方向所定領域よりも前記表面側において前記第３半導体層と隣接するように形成し、
   前記半導体基板のトレンチ間における幅方向所定領域において、前記トレンチの上端部よりも底部が深い位置となるように溝状に段差部を形成する工程と、
   前記第２半導体層の前記表面側において、各トレンチから離れた中間位置且つ、前記段差部における幅方向中間位置に、前記裏面側に凹状に凹む溝部を形成する工程と、
   前記第２半導体層における前記溝部の下部領域且つ、前記深さ方向所定領域よりも深い位置へ不純物を注入してパンチスルーストッパー層を形成する工程と、
   前記不純物を注入した後に、前記溝部内に絶縁層を埋め込む工程と、を有していることを特徴とする半導体装置の製造方法。
6. 前記第３半導体層の側壁面の一部を、前記段差部に隣接するように形成するとともに、前記段差部の側壁面を逆テーパ形状に形成することを特徴とする請求項５に記載の半導体装置の製造方法。

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