JP2021150375A - 半導体装置 - Google Patents

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Abstract

【課題】オン抵抗を低減した半導体装置を提供する。【解決手段】半導体装置は、半導体部と、前記半導体部の裏面側の第１電極と、表面側の第２電極と、前記半導体部と前記第２電極との間の制御電極と、を備える。前記第２電極は、前記半導体部中に延在する第１コンタクト部と、前記半導体部の前記表面に接する第２コンタクト部とを含む。前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、を含む。前記第２層は、前記第１層と前記第２電極との間に設けられる。前記第３層は、前記第２層と前記第２電極との間に設けられ、前記第１コンタクト部および前記第２コンタクト部に接する。前記第１コンタクト部は、前記第１電極から前記第２電極に向かう第１方向に並ぶ第１位置および第２位置において、前記半導体層の前記表面に沿った第２方向の第１幅と第２幅とをそれぞれ有し、前記第１位置は、前記第１電極と前記第２位置との間に位置し、前記第１幅は、前記第２幅よりも広い。【選択図】図１

Description

実施形態は、半導体装置に関する。
電力用半導体装置には、オン抵抗を低減することが求められる。
特開２００８−１６００３９号公報
実施形態は、オン抵抗を低減した半導体装置を提供する。
実施形態に係る半導体装置は、半導体部と、前記半導体部の裏面側に設けられた第１電極と、前記半導体部の表面側に設けられた第２電極と、前記半導体部と前記第２電極との間に設けられた制御電極と、を備える。前記第２電極は、前記半導体部中に延在する第１コンタクト部と、前記半導体部の前記表面に接する第２コンタクト部とを含む。前記制御電極は、前記半導体部に設けられたトレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第２電極から第２絶縁膜により電気的に絶縁される。前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、を含む。前記第１層は、前記第１電極と前記第２電極との間に延在し、前記トレンチは、前記半導体部の前記表面から前記第１層に至る深さを有する。前記第２層は、前記第１層と前記第２電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合う。前記第３層は、前記第２層と前記第２電極との間に設けられ、前記第１絶縁膜、前記第１コンタクト部および前記第２コンタクト部に接し、前記第２電極に電気的に接続される。前記第１コンタクト部は、前記第１電極から前記第２電極に向かう第１方向に並ぶ第１位置および第２位置において、前記半導体部の前記表面に沿って前記制御電極から前記第１コンタクト部に向かう第２方向の第１幅と、前記第２方向の第２幅とをそれぞれ有し、前記第１位置は、前記第１電極と前記第２位置との間に位置し、前記第１幅は、前記第２幅よりも広い。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置の特性を示す模式断面図である。 実施形態に係る半導体装置の製造過程を示す模式断面図である。 図３に続く製造過程を示す模式断面図である。 図４に続く製造過程を示す模式断面図である。 図５に続く製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 実施形態の変形例に係る半導体装置を示す模式断面図である。 実施形態の別の変形例に係る半導体装置を示す模式断面図である。 比較例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、トレンチゲート型のＭＯＳＦＥＴである。
図１に示すように、半導体装置１は、半導体部１０と、第１電極（以下、ドレイン電極２０）と、第２電極（以下、ソース電極３０）と、制御電極（以下、ゲート電極４０）と、を備える。半導体部１０は、例えば、シリコンである。
ドレイン電極２０は、半導体部１０の裏面側に設けられる。ドレイン電極２０は、アルミニウムもしくは金などを含む金属層である。
ソース電極３０は、半導体部１０の表面側に設けられる。すなわち、半導体部１０は、ドレイン電極２０とソース電極３０との間に設けられる。
ソース電極３０は、例えば、第１金属層３１と、第２金属層３３と、第３金属層３５と、を含む積層構造を有する金属層である。第１金属層３１、第２金属層３３および第３金属層３５は、半導体部１０の表面側に順に積層される。
第１金属層３１は、例えば、窒化チタニウム（ＴｉＮ）を含む。第１金属層３１は、半導体部１０と第２金属層３３との間に位置する。
第２金属層３３は、例えば、タングステン（Ｗ）を含む。第２金属層３３は、第１金属層３１と第３金属層３５との間に位置する。
第３金属層３５は、例えば、アルミニウム（Ａｌ）を含む。第３金属層３５は、例えば、第１金属層３１の層厚および第２金属層３３の層厚を合わせた厚さよりも厚く設けられる。
ソース電極３０は、第１コンタクト部３０Ｐと、第２コンタクト部３０Ｆと、を含む。第１コンタクト部３０Ｐは、半導体部１０中に延在する。第２コンタクト部３０Ｆは、隣合う層間絶縁膜４５の間に露出される半導体部１０の表面に接する。
ゲート電極４０は、半導体部１０とソース電極３０との間において、半導体部１０に設けられたゲートトレンチＧＴの内部に配置される。ゲート電極４０は、半導体部１０から第１絶縁膜（以下、ゲート絶縁膜４３）により電気的に絶縁される。また、ゲート電極４０は、ソース電極３０から第２絶縁膜（以下、層間絶縁膜４５）により電気的に絶縁される。
半導体部１０は、第１導電形の第１層（以下、ｎ形ドリフト層１１）と、第２導電形の第２層（以下、ｐ形拡散層１３）と、第１導電形の第３層（以下、ｎ形ソース層１５）と、第２導電形の第４層（以下、ｐ形コンタクト層１７）と、第１導電形の第５層（以下、ｎ形バッファ層１９）と、を含む。
ｎ形ドリフト層１１は、ドレイン電極２０とソース電極３０との間に延在する。ゲートトレンチＧＴは、半導体部１０の表面からｎ形ドリフト層１１に至る深さを有する。
ｐ形拡散層１３は、ｎ形ドリフト層１１とソース電極３０との間に設けられ、ゲート絶縁膜４３を介してゲート電極４０に向き合う。
ｎ形ソース層１５は、ｐ形拡散層１３とソース電極３０との間に設けられる。ｎ形ソース層１５は、第１コンタクト部３０Ｐの側面とゲート絶縁膜４３との間に位置する。ｎ形ソース層１５は、ゲート絶縁膜４３、第１コンタクト部３０Ｐおよび第２コンタクト部３０Ｆに接するように設けられる。ｎ形ソース層１５は、ソース電極３０に電気的に接続される。ｎ形ソース層１５は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
ｐ形コンタクト層１７は、ｐ形拡散層１３とソース電極３０との間に選択的に設けられる。ｐ形コンタクト層１７は、ｐ形拡散層１３と第１コンタクト部３０Ｐとの間に設けられる。ｐ形コンタクト層１７は、例えば、ｐ形拡散層１３中に設けられる。ｐ形コンタクト層１７は、ｐ形拡散層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。
ｐ形コンタクト層１７は、第１コンタクト部３０Ｐに接し、ソース電極３０に電気的に接続される。ｐ形拡散層１３は、ｐ形コンタクト層１７を介して、ソース電極３０に電気的に接続される。
ｎ形バッファ層１９は、ｎ形ドリフト層１１とドレイン電極２０との間に設けられる。ｎ形バッファ層１９は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ドレイン電極２０は、例えば、ｎ形バッファ層１９に接し、且つ、ｎ形バッファ層１９に電気的に接続される。
図１に示すように、ソース電極３０は、第１コンタクト部３０Ｐおよび第２コンタクト部３０Ｆを介して、ｎ形ソース層１５に電気的に接続される。また、ソース電極３０は、第１コンタクト部３０Ｐを介して、ｐ形コンタクト層１７に電気的に接続される。
第１コンタクト部３０Ｐは、ソース電極３０から半導体部１０中に延伸するにつれて先端が広がるように設けられる。第１コンタクト部３０Ｐは、ドレイン電極２０からソース電極３０に向かう第１方向（以下、Ｚ方向）において、例えば、第１位置Ｐ１および第２位置Ｐ２を有する。半導体部１０の表面に沿ってゲート電極４０から第１コンタクト部３０Ｐに向かう第２方向（以下、Ｘ方向）において、第１コンタクト部３０Ｐは、第１位置Ｐ１における第１幅ＷＣ１および第２位置Ｐ２における第２幅ＷＣ２を有する。第１位置Ｐ１は、ドレイン電極２０と第２位置Ｐ２との間に位置し、第１幅ＷＣ１は、第２幅ＷＣ２よりも広い。
第２コンタクト部３０Ｆは、第１コンタクト部３０Ｐと、層間絶縁膜４５のＸ方向における端と、の間に位置し、半導体部１０の表面（ｎ形ソース層１５の表面）に接する。
図２は、実施形態に係る半導体装置１の特性を示す模式断面図である。図２は、ｎ形ソース層１５中のｎ形不純物分布を示す模式図である。
図２に示すように、ｎ形ソース層１５中のｎ形不純物濃度は、その表面において最も高く、深さ方向に減少する分布を有する。このため、ｎ形ソース層１５に接する第１コンタクト部３０Ｐおよび第２コンタクト部３０Ｆのコンタクト抵抗は一様ではなく、ｎ形ソース層１５の表面に接する第２コンタクト部３０Ｆのコンタクト抵抗は、ｎ形ソース層１５の側面に接する第１コンタクト部３０Ｐのコンタクト抵抗よりも低くなる。すなわち、第２コンタクト部３０Ｆの面積を広くするほど、ｎ形ソース層１５とソース電極３０との間のコンタクト抵抗を低くすることができる。
例えば、図１０（ａ）に示す半導体装置Ｅ１では、第１コンタクト部３０Ｐは、半導体部１０中に延伸するしたがって先端が狭くなるように設けられる。すなわち、第１位置Ｐ１におけるＸ方向の第１幅ＷＣ１は、第２位置Ｐ２における第２幅ＷＣ２よりも狭い。
半導体装置Ｅ１のｐ形コンタクト層１７を、例えば、半導体装置１のｐ形コンタクト層１７と同じサイズに設けるとすれば、第２コンタクト部３０Ｆの面積は、半導体装置１の第２コンタクト部３０Ｆの面積に比べて狭くなる。このため、半導体装置Ｅ１では、ｎ形ソース層１５とソース電極３０との間のコンタクト抵抗が大きくなり、オン抵抗が増える。
また、図１０（ｂ）に示す半導体装置Ｅ２でも、第１コンタクト部３０Ｐは、半導体部１０中に延伸するにしたがって先端が狭くなるように設けられる。半導体装置Ｅ２では、半導体装置Ｅ１に比べてゲート電極４０のＸ方向における配置間隔を広げ、隣合うゲート電極４０間の半導体部１０の幅ＷＤＭを広くしている。これにより、第２コンタクト部３０Ｆの面積を広げ、ｎ形ソース層１５とソース電極３０との間のコンタクト抵抗を小さくすることができる。
しかしながら、半導体部１０の幅ＷＤＭを広げることにより、ｐ形コンタクト層１７とゲート絶縁膜４３との幅ＷＰＧが長くなる。このため、半導体装置Ｅ２をターンオフさせる過程において、アバランシェ耐量が低下する。すなわち、ゲート電極４０の下端における電界集中よるアバランシェ現象で発生した正孔の排出経路が長くなり、正孔電流に対する抵抗が大きくなる。また、半導体部１０の幅ＷＤＭを広げることにより、ｐ形拡散層１３とゲート絶縁膜４３との界面に誘起される反転チャネルの密度が低下し、チャネル抵抗が増加する。
これに対し、半導体装置１では、半導体部１０中に延伸するにつれて先端が広がるように第１コンタクト部３０Ｐを設け、アバランシェ耐量を低下させることなく、また、チャネル密度を低下させることなく、第２コンタクト部３０Ｆの面積を広くすることができる。これにより、半導体装置１のオン抵抗を低減することができる。
次に、図３（ａ）〜図７（ｂ）を参照して、半導体装置１の製造方法を説明する。図３（ａ）〜図７（ｂ）は、実施形態に係る半導体装置１の製造過程を示す模式断面図である。
図３（ａ）に示すように、半導体ウェーハ１００の表面ＦＳ側に、ゲートトレンチＧＴを形成した後、ゲート絶縁膜４３を形成する。半導体ウェーハ１００は、例えば、ｎ形シリコンウェーハであり、ｎ形ドリフト層１１のｎ形不純物の濃度と同じ濃度のｎ形不純物を含む。
ゲートトレンチＧＴは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、半導体ウェーハ１００を選択的にエッチングすることにより形成される。ゲート絶縁膜４３は、例えば、熱酸化により形成されるシリコン酸化膜である。ゲート絶縁膜４３は、ゲートトレンチＧＴの内部にスペースＳＰを残す厚さに形成される。
図３（ｂ）に示すように、半導体ウェーハ１００の表面ＦＳ側に、導電層４０ｆを形成する。導電層４０ｆは、例えば、ポリシリコンである。導電層４０ｆは、ゲートトレンチＧＴ内のスペースＳＰを埋め込むように形成される。導電層４０ｆは、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成される。
図４（ａ）に示すように、ゲートトレンチＧＴの内部に形成された部分を残して、導電層４０ｆを除去する。導電層４０ｆは、例えば、等方性のドライエッチングを用いて除去される。ゲートトレンチＧＴの内部に残された部分は、ゲート電極４０となる。
図４（ｂ）に示すように、半導体ウェーハ１００の表面ＦＳ側に、ｐ形拡散層１３を形成した後、ｎ形ソース層１５を形成する。
ｐ形拡散層１３は、ｐ形不純物、例えば、ボロン（Ｂ）を半導体ウェーハ１００にイオン注入し、熱処理により活性化させることにより形成される。さらに、ｐ形拡散層１３は、熱処理によりｐ形不純物を拡散させることにより形成される。ｐ形拡散層１３は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合うように形成される。
ｎ形ソース層１５は、ｎ形不純物、例えば、リン（Ｐ）を半導体ウェーハ１００にイオン注入し、熱処理により活性化させることにより形成される。ｎ形ソース層１５は、半導体部１０の表面ＦＳからの深さが、ｐ形拡散層１３の表面ＦＳからの深さよりも浅くなるように形成される。
図５（ａ）に示すように、半導体ウェーハ１００の表面ＦＳ側にエッチングマスクＥＭ１を形成した後、コンタクトトレンチＣＴを形成する。コンタクトトレンチＣＴは、例えば、エッチングマスクＥＭ１の開口ＳＴを介して、半導体ウェーハ１００を選択的にエッチングすることにより形成される。エッチングマスクＥＭ１は、例えば、シリコン酸化膜である。
コンタクトトレンチＣＴは、例えば、半導体ウェーハ１００の表面ＦＳからｐ形拡散層１３に至る深さに形成される。コンタクトトレンチＣＴの底面は、例えば、ｐ形拡散層１３中に位置する。
コンタクトトレンチＣＴは、例えば、異方性ＲＩＥにより半導体ウェーハ１００を選択的にエッチングすることにより形成される。この時、コンタクトトレンチＣＴの底面のＸ方向の幅ＷＢＴが、開口ＳＴのＸ方向の幅ＷＳＴよりも広くなるように、高周波パワー、真空度などのエッチング条件を設定する。
図５（ｂ）に示すように、エッチングマスクＥＭ１を残した状態において、ｐ形不純物、例えば、ボロン（Ｂ）を半導体ウェーハ１００の表面ＦＳ側にイオン注入する。これにより、コンタクトトレンチＣＴの底面に注入領域ＩＲが形成される。注入領域ＩＲは、ｐ形不純物を含む。続いて、エッチングマスクＥＭ１を除去した後、注入領域ＩＲのｐ形不純物を熱処理により活性化させる。
図６（ａ）に示すように、コンタクトトレンチＣＴの下に、ｐ形コンタクト層１７を形成した後、層間絶縁膜４５を形成する。ｐ形コンタクト層１７は、注入領域ＩＲのｐ形不純物を活性化することにより形成される。
層間絶縁膜４５は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。層間絶縁膜４５は、半導体ウェーハ１００の表面ＦＳ側を覆うように形成される。層間絶縁膜４５は、コンタクトトレンチＣＴの内部を埋め込むように形成されても良いし、コンタクトトレンチＣＴの内部に空隙を残して形成されても良い。
図６（ｂ）に示すように、層間絶縁膜４５の上にエッチングマスクＥＭ２を形成した後、層間絶縁膜４５を選択的に除去する。層間絶縁膜４５は、ゲート電極４０を覆う部分を残して除去される。層間絶縁膜４５は、例えば、ドライエッチングにより除去される。エッチングマスクＥＭ２は、例えば、レジストマスクである。
図７（ａ）に示すように、半導体ウェーハ１００の表面ＦＳ側を覆うように、第１金属層３１および第２金属層３３を形成する。第１金属層３１は、例えば、スパッタ法を用いて形成される窒化チタニウム層である。第２金属層３３は、例えば、ＣＶＤを用いて形成されるタングステン層である。
第１金属層３１は、半導体部１０の表面ＦＳ側に露出したｎ形ソース層１５および層間絶縁膜４５を覆い、コンタクトトレンチＣＴの内面を覆うように形成される。第２金属層３３は、コンタクトトレンチＣＴの内部を埋め込むように形成される。
図７（ｂ）に示すように、第２金属層３３の上に、第３金属層３５を形成する。第３金属層５３は、例えば、スパッタ法を用いて形成されるアルミニウム層である。続いて、半導体ウェーハ１００の裏面側を研削し、所定の厚さに薄層化する。
その後、半導体ウェーハ１００の裏面側に、ｎ形不純物、例えば、リン（Ｐ）をイオン注入することにより、ｎ形バッファ層１９を形成する（図１参照）。さらに、ドレイン電極２０を裏面上に形成し、半導体装置１を完成させる。半導体ウェーハ１００のｎ形バッファ層１９とｐ形拡散層１３との間に位置する部分は、ｎ形ドリフト層１１となる。
図８（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置２を示す模式断面図である。図８（ｂ）は、図８（ａ）中に示すＡ−Ａ線に沿った断面図である。以下、半導体装置１と同じ構成の説明は適宜省略する。
図８（ａ）に示すように、半導体装置２のソース電極３０は、第１コンタクト部３０Ｐおよび第２コンタクト部３０Ｆを有する。第１コンタクト部３０Ｐは、半導体部１０中に延伸するにつれて、先端が広くなる形状を有する。これにより、第２コンタクト部３０Ｆの面積を広げ、オン抵抗を低減することができる。
半導体装置２は、ゲートトレンチＧＴの内部に、ゲート電極４０と共に配置された第３電極（以下、フィールドプレート５０）をさらに備える。フィールドプレート５０は、ドレイン電極２０とゲート電極４０との間に設けられる。フィールドプレート５０は、第３絶縁膜（以下、絶縁膜５３）によりｎ形ドリフト層１１から電気的に絶縁される。また、フィールドプレート５０は、第４絶縁膜（以下、絶縁膜５５）によりゲート電極４０から電気的に絶縁される。フィールドプレート５０は、例えば、導電性を有するポリシリコンである。絶縁膜５３および絶縁膜５５は、例えば、シリコン酸化膜である。
図８（ｂ）に示すように、ゲート電極４０は、ゲートトレンチＧＴの内部において、半導体部１０の表面に沿った方向、例えば、Ｙ方向に延在する。ゲート電極４０は、例えば、Ｙ方向の端に位置するゲート接続部４０Ｃを有し、ゲート配線６０に電気的に接続される。
ゲート配線６０は、例えば、第１金属層６１、第２金属層６３および第３金属層６５を含む積層構造を有する。第１金属層６１は、例えば、窒化チタニウム層である。第２金属層６３は、例えば、タングステン層である。第３金属層６５は、例えば、アルミニウム層である。
ゲート配線６０は、層間絶縁膜４５のコンタクトホールＣＨ１中に延在するコンタクト部６０Ｐを含む。コンタクト部６０Ｐは、ゲート接続部４０Ｃに接し、ゲート電極４０をゲート配線６０に電気的に接続する。コンタクト部６０Ｐは、ゲート電極４０に接する第１金属層６１の一部と、コンタクトホールＣＨ１の内部に埋め込まれた第２金属層６３の一部と、を含む。
フィールドプレート５０は、ゲートトレンチＧＴの内部において、Ｙ方向に延在する。フィールドプレート５０は、Ｙ方向の端に接続部５０Ｃを有する。接続部５０Ｃは、ゲート電極４０のゲート接続部４０Ｃに沿って、Ｚ方向に延伸するように設けられる。接続部５０Ｃは、ソース電極３０の延在部３０Ｂに電気的に接続される。
ソース電極３０は、ｎ形ソース層１５およびｐ形コンタクト層１７に電気的に接続される主部３０Ａと、主部３０Ａから層間絶縁膜４５の表面に沿って延在する延在部３０Ｂとを含む。延在部３０Ｂは、コンタクト部３０ＢＰを有する。
コンタクト部３０ＢＰは、層間絶縁膜４５のコンタクトホールＣＨ２中に延在し、接続部５０Ｃに接する。コンタクト部３０ＢＰは、フィールドプレート５０に接する第１金属層３１の一部と、コンタクトホールＣＨ２の内部に埋め込まれた第２金属層３３の一部と、を含む。コンタクト部３０ＢＰは、フィールドプレート５０をソース電極３０に電気的に接続する。
図９（ａ）および（ｂ）は、実施形態の別の変形例に係る半導体装置３を示す模式断面図である。図９（ｂ）は、図９（ａ）中に示すＢ−Ｂ線に沿った断面図である。以下、半導体装置１と同じ構成の説明は適宜省略する。
図９（ａ）に示すように、半導体装置３のソース電極３０は、第１コンタクト部３０Ｐおよび第２コンタクト部３０Ｆを有する。第１コンタクト部３０Ｐは、半導体部１０中に延伸するにつれて、先端が広くなる形状を有する。これにより、第２コンタクト部３０Ｆの面積を広げ、オン抵抗を低減することができる。
半導体装置３は、ゲートトレンチＧＴの内部に、ゲート電極４０と共に配置されたフィールドプレート５０をさらに備える。ゲート電極４０は、Ｘ方向に並んだ、第１ゲート電極４０Ａと第２ゲート電極４０Ｂとを含む。フィールドプレート５０は、第１部分５０Ａと、第２部分５０Ｂと、を含む。
第１部分５０Ａは、Ｚ方向において、ゲート電極４０よりもドレイン電極２０に近い位置に配置される。第１部分５０Ａは、絶縁膜５３によりｎ形ドリフト層１１から電気的に絶縁される。
第２部分５０Ｂは、第１ゲート電極４０Ａと第２ゲート電極４０Ｂとの間に延在する。第２部分５０Ｂは、絶縁膜５５により第１ゲート電極４０Ａおよび第２ゲート電極４０Ｂから電気的に絶縁される。
図９（ｂ）に示すように、フィールドプレート５０とゲート配線６０との間に、ゲート電極４０のゲート接続部４０Ｃが設けられる。ゲート電極４０Ａおよびゲート電極４０Ｂは、それぞれのＹ方向の端において、ゲート接続部４０Ｃに接続される。
ゲート配線６０のコンタクト部６０Ｐは、ゲート接続部４０Ｃに接し、ゲート電極４０Ａおよびゲート電極４０Ｂをゲート配線６０に電気的に接続する。
フィールドプレート５０は、ゲートトレンチＧＴの内部において、Ｙ方向に延在する。フィールドプレート５０は、Ｙ方向の端に接続部５０Ｃを有する。接続部５０Ｃは、ソース電極３０の延在部３０Ｂのコンタクト部３０ＢＰを介して、延在部３０Ｂに電気的に接続される。コンタクト部３０ＢＰは、フィールドプレート５０をソース電極３０に電気的に接続する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、Ｅ１、Ｅ２…半導体装置、 １０…半導体部、 １１…ｎ形ドリフト層、 １３…ｐ形拡散層、 １５…ｎ形ソース層、 １７…ｐ形コンタクト層、 １９…ｎ形バッファ層、 ２０…ドレイン電極、 ３０…ソース電極、 ３０Ａ…主部、 ３０Ｂ…延在部、 ３０ＢＰ、６０Ｐ…コンタクト部、 ３０Ｐ…第１コンタクト部、 ３０Ｆ…第２コンタクト部、 ３１、６１…第１金属層、 ３３、６３…第２金属層、 ３５、６５…第３金属層、 ４０…ゲート電極、 ４０Ａ…第１ゲート電極、 ４０Ｂ…第２ゲート電極、 ４０Ｃ…ゲート接続部、 ４０ｆ…導電層、 ４３…ゲート絶縁膜、 ４５…層間絶縁膜、 ５０…フィールドプレート、 ５０Ａ…第１部分、 ５０Ｂ…第２部分、 ５０Ｃ…接続部、 ５３、５５…絶縁膜、 ６０…ゲート配線、 １００…半導体ウェーハ、 ＣＨ１、ＣＨ２…コンタクトホール、 ＣＴ…コンタクトトレンチ、 ＥＭ１、ＥＭ２…エッチングマスク、 ＦＳ…表面、 ＧＴ…ゲートトレンチ、 ＩＲ…注入領域、 Ｐ１…第１位置、 Ｐ２…第２位置、 ＳＰ…スペース、 ＳＴ…開口

Claims (8)

  1. 半導体部と、
    前記半導体部の裏面側に設けられた第１電極と、
    前記半導体部の表面側に設けられ、前記半導体部中に延在する第１コンタクト部と、前記半導体部の前記表面に接する第２コンタクト部とを含む第２電極と、
    前記半導体部と前記第２電極との間において、前記半導体部に設けられたトレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第２電極から第２絶縁膜により電気的に絶縁された制御電極と、
    を備え、
    前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、を含み、
    前記第１層は、前記第１電極と前記第２電極との間に延在し、前記トレンチは、前記半導体部の前記表面から前記第１層に至る深さを有し、
    前記第２層は、前記第１層と前記第２電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合い、
    前記第３層は、前記第２層と前記第２電極との間に設けられ、前記第１絶縁膜、前記第１コンタクト部および前記第２コンタクト部に接し、前記第２電極に電気的に接続され、
    前記第１コンタクト部は、前記第１電極から前記第２電極に向かう第１方向に並ぶ第１位置および第２位置において、前記半導体部の前記表面に沿って前記制御電極から前記第１コンタクト部に向かう第２方向の第１幅と、前記第２方向の第２幅とをそれぞれ有し、前記第１位置は、前記第１電極と前記第２位置との間に位置し、前記第１幅は、前記第２幅よりも広い半導体装置。
  2. 前記半導体部は、前記第２層と前記第１コンタクト部との間に設けられ、前記第２層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含み、前記第１コンタクト部に接し、前記第２電極に電気的に接続された前記第２導電形の第４層をさらに含む請求項１記載の半導体装置。
  3. 前記半導体部の前記第４層は、前記第２層中に位置し、前記第２層は、前記第４層を介して前記第２電極に電気的に接続される請求項２記載の半導体装置。
  4. 前記半導体部の前記第３層は、前記第１コンタクト部の側面と前記第１絶縁膜との間に位置し、前記第１コンタクト部の前記側面に接する請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第２コンタクト部は、前記第２方向における前記第２絶縁膜の端と、前記第１コンタクト部と、の間に設けられる請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記半導体部の前記トレンチの内部に設けられ、前記第１方向において、前記制御電極よりも前記第１電極に近い位置に配置される部分を含む第３電極をさらに備え、
    前記第３電極は、前記半導体部の前記第１層から第３絶縁膜により電気的に絶縁され、前記第２電極に電気的に接続された請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記制御電極は、前記第２方向に並んだ第１部分と第２部分とを含み、
    前記第３電極は、前記第１部分と前記第２部分との間に延在し、前記制御電極から第４絶縁膜により電気的に絶縁される請求項６記載の半導体装置。
  8. 前記第３電極は、前記第１電極と前記制御電極との間に位置し、前記制御電極から第４絶縁膜により電気的に絶縁される請求項６記載の半導体装置。
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