JP2016063004A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】実施形態は、ゲート電極の寄生容量を低減できる半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体層に形成されたトレンチの下部に第1絶縁膜を介して第1電極を形成する工程と、前記トレンチの上部の内面を覆う第2絶縁膜を形成する工程と、前記トレンチの上部を埋め込むレジスト膜を前記第2絶縁膜上に形成する工程と、前記レジスト膜と前記トレンチの側壁との間の第2絶縁膜を除去し、前記第1電極の上に前記第2絶縁膜の一部を残す工程と、前記トレンチの上部の側壁に第3絶縁膜を形成する工程と、前記トレンチの内部において、前記第2絶縁膜の一部を介して、前記第1電極の上に第2電極を形成する工程と、を備える。
【選択図】図1
【解決手段】実施形態に係る半導体装置の製造方法は、半導体層に形成されたトレンチの下部に第1絶縁膜を介して第1電極を形成する工程と、前記トレンチの上部の内面を覆う第2絶縁膜を形成する工程と、前記トレンチの上部を埋め込むレジスト膜を前記第2絶縁膜上に形成する工程と、前記レジスト膜と前記トレンチの側壁との間の第2絶縁膜を除去し、前記第1電極の上に前記第2絶縁膜の一部を残す工程と、前記トレンチの上部の側壁に第3絶縁膜を形成する工程と、前記トレンチの内部において、前記第2絶縁膜の一部を介して、前記第1電極の上に第2電極を形成する工程と、を備える。
【選択図】図1
Description
実施形態は、半導体装置及びその製造方法に関する。
電力制御などの用途に用いられる半導体装置として、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)がある。電力制御用のMOSFETには、ゲート電極と、フィールドプレート電極(FP電極)と、を含むトレンチゲート構造を有するものがある。トレンチゲート構造は、半導体層に設けられたトレンチの内部に絶縁膜を介してゲート電極とFP電極とを配置する。FP電極は、例えば、ゲート電極の下、トレンチの下部に配置される。このような半導体装置では、ゲート電極と、FP電極と、の間の絶縁膜を厚くして寄生容量を小さくすることが望まれる。しかしながら、例えば、ゲート電極と、FP電極と、の間の絶縁膜を、ゲート酸化膜と同時に形成すれば、その厚さはゲート酸化膜の形成条件により制限される。また、ゲート酸化膜とは別に形成すると、工程が複雑化し製造コストが増える。
実施形態は、ゲート電極の寄生容量を低減できる半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置の製造方法は、半導体層に形成されたトレンチの下部に第1絶縁膜を介して第1電極を形成する工程と、前記トレンチの上部の内面を覆う第2絶縁膜を形成する工程と、前記トレンチの上部を埋め込むレジスト膜を前記第2絶縁膜上に形成する工程と、前記レジスト膜と前記トレンチの側壁との間の第2絶縁膜を除去し、前記第1電極の上に前記第2絶縁膜の一部を残す工程と、前記トレンチの上部の側壁に第3絶縁膜を形成する工程と、前記トレンチの内部において、前記第2絶縁膜の一部を介して、前記第1電極の上に第2電極を形成する工程と、を備える。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すX軸、Y軸およびZ軸を用いて各部分の配置および構成を説明する。X軸、Y軸、Z軸は、相互に直交し、それぞれX方向、Y方向、Z方向を表す。また、Z方向を上方、その反対方向を下方として説明する場合がある。
図1は、実施形態に係る半導体装置1を例示する模式断面図である。半導体装置1は、例えば、トレンチゲート構造を有するパワーMOSFETである。
図1に示すように、半導体装置1は、半導体層10と、第1電極(以下、FP電極20)と、第2電極(以下、ゲート電極30)と、を備える。半導体層10は、例えば、シリコン基板上に設けられたシリコン層である。また、半導体層10は、シリコン基板であっても良い。
半導体層10は、例えば、n形ドレイン層12と、n形ドリフト層14、p形ベース層16と、n形ソース層18と、を含む。n形ドリフト層14は、n形ドレイン層12の上に設けられる。p形ベース層16は、n形ドリフト層14の上に設けられる。n形ソース層18は、p形ベース層16の上に選択的に設けられる。
FP電極20およびゲート電極30は、半導体層10内に設けられたトレンチ21の内部に配置される。トレンチ21は、n形ソース層18の上面からn形ドリフト層14に達する深さに設けられる。トレンチ21は、例えば、Y方向に延在する。
FP電極20は、トレンチ21の下部に配置され、ゲート電極30は、FP電極20の上に設けられる。FP電極20およびゲート電極30は、トレンチ21の内部においてそれぞれY方向に延在する。ゲート電極30の下面には、FP電極20に対面する凸部30aを有する。
半導体装置1は、第1絶縁膜40と、第2絶縁膜50と、第3絶縁膜60と、をさらに備える。
第1絶縁膜40は、半導体層10と、FP電極20と、の間に設けられる。すなわち、第1絶縁膜40は、FP電極20の下面、および、その側面を覆う。FP電極20は、第1絶縁膜40を介してn形ドリフト層14に対面する。
第2絶縁膜50は、FP電極20と、ゲート電極30と、の間に設けられる。第2絶縁膜50は、FP電極20の上面を覆っており、FP電極20とゲート電極30を電気的に絶縁する。
第3絶縁膜60は、ゲート電極30と、半導体層10と、の間に設けられる。ゲート電極30は、第3絶縁膜60を介して、n形ドリフト層14の一部、p形ベース層16およびn形ソース層18に対面する。すなわち、第3絶縁膜60は、ゲート絶縁膜として機能する。
例えば、第1絶縁膜40は、第3絶縁膜60よりも厚い。第2絶縁膜50は、Z方向において、第3絶縁膜60のX方向の厚さよりも厚く設けられる。また、第2絶縁膜50は、Z方向において、第1絶縁膜40のX方向の厚さよりも厚く設けても良い。
半導体装置1は、p形コンタクト層25と、層間絶縁膜70と、ソース電極80と、ドレイン電極90と、をさらに備える。
p形コンタクト層25は、p形ベース層16上に選択的に設けられる。p形コンタクト層25は、例えば、X方向において隣り合うn形ソース層18の間に設けられたトレンチ27の底部に設けられる。層間絶縁膜70は、ゲート電極30の上に設けられる。p形コンタクト層25は、p形ベース層16よりも高濃度のp形不純物を含み、ソース電極80とのコンタクト抵抗を低減する。層間絶縁膜70は、ゲート電極30と、ソース電極80と、を電気的に絶縁する。ソース電極80は、層間絶縁膜70を覆い、n形ソース層18と、p形コンタクト層25に接する。ソース電極80は、例えば、図示しない部分においてFP電極20に電気的に接続される。ソース電極80は、例えば、バリアメタル81と、金属膜83と、を含む2層構造を有する。バリアメタル81は、層間絶縁膜70、n形ソース層18およびp形コンタクト層25の上に設けられる。金属膜83は、バリアメタル81の上に設けられる。ソース電極80の上には、保護膜85が設けられる。
ドレイン電極90は、n形ドレイン層12に電気的に接続される。ドレイン電極90は、例えば、n形ドレイン層12の下面側に接する。すなわち、n形ドレイン層12は、ドレイン電極90と、n形ドリフト層14と、の間に位置する。
次に、図2〜図5を参照して、半導体装置1の製造方法を説明する。図2〜図5は、半導体装置1の製造過程を説明する模式断面図である。
図2(a)に示すように、半導体層10の上面10aから下面10bの方向にトレンチ21を形成する。半導体層10は、例えば、n形ドレイン層12およびn形ドリフト層14を含む。トレンチ21は、例えば、Y方向に延在する。続いて、トレンチ21の内面、および、半導体層10の上面を覆う第1絶縁膜40を形成する。第1絶縁膜40は、例えば、CVD(Chemical Vapor Depositon)を用いて形成されるシリコン酸化膜である。
図2(b)に示すように、トレンチ21の下部にFP電極20を形成する。例えば、第1絶縁膜40の上に導電性のポリシリコン膜(図示せず)を形成し、トレンチ21の内部を埋め込む。続いて、ポリシリコン膜をエッチバックし、トレンチ21の下部にFP電極20となる部分を残す。
図2(c)示すように、第1絶縁膜40をエッチングし、トレンチ21の上部の側壁21a、および、半導体層10の上面10aを露出させる。第1絶縁膜40は、FP電極20と、半導体層10と、の間の部分を残してエッチングされる。第1絶縁膜40は、例えば、等方性のドライエッチングを用いて除去することができる。
図3(a)に示すように、トレンチ21の上部の内面を覆う第2絶縁膜50を形成する。第2絶縁膜50は、FP電極20の上面20a、トレンチ21の側壁21aおよび半導体層10の上面10aを覆う。第2絶縁膜50は、例えば、CVDを用いて形成されるシリコン酸化膜である。
図3(b)に示すように、第2絶縁膜50の上にレジスト膜53を形成する。レジスト膜53は、トレンチ21の内部を埋め込み、且つトレンチ21の上部を覆うように形成される。
図3(c)に示すように、レジスト膜53をマスクとして、第2絶縁膜50をエッチバックする。すなわち、第2絶縁膜50の半導体層10の上面に形成された部分を除去し、さらに、トレンチ21の側壁21aと、レジスト膜53と、の間に形成された部分をエッチングする。これにより、第2絶縁膜50のFP電極20の上に形成された部分を残し、トレンチの側壁21a、および、半導体層10の上面10aを露出させる。例えば、FP電極20の上に残された第2絶縁膜50の上端50aは、Z方向において、レジスト膜53の下端53aよりも上方に位置する。
図4(a)に示すように、レジスト膜53を除去した後、第2絶縁膜50は、FP電極20の上に凹部50bを有する。続いて、トレンチ21の側壁21aおよび半導体層10の上面10aに第3絶縁膜60を形成する。第3絶縁膜60は、例えば、シリコン酸化膜である。第3絶縁膜60は、例えば、半導体層10aを熱酸化することにより、選択的に形成することができる。
図4(b)に示すように、トレンチ21の上部にゲート電極30を形成する。ゲート電極30は、例えば、第2絶縁膜50および第3絶縁膜60の上に導電性のポリシリコン膜(図示せず)を形成し、トレンチ21の上部を埋め込む。続いて、ポリシリコン膜をエッチバックし、トレンチ21の上部にゲート電極30となる部分を残す。ゲート電極30は、第2絶縁膜50の凹部を埋め込むように形成される。その結果、ゲート電極30は、FP電極20に対向する凸部30aをその下面30bに有する。
図4(c)に示すように、ゲート電極30の上に層間絶縁膜70を形成する。層間絶縁膜70は、例えば、シリコン酸化膜である。続いて、n形ドリフト層14の上にp形ベース層16を形成する。p形ベース層16は、例えば、p形不純物であるボロン(B)を半導体層10の上面10aにイオン注入し、熱処理を施すことにより形成する。p形ベース層16の下面16aは、ゲート電極30の下面30bよりも上方に位置するように形成される。
図5(a)に示すように、p形ベース層16の上面にリセス部23を形成し、その後、p形ベース層16の上にn形ソース層18を形成する。n形ソース層18は、例えば、リセス部23の表面にn形不純物である砒素(As)をイオン注入し、熱処理を施すことにより形成する。
図5(b)に示すように、p形ベース層16の上に選択的にp形コンタクト層25を形成する。例えば、n形ソース層18にトレンチ27を形成し、その底部にp形不純物であるボロンをイオン注入する。その後、熱処理を施すことにより、p形コンタクト層25を形成する。トレンチ27は、例えば、隣り合うゲート電極30の中央において、n形ソース層18の上面からp形ベース層16に達する深さに設けられる。
図5(c)に表したように、ソース電極80を形成する。ソース電極80は、例えば、バリアメタル81と、金属膜83と、を含む。バリアメタル81は、層間絶縁膜70を覆い、n形ソース層18およびp形コンタクト層25に接する。金属膜83は、バリアメタル81を覆う。バリアメタル81は、例えば、窒化チタニウム(TiN)である。金属膜83は、例えば、アルミニウム膜である。
さらに、ソース電極80を覆う保護膜85と、ドレイン電極90と、を形成し、半導体装置1を完成させる。保護膜85は、例えば、シリコン酸化膜である。ドレイン電極90は、例えば、n形ドレイン層12の下面に接するように形成される。ドレイン電極90は、例えば、金属シリサイドであっても良い。
上記のように、半導体装置1は、FP電極20と、ゲート電極30と、の間に第2絶縁膜50を備える。第2絶縁膜50は、FP電極20の上方に凹部を有し、ゲート電極30の下面には、FP電極20に対面する凸部が形成される。
第2絶縁膜50は、FP電極20と、ゲート電極30と、の間を電気的に絶縁するために形成され、他の機能を有しない。したがって、第2絶縁膜50のZ方向の厚さは、独立に最適化することができる。例えば、FP電極20と、ゲート電極30と、の間の寄生容量を小さくするために、第2絶縁膜のZ方向の厚さを、ゲート絶縁膜(第3絶縁膜60)のX方向の厚さよりも厚く形成することができる。また、第2絶縁膜のZ方向の厚さを、第1絶縁膜40のX方向の厚さよりも厚く形成しても良い。
第2絶縁膜50は、例えば、第1絶縁膜40もしくは第3絶縁膜60とは異なる膜質を有する。例えば、CVDを用いて形成された第2絶縁膜50は、熱酸化を用いて形成された第3絶縁膜60よりも高い密度の水素原子を含む。例えば、CVD法を用いて成膜された絶縁膜には、原料ガスの水素原子が取り込まれる。そのため、膜中の水素原子の密度が、熱酸化により成膜された絶縁膜よりも高くなる。CVD法では、熱酸化法よりも低温で成膜できるため膜中の応力を低減できる。これにより、例えば、ウエハの反り抑え、製造歩留りを向上させることができる。また、CVD法を用いた場合、熱酸化法に比べて厚膜を容易に形成できる。
第2絶縁膜50には、第1絶縁膜40もしくは第3絶縁膜60とは異なる材料を用いることも可能である。
第2絶縁膜50には、第1絶縁膜40もしくは第3絶縁膜60とは異なる材料を用いることも可能である。
実施形態に係る半導体装置1では、例えば、FP電極20が熱酸化されない。このため、FP電極20の上端の位置の制御性が向上する。また、FP電極20と、ゲート電極30と、の間の第2絶縁膜50を厚膜化することが可能であり、その絶縁耐圧を高くすることができる。これにより、半導体装置1の信頼性向上させることができる。また、FP電極20と、ゲート電極30と、の間の絶縁膜の形成プロセスが簡略化され、大幅な工程短縮を達成することができる。
次に、図6を参照して、実施形態に変形例に係る半導体装置1の製造方法を説明する。図6(a)〜(c)は、変形例に係る製造過程を表す模式断面図である。
図6(a)に示すように、トレンチ21の下部にFP電極20を形成する。FP電極20は、第1絶縁膜40を介して半導体層10に対向する。第1絶縁膜40は、FP電極20の側面および下面を覆う。FP電極20の上面20aは、トレンチ21の上部の内面に露出する。
図6(b)に示すように、FP電極20の上面、および、半導体層10の表面を熱酸化する。これにより、FP電極20の上に、絶縁膜31が形成される。絶縁膜31は、例えば、FP電極20の上端が熱酸化されたシリコン酸化膜である。また、トレンチ21の側壁21a、および、半導体層10の上面10aには、絶縁膜33が形成される。絶縁膜33は、例えば、シリコン層が熱酸化されたシリコン酸化膜である。
図6(c)に示すように、絶縁膜31および33の上に第2絶縁膜50を形成する。第2絶縁膜50は、例えば、CVD法を用いて形成される。第2絶縁膜50は、トレンチ21の上部の内面、および、半導体層10の上面を覆う。
さらに、図3(b)以降の工程を実施して、半導体装置1を完成させる。この例では、第2絶縁膜50と、FP電極20と、の間に絶縁膜31(熱酸化膜)を介在させることができる。これにより、FP電極20と、ゲート電極30と、の間の絶縁膜をさらに厚くすることが可能となり、その間の寄生容量をさらに小さくすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1・・・半導体装置、 10・・・半導体層、 10a、20a・・・上面、 10b、16a、30b・・・下面、 12・・・n形ドレイン層、 14・・・n形ドリフト層、 16・・・p形ベース層、 18・・・n形ソース層、 20・・・FP電極、 21、27・・・トレンチ、 21a・・・側壁、 21b・・・開口、 23・・・リセス部、 25・・・p形コンタクト層、 30・・・ゲート電極、 30a・・・凸部、 31、33・・・絶縁膜、 40・・・第1絶縁膜、 50・・・第2絶縁膜、 50a・・・上端、 50b・・・凹部、 53・・・レジスト膜、 53a・・・下端、 60・・・第3絶縁膜、 70・・・層間絶縁膜、 80・・・ソース電極、 81・・・バリアメタル、 83・・・金属膜、 85・・・保護膜、 90・・・ドレイン電極
Claims (6)
- 半導体層に形成されたトレンチの下部に第1絶縁膜を介して第1電極を形成する工程と、
前記トレンチの上部の内面を覆う第2絶縁膜を形成する工程と、
前記トレンチの上部を埋め込むレジスト膜を前記第2絶縁膜上に形成する工程と、
前記レジスト膜と、前記トレンチの側壁と、の間の第2絶縁膜を除去し、前記第1電極の上に前記第2絶縁膜の一部を残す工程と、
前記トレンチの上部の側壁に第3絶縁膜を形成する工程と、
前記トレンチの内部において、前記第2絶縁膜の一部を介して、前記第1電極の上に第2電極を形成する工程と、
を備えた半導体装置の製造方法。 - 前記第1電極の上端を熱酸化する工程をさらに備えた請求項1記載の半導体装置の製造方法。
- 前記第2絶縁膜の一部の上端が、前記トレンチの内部に埋め込まれた前記レジスト膜の下端よりも上方に位置するように前記第2絶縁膜を選択的に除去する請求項1または2に記載の半導体装置の製造方法。
- 前記第2絶縁膜は、前記第1電極の上方に凹部を有し、
前記第2電極は、その一部が前記凹部を埋め込むように形成される請求項1〜3のいずれか1つに記載の半導体装置の製造方法。 - 半導体層に形成されたトレンチの下部に第1絶縁膜を介して第1電極を形成する工程と、
前記トレンチの上部の内面を覆う第2絶縁膜を形成する工程と、
前記第1電極の上に前記第2絶縁膜の一部を残すように、前記トレンチの上部の側壁の前記第2絶縁膜を除去する工程と、
前記トレンチの上部の側壁に第3絶縁膜を形成する工程と、
前記トレンチの内部において、前記第2絶縁膜の一部を介して、前記第1電極の上に第2電極を形成する工程と、
を備えた半導体装置の製造方法。 - 半導体層と、
前記半導体層中に設けられた第1電極と、
前記半導体層中において、前記第1電極の上に設けられ、前記第1電極に対面する凸部を有する第2電極と、
前記第1電極と、前記半導体層と、の間に設けられた第1絶縁膜と、
前記第1電極と、前記凸部と、の間に設けられた第2絶縁膜と、
前記第2電極と、前記半導体層と、の間に設けられた第3絶縁膜と、
を備え、
前記第2絶縁膜は、前記第3絶縁膜よりも高い密度の水素原子を含む半導体装置。
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