WO2019039304A1 - 半導体装置およびその製造方法 - Google Patents

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semiconductor
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洋平 小田
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    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Definitions

  • the present disclosure relates to a semiconductor device in which a semiconductor element such as a diode element is formed on a semiconductor substrate and a method of manufacturing the same.
  • a temperature sensitive diode element which is a diode element as a semiconductor element
  • a semiconductor substrate for example, see Patent Document 1.
  • various regions for flowing current in the semiconductor substrate are formed in the semiconductor substrate.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a temperature sensitive diode element is formed via an insulating film, and an insulating film covering the temperature sensitive diode element is formed. Further, in the insulating film covering the temperature sensitive diode element, a first contact hole for exposing a region formed on the one surface side of the semiconductor substrate and a second contact hole for exposing the temperature sensitive diode element are formed.
  • the first electrode electrically connected to the region formed on the one surface side of the semiconductor substrate through the first contact hole, and the second contact hole A second electrode electrically connected to the temperature sensitive diode element is formed.
  • Such a semiconductor device is manufactured, for example, as follows. That is, after the temperature sensitive diode element is formed on one surface of the semiconductor substrate, the insulating film is formed to cover the temperature sensitive diode element. The region formed on the one surface side of the semiconductor substrate is appropriately formed before or after the temperature sensitive diode element is formed. Next, a photoresist is disposed on the insulating film. Then, the photoresist is exposed, developed and patterned to expose the region of the insulating film where the first contact hole is to be formed and the region where the second contact hole is to be formed from the photoresist. Thereafter, a first electrode electrically connected to the region on the one surface side of the semiconductor substrate through the first contact hole, and a second electrode electrically connected to the temperature sensitive diode element through the second contact hole By forming the semiconductor device, the semiconductor device is manufactured.
  • the insulating film when the insulating film is formed so as to cover the temperature sensitive diode element, the insulating film is in a state where a portion covering the temperature sensitive diode element is raised. That is, one surface of the insulating film opposite to the one surface of the semiconductor substrate is not flat. Therefore, when a photoresist is disposed on the insulating film, the photoresist is formed along one surface of the insulating film opposite to the one surface of the semiconductor substrate, so the portion covering the temperature sensitive diode element is raised. It will be
  • the exposure precision of the said photoresist will fall. That is, for example, in the case of using a positive photoresist, when exposing the photoresist, a portion of the photoresist on a region where the first contact hole is to be formed and the second via the photomask from the light source Light is applied to a portion on the region where the contact hole is to be formed. That is, light is applied to the non-raised portion of the photoresist, and light is applied to the raised portion of the photoresist.
  • the diode element is disposed through the insulating film, there is a possibility that the characteristics of the diode element may change or malfunction due to noise or the like generated on the semiconductor substrate side. That is, in the semiconductor device described above, the detection accuracy of the diode element may be reduced.
  • a change in the gate voltage applied to the gate electrode affects the diode element. Easy to do. Therefore, the detection accuracy of the diode element may be reduced.
  • An object of the present disclosure is to provide a semiconductor device capable of suppressing deterioration in processing accuracy of the first contact hole and the second contact hole, and a method of manufacturing the same. Moreover, this indication aims at providing the semiconductor device which can control that detection accuracy of a diode element falls.
  • a semiconductor device is formed on one surface of a semiconductor substrate in a state of covering a semiconductor substrate having one surface, a semiconductor element formed on one surface of the semiconductor substrate, and the semiconductor element
  • a first electrode to be connected and a second electrode to be electrically connected to the semiconductor element through the second contact hole, and the insulating film has one surface opposite to the one surface of the semiconductor substrate planarized. The distance between the one surface and the one surface of the semiconductor substrate is equal along the surface direction of the semiconductor substrate.
  • one surface of the insulating film is planarized, when the photoresist is disposed on the insulating film, one surface of the photoresist opposite to the insulating film is also planarized. For this reason, it can suppress that the exposure precision of the said photoresist falls, and can suppress that the processing precision at the time of forming a 1st contact hole and a 2nd contact hole by using a photoresist as a mask is reduced.
  • a semiconductor device includes: a semiconductor substrate having a semiconductor element on one surface, on which a semiconductor element carrying current flows, and a diode element formed on one surface of the semiconductor substrate, A shield wiring portion maintained at a predetermined potential is formed on one surface of the semiconductor substrate, and a diode element is formed on the shield wiring portion.
  • the diode element is formed on the shield wiring portion maintained at a predetermined potential. For this reason, it is suppressed that the detection accuracy of a diode element falls by the noise by the side of a semiconductor substrate, etc.
  • a method of manufacturing a semiconductor device preparing a semiconductor substrate having one surface, forming a semiconductor element on one surface of the semiconductor substrate, and forming the semiconductor element on one surface of the semiconductor substrate Forming an insulating film covering the semiconductor element, forming a first contact hole for exposing a region on one surface side of the semiconductor substrate in the insulating film, and forming a second contact hole for exposing the semiconductor element Forming a first electrode electrically connected to a region on one surface of the semiconductor substrate through the first contact hole; and a second electrode electrically connected to the semiconductor element through the second contact hole Placing a photoresist on the insulating film before forming the first contact hole and the second contact hole; And patterning the photoresist by developing and exposing the resist, it is carried out.
  • the first contact hole and the second contact hole are simultaneously formed using the photoresist as a mask, and before the photoresist is disposed, And planarizing one surface opposite to the one surface of the semiconductor substrate.
  • one surface of the insulating film opposite to the one surface of the semiconductor substrate is planarized before disposing the photoresist. Therefore, when the photoresist is disposed, one surface of the photoresist on the opposite side to the insulating film can also be planarized. Therefore, it can suppress that the exposure precision of a photoresist falls, and it can suppress that the processing precision at the time of forming a 1st contact hole and a 2nd contact hole by using a photoresist as a mask falls.
  • FIG. 1 is a cross-sectional view of a semiconductor device in a first embodiment.
  • FIG. 7 is a cross-sectional view showing the manufacturing process of the semiconductor device shown in FIG. 1; It is sectional drawing which shows the manufacturing process of the semiconductor device following FIG. 2A.
  • FIG. 2C is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 2B;
  • FIG. 2C is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 2C;
  • FIG. 2D is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 2D;
  • FIG. 2E is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 2E.
  • FIG. 2C is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 2E.
  • FIG. 2F is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 2F;
  • FIG. 2G is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 2G;
  • FIG. 2H is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 2H; It is sectional drawing of the semiconductor device in 2nd Embodiment.
  • FIG. 4 is a cross-sectional view showing the manufacturing process of the semiconductor device shown in FIG. 3; It is sectional drawing which shows the manufacturing process of the semiconductor device following FIG. 4A.
  • FIG. 4C is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 4B;
  • FIG. 4C is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG.
  • FIG. 4C is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 4D;
  • FIG. 4E is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 4E; It is sectional drawing which shows the manufacturing process of the semiconductor device following FIG. 4F.
  • FIG. 4G is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 4G;
  • FIG. 4H is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 4H;
  • FIG. 4I is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 4I;
  • FIG. 4J is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 4J;
  • FIG. 4G is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 4G;
  • FIG. 4G is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 4G;
  • FIG. 4K is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 4K; It is sectional drawing which shows the semiconductor device in 3rd Embodiment. It is sectional drawing which shows the semiconductor device in 4th Embodiment. It is sectional drawing which shows the semiconductor device in 5th Embodiment. It is sectional drawing of the semiconductor device in 6th Embodiment.
  • FIG. 9 is a cross-sectional view showing the manufacturing process of the semiconductor device shown in FIG. 8;
  • FIG. 9B is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9A;
  • FIG. 9C is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9B;
  • FIG. 9 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9B;
  • FIG. 9C is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9C;
  • FIG. 10 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9D;
  • FIG. 9E is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9E;
  • 9F is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9F;
  • FIG. FIG. 10 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9G;
  • FIG. 10 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9H;
  • FIG. 91 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9I;
  • FIG. 10 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9J; FIG. 10 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9K; It is sectional drawing of the semiconductor device in other embodiment. It is sectional drawing of the semiconductor device in other embodiment. It is sectional drawing of the semiconductor device in other embodiment. It is sectional drawing of the semiconductor device in other embodiment. It is sectional drawing of the semiconductor device in other embodiment. It is sectional drawing of the semiconductor device in other embodiment.
  • the semiconductor device has an N ⁇ -type semiconductor substrate 10 which functions as a drift layer 11. Then, a P-type base layer 12 is formed on the drift layer 11 (that is, on the side of the surface 10 a of the semiconductor substrate 10). An N + -type source layer 13 having a higher impurity concentration than the drift layer 11 is formed on the base layer 12. That is, in the present embodiment, the base layer 12 and the source layer 13 are formed on the drift layer 11 sequentially from the drift layer 11 side. Further, in the present embodiment, the source layer 13 is formed as described above, so that the surface 10 a of the semiconductor substrate 10 has the source layer 13. In the present embodiment, the source layer 13 corresponds to the first conductivity type layer.
  • a plurality of trenches 14 which penetrate the source layer 13 and the base layer 12 and reach the drift layer 11 are formed.
  • the base layer 12 is divided by the plurality of trenches 14.
  • the plurality of trenches 14 are formed in stripes at equal intervals along a predetermined direction in the surface direction of the one surface 10 a of the semiconductor substrate 10. Note that, in FIG. 1, the plurality of trenches 14 are respectively formed along the depth direction in the drawing of FIG. 1. Further, in the present embodiment, the region of the base layer 12 in contact with the trench 14 corresponds to a channel region.
  • Each trench 14 is filled with a gate insulating film 15 formed to cover the wall surface of each trench 14 and a gate electrode 16 formed on the gate insulating film 15.
  • the gate electrode 16 is electrically connected to a gate wiring (not shown) formed on the surface 10 a of the semiconductor substrate 10 in a cross section different from that in FIG. 1.
  • a predetermined gate voltage is applied to the gate electrode 16 from a gate control circuit (not shown).
  • the gate insulating film 15 is formed of an oxide film or the like, and the gate electrode 16 is formed of polysilicon (hereinafter referred to as Poly-Si) or the like.
  • a first surface insulating film 17 formed of an oxide film or the like is formed on the first surface 10 a of the semiconductor substrate 10 so as to cover the gate electrode 16.
  • a temperature sensitive diode element 18 that outputs a detection signal according to the heat generated by the operation of the MOSFET element is formed on the one surface insulating film 17.
  • the temperature sensitive diode element 18 is configured by connecting an anode region 18a composed of P-type Poly-Si and a cathode region 18b composed of N-type Poly-Si.
  • An element protection film 19 made of an oxide film or the like is formed to cover the temperature sensitive diode element 18.
  • the temperature sensitive diode element 18 corresponds to a semiconductor element.
  • an interlayer insulating film 20 made of an oxide film or the like is formed on the one-sided insulating film 17 so as to cover the element protective film 19 (that is, the temperature sensitive diode element 18).
  • the interlayer insulating film 20 is planarized at one surface 20 a opposite to the one surface 10 a of the semiconductor substrate 10. More specifically, in the interlayer insulating film 20, the one surface 20a is planarized so that the distance between the one surface 20a of the interlayer insulating film 20 and the one surface 10a of the semiconductor substrate 10 becomes equal along the surface direction of the semiconductor substrate 10. There is.
  • the distance between the portion covering the temperature sensitive diode 18 and the distance between the portion different from the portion covering the temperature sensitive diode 18 are equal It is done.
  • a first contact hole 21 for exposing the source layer 13 and the base layer 12 is formed, and a second contact hole 22 for exposing the temperature sensitive diode element 18 is formed.
  • a plurality of first contact holes 21 are formed, and they are formed to extend through source layer 13 to reach base layer 12 between adjacent trenches 14.
  • the source layer 13 is exposed from the side surface of the first contact hole 21, and the base layer 12 is exposed from the side surface and the bottom surface of the first contact hole 21.
  • two second contact holes 22 are formed, one of which is formed to expose the anode region 18 a and the other of which is formed to expose the cathode region 18 b.
  • a first upper electrode 23 electrically connected to the source layer 13 and the base layer 12 through the first contact hole 21 is formed on the interlayer insulating film 20.
  • a second upper electrode 24 electrically connected to the temperature sensitive diode element 18 through the second contact hole 22 is formed.
  • the first upper electrode 23 corresponds to a first electrode
  • the second upper electrode 24 corresponds to a second electrode.
  • the first upper electrode 23 is disposed on the first embedded electrode portion 23 a embedded in the first contact hole 21 and on the interlayer insulating film 20 and electrically connected to the first embedded electrode portion 23 a. It is set as the structure which has the 1st upper layer electrode part 23b connected.
  • the second upper electrode 24 is disposed on the interlayer insulating film 20 and electrically connected to the second embedded electrode portion 24 a which is embedded in the second contact hole 22.
  • the second upper electrode portion 24b are made of W (i.e., tungsten). That is, the first and second embedded electrode portions 23a and 24a are so-called W plugs.
  • the first and second upper layer electrode portions 23b and 24b are made of Al (that is, aluminum) or the like.
  • An N-type drain layer 25 having a higher impurity concentration than that of the drift layer 11 is formed on the opposite side of the drift layer 11 to the base layer 12 side (that is, the other surface 10 b side of the semiconductor substrate 10).
  • a lower electrode 26 is formed on the opposite side of the drain layer 25 to the drift layer 11. That is, the lower electrode 26 electrically connected to the drain layer 25 is formed on the other surface 10 b of the semiconductor substrate 10.
  • the N + type, the N type, and the N ⁇ type correspond to the first conductivity type
  • the P type and the P + type correspond to the second conductivity type.
  • the semiconductor substrate 10 of the present embodiment is configured to include the drain layer 25, the drift layer 11, the base layer 12, and the source layer 13.
  • the manufacturing process of the other surface 10 b side (that is, the drain layer 25 side) of the semiconductor substrate 10 is the same as that of the conventional method, and thus the description thereof is omitted.
  • a semiconductor substrate 10 is prepared. Then, a mask is appropriately formed on the surface 10 a of the semiconductor substrate 10, and a plurality of trenches 14 are formed by dry etching or the like. Then, the gate insulating film 15 is formed on the wall surface of the trench 14 by thermal oxidation or the like, and the lower insulating film 17 a constituting a part of the one-sided insulating film 17 is formed on the one surface 10 a of the semiconductor substrate 10.
  • a gate electrode 16 is formed by depositing Poly-Si by CVD (that is, Chemical Vapor Deposition) or the like so that the inside of the trench 14 is buried. Then, in a cross section different from that of FIG. 2B, Poly-Si laminated on one surface 10 a of the semiconductor substrate 10 is appropriately patterned to form a gate wiring electrically connected to the gate electrode 16. Thereafter, thermal oxidation or the like is performed again to form a one-sided insulating film 17 covering the gate electrode 16 from the lower insulating film 17a.
  • CVD Chemical Vapor Deposition
  • a Poly-Si film is formed on the one-surface insulating film 17 by CVD or the like, and then the outer shape of the temperature-sensitive diode element 18 is photoetched or the like. Form. Then, a mask (not shown) is appropriately disposed, and P-type impurities and N-type impurities are appropriately ion-implanted into the remaining Poly-Si and thermally diffused. Thus, a temperature sensitive diode element 18 having an anode region 18a composed of P-type Poly-Si and a cathode region 18b composed of N-type Poly-Si is formed.
  • the base layer 12 and the source layer 13 are formed by appropriately ion-implanting and thermally diffusing a P-type impurity and an N-type impurity also on the surface 10 a of the semiconductor substrate 10. Thereafter, thermal diffusion or the like is performed to form an element protective film 19 for protecting the temperature sensitive diode element 18.
  • the base layer 12 and the source layer are formed under the temperature sensing diode element 18 in order to ion-implant impurities into the semiconductor substrate 10. 13 is not formed.
  • Poly-Si constituting the temperature sensitive diode element 18 may be deposited, and the impurity may be ion-implanted again to the Poly-Si. That is, the base layer 12 and the source layer 13 may be formed below the temperature sensitive diode element 18. According to this, since the base layer 12 and the source layer 13 are formed under the temperature sensitive diode element 18, the region under the temperature sensitive diode element 18 can be effectively used.
  • an interlayer insulating film 20 is formed on the entire surface insulating film 17 by a CVD method or the like so as to cover the element protective film 19 (that is, the temperature sensitive diode element 18).
  • the interlayer insulating film 20 is formed, in the interlayer insulating film 20, a step is formed between the portion covering the temperature sensitive diode element 18 and the portion not covering the temperature sensitive diode element 18.
  • a step is formed on the first surface 20a. That is, in the interlayer insulating film 20, the portion covering the temperature sensitive diode element 18 is in a raised state.
  • the height of one surface 20 a of the interlayer insulating film 20 in a portion different from the portion covering the temperature sensitive diode element 18 is higher than the height from the surface 10 a of the semiconductor substrate 10 to the surface of the temperature sensitive diode element 18 Formed as.
  • the surface of the temperature sensitive diode element 18 is the surface of the temperature sensitive diode element 18 opposite to the surface 10 a of the semiconductor substrate 10.
  • one surface 20a of the interlayer insulating film 20 is planarized by a CMP (Chemical Mechanical Polishing) method or the like. Specifically, in the distance between the first surface 20a of the interlayer insulating film 20 and the first surface 10a of the semiconductor substrate 10, the distance between the portion covering the temperature sensitive diode 18 and the distance between the portion different from the portion covering the temperature sensitive diode 18 are equal.
  • CMP Chemical Mechanical Polishing
  • a photoresist 27 is disposed on the interlayer insulating film 20.
  • the photoresist 27 is also planarized and disposed.
  • the positive photoresist 27 is disposed.
  • the photoresist 27 is exposed and developed and patterned so that the region of the interlayer insulating film 20 in which the first contact hole 21 and the second contact hole 22 are to be formed is exposed. .
  • a photomask (not shown) is disposed on the photoresist 27. Then, in the portion of the photoresist 27 located on the region where the first contact hole 21 is formed and the portion located on the region where the second contact hole 22 is formed, the light transmitted from the light source is transmitted from the light source Irradiate. At this time, in the present embodiment, the photoresist 27 is arranged to be flat. Therefore, the distance between the light source and the portion of the photoresist 27 located on the area where the first contact hole 21 is formed, the light source, and the area located on the area where the second contact hole 22 is formed And the distance can be approximately equal.
  • the light irradiated to the portion of the photoresist 27 located on the region where the first contact hole 21 is formed, and the region located on the region where the second contact hole 22 of the photoresist 27 is formed It is suppressed that the focus with the light irradiated to a part shifts
  • the photoresist 27 is removed to form a first upper electrode 23 electrically connected to the base layer 12 and the source layer 13, and electrically connected to the temperature sensitive diode element 18.
  • the second upper electrode 24 to be connected is formed.
  • W is embedded in the first contact hole 21 and the second contact hole 22 by the CVD method or the like to form the first and second embedded electrode portions 23 a and 24 a.
  • the W film stacked on one surface 20 a of the interlayer insulating film 20 is removed.
  • a metal film such as Al is formed on the interlayer insulating film 20 by the CVD method or the like.
  • a first upper layer electrode portion 23b electrically connected to the first embedded electrode portion 23a is formed, and also electrically connected to the second embedded electrode portion 24a.
  • a second upper electrode portion 24b is formed.
  • one surface 20 a of the interlayer insulating film 20 is planarized.
  • a photoresist 27 is disposed on one surface 20 a of the planarized interlayer insulating film 20.
  • the photoresist 27 is planarized and disposed. The distance between the light source and the portion of the photoresist 27 located on the area where the first contact hole 21 is to be formed, the light source, and the area located on the area where the second contact hole 22 is to be formed.
  • the distance between the one surface 20 a of the portion different from the portion covering the temperature sensitive diode element 18 and the one surface 10 a of the semiconductor substrate 10 is the one surface 20 a of the portion covering the temperature sensitive diode element 18. And the distance between one surface 10 a of the semiconductor substrate 10 and the other.
  • the temperature sensing diode element 18 is formed so as to cover the temperature sensing diode element 18, the distance between the one surface 20 a of the portion different from the portion covering the temperature sensing diode element 18 and the surface 10 a of the semiconductor substrate 10 is
  • the interlayer insulating film 20 is thicker than in the case where it is shorter than the distance between the one surface 20 a of the portion covering the surface and the one surface 10 a of the semiconductor substrate 10.
  • the interlayer insulating film 20 disposed between the gate electrode 16 and the first upper electrode 23 becomes thicker and parasitic capacitance can be reduced. Therefore, according to the present embodiment, the noise generated by the fluctuation of the gate potential of the gate electrode 16 is easily absorbed by the interlayer insulating film 20, and the semiconductor device and the peripheral circuit disposed close to the semiconductor device. It is possible to suppress the malfunction of the
  • the present embodiment is the same as the first embodiment except that the configuration of the gate electrode 16 is changed with respect to the first embodiment.
  • the semiconductor device has a cell region 1 in which a MOSFET element is formed, and a peripheral region 2 different from the cell region 1.
  • the peripheral area 2 is an area different from the cell area 1, and in addition to the outer edge area arranged to surround the cell area 1, an intermediate area arranged between the adjacent cell areas 1 is It is included. That is, the peripheral region 2 of the present embodiment is, for example, a region which may be located near the center of the semiconductor device.
  • the trench gate structure of the cell region 1 is a so-called split gate structure. Specifically, in each trench 14, a first gate insulating film 15a, a second gate insulating film 15b, a first gate electrode 16a, and a second gate electrode 16b are disposed. In each of the trenches 14, the first gate insulating film 15 a and the first gate electrode 16 a are disposed on the side of the opening of the trench 14, whereby an upper gate structure is configured. In addition, the second gate insulating film 15 b and the second gate electrode 16 b are disposed on the bottom side of the trench 14, whereby the lower gate structure is configured.
  • Each first gate electrode 16a is electrically connected to a gate wiring (not shown) in a cross section different from that in FIG. 3, and a predetermined gate voltage is applied from the gate control circuit. Further, the respective second gate electrodes 16b are electrically connected to each other in a cross section different from that in FIG. 3, and are maintained at a predetermined potential. In the present embodiment, as described later, the second gate electrode 16 b is electrically connected to the first upper electrode 23 so as to be maintained at the potential of the first upper electrode 23.
  • the first gate electrode 16 a is formed from the one surface 10 a of the semiconductor substrate 10 to a position deeper than the bottom of the base layer 12. That is, the first gate electrode 16 a is arranged such that a channel connecting the source layer 13 and the drift layer 11 is formed in the base layer 12 when the gate voltage is applied.
  • the first gate insulating film 15 a is formed along the first gate electrode 16 a and is formed from the one surface 10 a side of the semiconductor substrate 10 to a position deeper than the bottom of the base layer 12.
  • the second gate electrode 16 b is formed from the bottom of the upper gate structure toward the bottom of the trench 14.
  • the second gate insulating film 15 b is disposed along the second gate electrode 16 b and is disposed on the bottom side of the trench 14. Further, the second gate insulating film 15 b is thicker than the first gate insulating film 15 a.
  • a first gate insulating film 15a is disposed between the first gate electrode 16a and the second gate electrode 16b.
  • a trench 14 is formed as in the cell region 1.
  • the trench 14 is embedded with a shield insulating film 28 formed to cover the wall surface of each trench 14 and a shield electrode 29 formed on the shield insulating film 28.
  • the shield insulating film 28 and the shield electrode 29 formed in the peripheral region 2 are the same as the second gate insulating film 15 b and the second gate electrode 16 b formed in the cell region 1.
  • the shield electrode 29 formed in the peripheral region 2 is electrically connected to the second gate electrode 16 b formed in the cell region 1 in a cross section different from that in FIG. 3.
  • a lower insulating film 30 connected to the shield insulating film 28 is formed around the opening of the trench 14.
  • a shield wiring portion 31 as a lead wiring portion electrically connected to the shield electrode 29 is formed on the lower layer insulating film 30, a shield wiring portion 31 as a lead wiring portion electrically connected to the shield electrode 29 is formed.
  • the shield wiring portion 31 is electrically connected to the first upper electrode 23 through a contact hole formed in the interlayer insulating film 20 in a cross section different from that in FIG. 3.
  • the shield electrode 29 is maintained at the same potential as the first upper electrode 23 through the shield wiring portion 31. Since the second gate electrode 16b formed in the cell region 1 is electrically connected to the shield electrode 29 formed in the peripheral region 2, it is maintained at the potential of the first upper electrode 23. .
  • a wiring insulating film 32 is formed to cover the shield wiring portion 31.
  • the temperature sensitive diode element 18 is formed on the shield wiring portion 31 via the wiring insulating film 32, and the element protective film 19 is formed so as to cover the temperature sensitive diode element 18. That is, in the present embodiment, the temperature sensitive diode element 18 is disposed in the peripheral region 2.
  • the temperature sensitive diode element 18 is electrically connected to the second upper electrode 24 through the second contact hole 22 formed in the interlayer insulating film 20 as in the first embodiment.
  • the above is the configuration of the semiconductor device in this embodiment. Next, a method of manufacturing the semiconductor device will be described.
  • the second gate insulating film 15b and the shield insulating film 28 are formed by thermal oxidation or the like.
  • an insulating film is also formed on the one surface 10 a of the semiconductor substrate 10, and the lower insulating film 30 in the peripheral region 2 is formed by the insulating film.
  • a Poly-Si film is formed by a CVD method or the like so that the trench 14 is buried.
  • the second gate electrode 16 b is formed in the trench 14 in the cell region 1
  • the shield electrode 29 is formed in the trench 14 in the peripheral region 2.
  • a mask is appropriately formed and dry etching or the like is performed, and the Poly-Si formed on one surface 10 a of the semiconductor substrate 10 is patterned in the peripheral region 2 to form the shield wiring portion 31.
  • the Poly-Si formed on the one surface 10 a of the semiconductor substrate 10 and the Poly-Si disposed in the portion of the trench 14 where the first gate electrode 16 a is disposed are removed.
  • a mask (not shown) is disposed, and in cell region 1, it is formed on a portion of trench 14 where first gate insulating film 15a is disposed, and one surface 10a of semiconductor substrate 10.
  • the insulating film is removed.
  • the insulating film formed on the surface 10 a of the semiconductor substrate 10 is removed so that the lower insulating film 30 remains below the shield wiring portion 31.
  • the first gate insulating film 15 a is formed in the trench 14, and one surface insulating film 17 is formed on the one surface 10 a of the semiconductor substrate 10.
  • the lower insulating film 17a is formed.
  • the lower insulating film 17 a constituting the one-sided insulating film 17 is formed on the one surface 10 a of the semiconductor substrate 10, and the wiring insulating film 32 covering the shield wiring portion 31 is formed.
  • a Poly-Si film is formed by a CVD method or the like so as to bury the trench 14 to form a first gate electrode 16a. Then, a mask is appropriately formed and dry etching or the like is performed, and poly-Si formed on one surface 10 a of the semiconductor substrate 10 is appropriately patterned to form a gate wiring (not shown).
  • the same steps as in FIG. 2C are performed to form the temperature sensitive diode element 18, the base layer 12, and the source layer 13.
  • the temperature sensitive diode element 18 is formed on the shield wiring portion 31.
  • thermal oxidation or the like is performed to form an element protective film 19 for protecting the temperature-sensitive diode element 18 and to form a one-sided insulating film 17 covering the first gate electrode 16a.
  • FIGS. 4G to 4L the same steps as in FIGS. 2D to 2I are performed. That is, as shown in FIG. 4G, an interlayer insulating film 20 is formed on the entire surface insulating film 17 so as to cover the element protective film 19 (that is, the temperature sensitive diode element 18). Then, as shown in FIG. 4H, one surface 20a of the interlayer insulating film 20 opposite to the one surface 10a of the semiconductor substrate 10 is planarized by the CMP method or the like. Subsequently, as shown in FIG. 4I, a photoresist 27 is disposed on the interlayer insulating film 20.
  • the photoresist 27 is exposed, developed and patterned so that the region of the interlayer insulating film 20 in which the first contact hole 21 and the second contact hole 22 are to be formed is exposed.
  • dry etching or the like is performed using the photoresist 27 as a mask to simultaneously form the first contact hole 21 and the second contact hole 22.
  • the first upper electrode 23 electrically connected to the base layer 12 and the source layer 13 is formed, and the second upper electrode electrically connected to the temperature sensitive diode element 18 Form 24.
  • the semiconductor device of the present embodiment is manufactured.
  • the temperature sensitive diode element 18 is disposed in the peripheral region 2. Also, the temperature sensitive diode element 18 is disposed on the shield wiring portion 31 maintained at a predetermined potential. Therefore, the same effect as that of the first embodiment can be obtained while suppressing the malfunction of the temperature sensitive diode element 18 due to the fluctuation of the gate potential of the first gate electrode 16a.
  • the present embodiment is a combination of the gate structure of the second embodiment with the first embodiment, and the other parts are the same as the first embodiment, so the description will be omitted.
  • the trench gate structure is a split gate structure as in the second embodiment. That is, in the trench 14, the upper gate structure in which the first gate insulating film 15 a and the first gate electrode 16 a are disposed on the opening side of the trench 14 is configured. In addition, a lower gate structure in which the second gate insulating film 15 b and the second gate electrode 16 b are disposed on the bottom side of the trench 14 is configured. The temperature sensitive diode element 18 is disposed on the split gate structure.
  • the temperature sensitive diode element 18 may be disposed on the split gate structure. Also as such a semiconductor device, if one surface 20a of the interlayer insulating film 20 is planarized, the same effect as that of the first embodiment can be obtained.
  • Such a semiconductor device is manufactured by appropriately combining the manufacturing methods described in the first embodiment and the second embodiment.
  • the present embodiment is configured to include a peripheral region with respect to the first embodiment, and the other portions are the same as the first embodiment, and thus the description will be omitted.
  • the cell region 1 and the peripheral region 2 are provided, and the temperature sensitive diode element 18 is disposed in the cell region 1.
  • the one-sided insulating film 17 located below the temperature sensitive diode element 18 is thicker than in the first embodiment. Specifically, the one-surface insulating film 17 is sufficient to suppress the malfunction of the temperature-sensitive diode element 18 due to the fluctuation of the gate voltage applied to the gate electrode 16, noise from the semiconductor substrate 10, and the like.
  • the thickness is set to, for example, 300 nm. In other words, the thickness of the one-surface insulating film 17 is such that the characteristics of the temperature sensitive diode do not change due to the fluctuation of the gate voltage applied to the gate electrode 16 or the noise from the semiconductor substrate 10.
  • the gate electrode 16 is formed in a state where a part thereof protrudes from the one surface 10a of the semiconductor substrate 10, and for example, protrudes about 200 nm. That is, the one-sided insulating film 17 is formed thicker than the amount of protrusion of the gate electrode 16. That is, the one-surface insulating film 17 is formed to cover a portion of the gate electrode 16 which protrudes from the one surface 10 a of the semiconductor substrate 10. Further, the thickness of the one-surface insulating film 17 here is the distance between the one surface 10 a of the semiconductor substrate 10 and the surface of the one-surface insulating film 17 opposite to the semiconductor substrate 10.
  • a plurality of P-type guard rings 33 having an impurity concentration higher than that of the base layer 12 is formed on the one surface 10 a side of the semiconductor substrate 10 as a multiple ring structure. Also in the peripheral region 2, the one-surface insulating film 17 and the interlayer insulating film 20 are formed.
  • a third contact hole 34 for exposing the guard ring 33 is formed in the one-surface insulating film 17 and the interlayer insulating film 20 formed in the peripheral region 2.
  • a third upper electrode 35 electrically connected to the guard ring 33 through the third contact hole 34 is formed on the interlayer insulating film 20.
  • the third upper electrode 35 has the same structure as the first upper electrode 23 and the second upper electrode 24, and includes the third embedded electrode portion 35a and the third upper electrode portion 35b. There is.
  • the one-sided insulating film 17 in the cell region 1 is thickened to suppress the malfunction of the temperature sensitive diode element 18, but the one-sided insulating film 17 in the peripheral region 2 is a cell
  • the thickness is the same as that of the one-surface insulating film 17 in the region 1. That is, in the present embodiment, the one-surface insulating film 17 is formed thick not only below the temperature sensitive diode element 18 but also as a whole.
  • one surface insulating film 17 has one surface opposite to the semiconductor substrate 10 side planarized.
  • the one-sided insulating film 17 may be thickened to suppress the malfunction of the temperature sensitive diode element 18 due to the fluctuation of the gate voltage applied to the gate electrode 16. Also, the one-sided insulating film 17 is planarized over the entire cell region 1 and the peripheral region 2. Therefore, when the temperature-sensitive diode element 18 is formed in the step of FIG. 2C, the formation of a step in the poly-Si can be suppressed when the poly-Si is formed into a film. For this reason, it is possible to suppress a decrease in processing accuracy when photoetching the poly-Si, and the temperature sensitive diode element 18 can be formed with high accuracy.
  • the processing accuracy of the third contact hole 34 can be prevented from being lowered.
  • the present embodiment is a combination of the second embodiment and the fourth embodiment, and the other parts are the same as the first embodiment, and thus the description thereof will be omitted.
  • the trench 14 is also formed in the peripheral region 2.
  • the trench 14 is embedded with the shield insulating film 28 and the shield electrode 29.
  • the shield electrode 29 is formed in a state where a part thereof protrudes from the one surface 10 a of the semiconductor substrate 10, and for example, protrudes about 200 nm.
  • the shield wiring portion 31 is not formed in the peripheral region 2.
  • the shield electrode 29 is connected to the lead wiring portion formed on the surface 10 a of the semiconductor substrate 10, and the lead wiring portion is connected to the first upper electrode 23.
  • the potential of the first upper electrode 23 is maintained.
  • the one-surface insulating film 17 is formed so as to cover the shield electrode 29 and a portion of the gate electrode 16 which protrudes from the one surface 10 a of the semiconductor substrate 10.
  • the one-surface insulating film 17 has a thickness of 300 nm, as in the fourth embodiment.
  • the temperature sensitive diode element 18 is disposed on the shield electrode 29 via the one-sided insulating film 17.
  • the cell area 1 has the same configuration as that of the fourth embodiment.
  • the temperature-sensitive diode element 18 As described above, even if the temperature-sensitive diode element 18 is disposed on the shield electrode 29 via the one-sided insulating film 17, the temperature-sensitive diode element malfunctions because the one-sided insulating film 17 is thick. Is suppressed.
  • the present embodiment is the same as the second embodiment except that the configuration of the cell area 1 is changed, and the other parts are the same as the first embodiment, and thus the description thereof is omitted.
  • the trench formed in the cell region 1 is referred to as a first trench 14a, and the trench formed in the peripheral region 2 is referred to as a second trench 14b.
  • the second trench 14 b corresponds to a shield trench.
  • the trench gate structure of the cell region 1 is the same as that of the first embodiment. That is, the first trench 14 a is embedded by the gate insulating film 15 formed so as to cover the wall surface of the first trench 14 a and the gate electrode 16 formed on the gate insulating film 15.
  • the second trench 14b is formed on the shield insulating film 28 formed so as to cover the wall surface of the second trench 14b, and on the shield insulating film 28. And the shield electrode 29 is embedded.
  • the shield electrode 29 of the present embodiment is electrically connected to the first upper electrode 23 to be at the same potential as the first upper electrode 23.
  • the shield insulating film 28 of the present embodiment is formed thicker than the gate insulating film 15 because the shield electrode 29 is maintained at a predetermined potential in order to improve the withstand voltage.
  • the gate insulating film 15 is thinner than the shield insulating film 28 so that an inversion layer is formed on the base layer 12 when a predetermined gate voltage is applied to the gate electrode 16.
  • the shield wiring portion 31 electrically connected to the shield electrode 29 is formed on the lower layer insulating film 30 as in the second embodiment.
  • the shield wiring portion 31 is electrically connected to the first upper electrode 23 in a cross section different from that in FIG. 8.
  • the shield electrode 29 is maintained at the same potential as the first upper electrode 23 through the shield wiring portion 31.
  • a wiring insulating film 32 formed of an oxide film or the like is formed on the front surface side and the side surface of the shield wiring portion 31 so as to cover the shield wiring portion 31.
  • the semiconductor substrate 10 in which the first trench 14a and the second trench 14b are formed is prepared. Then, thermal oxidation or the like is performed to form a shield insulating film 28 in the second trench 14 b, and a lower insulating film 30 is formed around the opening of the second trench 14 b. In this step, the insulating film is also formed on the first trench 14 a and the portion of the surface 10 a of the semiconductor substrate 10 different from the periphery of the opening of the second trench 14 b.
  • a Poly-Si film is formed by a CVD method or the like so that the second trench 14b is filled.
  • the shield electrode 29 is formed in the second trench 14b via the shield insulating film 28.
  • a mask (not shown) is appropriately formed and dry etching or the like is performed, and in the peripheral region 2, the Poly-Si formed on the one surface 10 a of the semiconductor substrate 10 is patterned to form a shield wiring portion 31. Further, in the cell region 1, the Poly-Si formed on the one surface 10 a of the semiconductor substrate 10 and the Poly-Si disposed in the first trench 14 a are removed.
  • a mask (not shown) is disposed, and in the cell region 1, the insulating film formed in the step of FIG. 9A is removed. Further, in the peripheral region 2, the insulating film formed on the surface 10 a of the semiconductor substrate 10 is removed so that the lower insulating film 30 disposed below the shield wiring portion 31 remains.
  • the gate insulating film 15 is formed in the first trench 14 a, and the lower insulating film 17 a constituting the lower layer portion of the one-side insulating film 17 is formed on the one surface 10 a of the semiconductor substrate 10.
  • the lower insulating film 17 a constituting the lower layer portion of the one-sided insulating film 17 is formed on the one surface 10 a of the semiconductor substrate 10, and the wiring insulating film 32 covering the shield wiring portion 31 is formed.
  • a poly-Si film is formed by a CVD method or the like so that each first trench 14a is buried in the cell region 1, and a gate electrode 16 is formed. Then, a mask is appropriately formed and dry etching or the like is performed to appropriately pattern Poly-Si formed on one surface 10 a of the semiconductor substrate 10 to form a gate wiring (not shown). In addition, the Poly-Si formed in the peripheral region 2 is removed.
  • the outer shape of the temperature-sensitive diode element 18 is formed by photo-etching the Poly-Si. Form. Then, a mask (not shown) is appropriately disposed, and P-type impurities and N-type impurities are appropriately ion-implanted into the remaining Poly-Si and thermally diffused. Thus, a temperature sensitive diode element 18 having an anode region 18a composed of P-type Poly-Si and a cathode region 18b composed of N-type Poly-Si is formed.
  • the base layer 12 and the source layer 13 are formed by appropriately ion-implanting and thermally diffusing a P-type impurity and an N-type impurity also on the surface 10 a of the semiconductor substrate 10.
  • the impurity is ion-implanted after forming the shield wiring portion 31 and the like, the base layer 12 and the source layer 13 are not formed below the shield wiring portion 31.
  • heat diffusion or the like is performed to form an element protective film 19 for protecting the temperature-sensitive diode element 18, and a one-sided insulating film 17 is formed from the lower insulating film 17a.
  • FIGS. 9G to 9L steps similar to those of FIGS. 2D to 2I are performed. That is, as shown in FIG. 9G, an interlayer insulating film 20 is formed on the entire surface insulating film 17 so as to cover the element protective film 19 (that is, the temperature sensitive diode element 18). Then, as shown in FIG. 9H, one surface 20a of the interlayer insulating film 20 opposite to the one surface 10a of the semiconductor substrate 10 is planarized by the CMP method or the like. Subsequently, as shown in FIG. 9I, a photoresist 27 is disposed on the interlayer insulating film 20.
  • the photoresist 27 is exposed, developed and patterned so that the region of the interlayer insulating film 20 where the first contact hole 21 and the second contact hole 22 are to be formed is exposed.
  • dry etching or the like is performed using the photoresist 27 as a mask to simultaneously form the first contact hole 21 and the second contact hole 22.
  • the first upper electrode 23 electrically connected to the base layer 12 and the source layer 13 is formed, and the second upper electrode electrically connected to the temperature sensitive diode element 18 Form 24.
  • the semiconductor device of the present embodiment is manufactured.
  • the temperature sensitive diode element 18 is formed on the shield wiring portion 31 and the shield wiring portion 31 is electrically connected to the first upper electrode 23 and maintained at a predetermined potential. There is. For this reason, it can suppress that the detection precision of the temperature sensitive diode element 18 falls by the noise by the side of the semiconductor substrate 10, etc. In detail, for example, it is possible to suppress a decrease in detection accuracy of the temperature sensitive diode element 18 due to noise caused by a change in gate voltage applied to the gate electrode 16.
  • the second trench 14 b is formed in the peripheral region 2, and the shield electrode 29 electrically connected to the shield wiring portion 31 is disposed in the second trench 14 b. Therefore, the withstand voltage of the peripheral region 2 can be improved.
  • the peripheral region 2 is a region that may be located near the center of the semiconductor device. Therefore, by setting the vicinity of the center of the semiconductor device to be the peripheral region 2 and arranging the temperature sensitive diode element 18 in the peripheral region 2, it is possible to improve the temperature detection sensitivity.
  • the conductivity type of each part described in each of the above embodiments may be reversed.
  • the semiconductor element formed on the semiconductor substrate 10 may be, for example, a Zener diode element instead of the temperature sensitive diode element 18.
  • a P-type collector layer instead of the drain layer 25, a P-type collector layer may be provided. That is, an IGBT (ie, Insulated Gate Bipolar Transistor) element may be formed on the semiconductor substrate 10.
  • the semiconductor device may have a super junction structure in which an N-type column region and a P-type column region are disposed on the drain layer 25.
  • the drain layer 25 may be formed on the surface layer portion of the drift layer 11, and a lateral semiconductor device may be used in which current flows in the surface direction of the semiconductor substrate 10.
  • a planar gate structure may be adopted instead of the trench gate structure.
  • the same effect can be obtained by planarizing one surface 20 a of the interlayer insulating film 20.
  • the gate structure formed on the one surface 20 a of the semiconductor substrate 10 can also suppress reduction in processing accuracy of the first contact hole 21 and the second contact hole 22.
  • the detection accuracy of the temperature-sensitive diode element 18 is prevented from being lowered by arranging the temperature-sensitive diode element 18 on the shield wiring portion 31. it can.
  • a barrier metal made of Ti, TiN, or the like may be formed on the wall surface of the first contact hole 21 and the second contact hole 22.
  • a barrier metal is formed, for example, by sputtering before forming the first and second embedded electrode portions 23a and 24a.
  • the first upper electrode 23 may be configured by using the same material as the first embedded electrode portion 23a and the first upper layer electrode portion 23b.
  • the first upper electrode 23 is configured by Al.
  • the second embedded electrode portion 24a and the second upper layer electrode portion 24b may be made of the same material, and may be made of, for example, Al.
  • the source layer 13 may be selectively formed in the surface layer portion of the base layer 12. That is, one surface 10 a of the semiconductor substrate 10 may be configured to have the base layer 12 and the source layer 13. In this case, the first contact hole 21 may not be formed deeper than the one surface 10 a of the semiconductor substrate 10 as long as the base layer 12 and the source layer 13 are exposed. That is, the first contact hole 21 may be formed to expose the base layer 12 and the source layer 13 from the one surface 10 a of the semiconductor substrate 10.
  • the temperature sensitive diode element 18 may be configured by arranging a plurality of anode regions 18 a and cathode regions 18 b.
  • the photoresist 27 when forming the first contact hole 21 and the second contact hole 22 may be negative.
  • the shield wiring portion 31 may be provided in the cell region 1, and the temperature sensitive diode element 18 may be disposed on the shield wiring portion 31 in the cell region 1.
  • the temperature sensitive diode element 18 may be disposed in the peripheral area 2. That is, the gate electrode 16 may not be disposed immediately below the temperature sensitive diode element 18. Even with such a configuration, the temperature sensitive diode element 18 may malfunction due to the fluctuation of the gate voltage applied to the gate electrode 16. Therefore, as in the fourth embodiment, the one-surface insulating film 17 is thickened. Thus, erroneous operation of the temperature sensitive diode element 18 can be suppressed.
  • the shield electrode 29 may not be disposed immediately below the temperature sensitive diode element 18.
  • the one-surface insulating film 17 may not be planarized.
  • the gate electrode 16 by forming the one-surface insulating film 17 so as to cover at least a portion of the gate electrode 16 that protrudes from the one surface 10a of the semiconductor substrate 10, the gate electrode 16 can be prevented from being exposed. . That is, it is possible to suppress the configuration in which the portion of the one-surface insulating film 17 that protrudes from one surface opposite to the semiconductor substrate 10 side is present. Therefore, when forming the temperature-sensitive diode element 18 in the step of FIG. 2C, even if the step of planarizing the one-surface insulating film 17 is not performed, a step on the Poly-Si is formed when forming the Poly-Si. Can be suppressed.
  • the one-surface insulating film 17 may not be planarized.
  • the second trench 14b may not be formed, and the shield electrode 29 may not be provided.
  • the trench 14 may not be formed in the peripheral region 2 and the shield electrode 29 may not be provided.
  • the shield wiring portion 31 is connected to the first upper electrode 23 in a cross section different from those in FIGS. 11 and 12.
  • the second trench 14 b and the shield electrode 29 are not formed, and the cell gate region 1 and the peripheral region 2 may have the same trench gate structure.
  • the shield wiring part 31 may be formed on the 1st trench 14a.
  • the shield wiring portion 31 is connected to the first upper electrode 23 in a cross section different from that in FIG. 13.
  • the same trench gate structure may be provided in the cell region 1 and the peripheral region 2 and the shield electrode 29 may not be provided.
  • the shield wiring portion 31 is connected to the second gate electrode 16b in a cross section different from that in FIG.
  • the temperature sensitive diode element 18 may be disposed in the cell region 1 or may be disposed in the peripheral region 2. Good.
  • the detection accuracy of the temperature-sensitive diode element 18 is lowered by forming the temperature-sensitive diode element 18 on the shield wiring portion 31 maintained at a predetermined potential. Can be suppressed.
  • the shield electrode 29 and the shield wiring portion 31 may be formed of different materials.
  • the shield wiring portion 31 may be made of Al or the like.

Abstract

半導体基板（１０）と、半導体基板（１０）の一面（１０ａ）上に形成された半導体素子（１８）と、半導体素子（１８）を覆う状態で半導体基板（１０）の一面（１０ａ）上に形成され、半導体基板（１０）における一面（１０ａ）側の領域を露出させる第１コンタクトホール（２１）、および半導体素子（１８）を露出させる第２コンタクトホール（２２）が形成された絶縁膜（２０）と、第１コンタクトホール（２１）を介して半導体基板（１０）における一面（１０ａ）側の領域と電気的に接続される第１電極（２３）と、第２コンタクトホール（２２）を介して半導体素子（１８）と電気的に接続される第２電極（２４）とを備える。そして、絶縁膜（２０）は、半導体基板（１０）の一面（１０ａ）と反対側の一面（２０ａ）が平坦化され、かつ当該一面（２０ａ）と半導体基板の一面（１０ａ）との間隔が半導体基板（１０）の面方向に沿って等しくなるようにする。

Description

半導体装置およびその製造方法 関連出願への相互参照
　本出願は、２０１７年８月２１日に出願された日本特許出願番号２０１７－１５８８１６号、および２０１７年８月２１日に出願された日本特許出願番号２０１７－１５８８１７号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、半導体基板上にダイオード素子等の半導体素子が形成された半導体装置およびその製造方法に関する。
　従来より、半導体基板上に、半導体素子としてのダイオード素子である感温ダイオード素子が形成された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、このような半導体装置では、半導体基板には、当該半導体基板内に電流を流すための各種の領域が形成されている。なお、各種の領域とは、例えば、Ｐ型領域やＮ型領域等を有するＭＯＳＦＥＴ（すなわち、Metal Oxide Semiconductor Field Effect Transistor）素子等である。
　そして、半導体基板の一面上には、絶縁膜を介して感温ダイオード素子が形成されていると共に、感温ダイオード素子を覆う絶縁膜が形成されている。また、感温ダイオード素子を覆う絶縁膜には、半導体基板の一面側に形成された領域を露出させる第１コンタクトホール、および感温ダイオード素子を露出させる第２コンタクトホールが形成されている。
　さらに、感温ダイオード素子を覆う絶縁膜上には、第１コンタクトホールを介して半導体基板の一面側に形成された領域と電気的に接続される第１電極、および第２コンタクトホールを介して感温ダイオード素子と電気的に接続される第２電極が形成されている。
　このような半導体装置は、例えば、以下のように製造される。すなわち、半導体基板の一面上に感温ダイオード素子を形成した後、感温ダイオード素子を覆うように絶縁膜を形成する。なお、半導体基板の一面側に形成される領域は、感温ダイオード素子を形成する前、または形成した後に適宜形成される。次に、絶縁膜上にフォトレジストを配置する。そして、フォトレジストを露光、現像してパターニングし、絶縁膜のうちの第１コンタクトホールが形成される領域、および第２コンタクトホールが形成される領域を当該フォトレジストから露出させる。その後、第１コンタクトホールを介して半導体基板の一面側の領域と電気的に接続される第１電極、および第２コンタクトホールを介して感温ダイオード素子と電気的に接続される第２電極を形成することにより、上記半導体装置が製造される。
特開２００８－２３５４０５号公報
　しかしながら、このような半導体装置では、感温ダイオード素子を覆うように絶縁膜を形成した際、当該絶縁膜は、感温ダイオード素子を覆う部分が盛り上がった状態となる。つまり、この絶縁膜のうちの半導体基板の一面と反対側の一面が平坦な面とっていない。このため、この絶縁膜上にフォトレジストを配置すると、当該フォトレジストは、絶縁膜のうちの半導体基板の一面と反対側の一面に沿って形成されるため、感温ダイオード素子を覆う部分が盛り上がった状態となる。
　そして、このように配置されたフォトレジストに露光を行うと、当該フォトレジストの露光精度が低下してしまう。すなわち、例えば、ポジ型のフォトレジストを用いる場合、フォトレジストを露光する際には、光源からフォトマスクを介して、フォトレジストのうちの第１コンタクトホールが形成される領域上の部分および第２コンタクトホールが形成される領域上の部分に光を照射する。つまり、フォトレジストのうちの盛り上がっていない部分に光を照射すると共に、フォトレジストのうちの盛り上がった部分に光を照射する。このため、例えば、フォトレジストのうちの第１コンタクトホールが形成される領域上の部分に焦点を合わせると、フォトレジストのうちの第２コンタクトホールが形成される領域上の部分に焦点が合わない。したがって、第２コンタクトホールが形成される領域上の部分に対する露光精度が低下する。同様に、フォトレジストのうちの第２コンタクトホールが形成される領域上の部分に焦点を合わせると、フォトレジストのうちの第１コンタクトホールが形成される領域上の部分に焦点が合わない。したがって、第１コンタクトホールが形成される領域上の部分に対する露光精度が低下する。なお、ここではポジ型のフォトレジストを例に挙げて説明したが、ネガ型のフォトレジストであっても同様である。
　そして、このようにフォトレジストの露光精度が低下すると、第１コンタクトホールおよび第２コンタクトホールの加工精度が低下してしまう。
　また、上記半導体装置では、絶縁膜を介してダイオード素子が配置されているものの、半導体基板側に発生するノイズ等によってダイオード素子の特性が変化したり、誤作動したりする可能性がある。つまり、上記半導体装置では、ダイオード素子の検出精度が低下してしまう可能性がある。特に、ゲート電極が備えられ、ゲート電極に印加されるゲート電圧を変化させることで半導体基板内に流れる電流が制御される半導体装置では、ゲート電極に印加されるゲート電圧の変化がダイオード素子に影響し易い。このため、ダイオード素子の検出精度が低下してしまう可能性がある。
　本開示は、第１コンタクトホールおよび第２コンタクトホールの加工精度が低下することを抑制できる半導体装置およびその製造方法を提供することを目的とする。また、本開示は、ダイオード素子の検出精度が低下することを抑制できる半導体装置を提供することを目的とする。
　本開示の１つの観点によれば、半導体装置は、一面を有する半導体基板と、半導体基板の一面上に形成された半導体素子と、半導体素子を覆う状態で半導体基板の一面上に形成され、半導体基板における一面側の領域を露出させる第１コンタクトホール、および半導体素子を露出させる第２コンタクトホールが形成された絶縁膜と、第１コンタクトホールを介して半導体基板における一面側の領域と電気的に接続される第１電極と、第２コンタクトホールを介して半導体素子と電気的に接続される第２電極と、を備え、絶縁膜は、半導体基板の一面と反対側の一面が平坦化されており、かつ当該一面と半導体基板の一面との間隔が半導体基板の面方向に沿って等しくされている。
　これによれば、絶縁膜の一面が平坦化されているため、絶縁膜上にフォトレジストが配置される際、フォトレジストのうちの絶縁膜と反対側の一面も平坦化された状態となる。このため、当該フォトレジストの露光精度が低下されることを抑制でき、フォトレジストをマスクとして第１コンタクトホールおよび第２コンタクトホールが形成される際の加工精度が低下することを抑制できる。
　また、本開示の別の観点によれば、半導体装置は、一面を有し、電流を流す半導体素子が形成された半導体基板と、半導体基板の一面上に形成されたダイオード素子と、を備え、半導体基板の一面上には、所定の電位に維持されるシールド配線部が形成されており、ダイオード素子は、シールド配線部上に形成されている。
　これによれば、ダイオード素子は、所定の電位に維持されるシールド配線部上に形成されている。このため、半導体基板側のノイズ等によってダイオード素子の検出精度が低下することが抑制される。
　また、本開示の別の観点によれば、半導体装置の製造方法では、一面を有する半導体基板を用意することと、半導体基板の一面上に半導体素子を形成することと、半導体基板の一面上に、半導体素子を覆う絶縁膜を形成することと、絶縁膜に、半導体基板の一面側の領域を露出させる第１コンタクトホールを形成すると共に、半導体素子を露出させる第２コンタクトホールを形成することと、第１コンタクトホールを介して半導体基板における一面側の領域と電気的に接続される第１電極を形成することと、第２コンタクトホールを介して半導体素子と電気的に接続される第２電極を形成することと、を行い、第１コンタクトホールおよび第２コンタクトホールを形成することの前に、絶縁膜上にフォトレジストを配置することと、フォトレジストを露光して現像することで当該フォトレジストをパターニングすることと、を行う。そして、第１コンタクトホールおよび第２コンタクトホールを形成することでは、フォトレジストをマスクとして第１コンタクトホールおよび第２コンタクトホールを同時に形成し、フォトレジストを配置することの前に、絶縁膜のうちの半導体基板の一面と反対側の一面を平坦化することを行う。
　これによれば、フォトレジストを配置することの前に、絶縁膜のうちの半導体基板の一面と反対側の一面を平坦化している。このため、フォトレジストを配置する際、フォトレジストのうちの絶縁膜と反対側の一面も平坦化した状態とできる。したがって、フォトレジストの露光精度が低下することを抑制でき、フォトレジストをマスクとして第１コンタクトホールおよび第２コンタクトホールを形成する際の加工精度が低下することを抑制できる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の断面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図２Ａに続く半導体装置の製造工程を示す断面図である。 図２Ｂに続く半導体装置の製造工程を示す断面図である。 図２Ｃに続く半導体装置の製造工程を示す断面図である。 図２Ｄに続く半導体装置の製造工程を示す断面図である。 図２Ｅに続く半導体装置の製造工程を示す断面図である。 図２Ｆに続く半導体装置の製造工程を示す断面図である。 図２Ｇに続く半導体装置の製造工程を示す断面図である。 図２Ｈに続く半導体装置の製造工程を示す断面図である。 第２実施形態における半導体装置の断面図である。 図３に示す半導体装置の製造工程を示す断面図である。 図４Ａに続く半導体装置の製造工程を示す断面図である。 図４Ｂに続く半導体装置の製造工程を示す断面図である。 図４Ｃに続く半導体装置の製造工程を示す断面図である。 図４Ｄに続く半導体装置の製造工程を示す断面図である。 図４Ｅに続く半導体装置の製造工程を示す断面図である。 図４Ｆに続く半導体装置の製造工程を示す断面図である。 図４Ｇに続く半導体装置の製造工程を示す断面図である。 図４Ｈに続く半導体装置の製造工程を示す断面図である。 図４Ｉに続く半導体装置の製造工程を示す断面図である。 図４Ｊに続く半導体装置の製造工程を示す断面図である。 図４Ｋに続く半導体装置の製造工程を示す断面図である。 第３実施形態における半導体装置を示す断面図である。 第４実施形態における半導体装置を示す断面図である。 第５実施形態における半導体装置を示す断面図である。 第６実施形態における半導体装置の断面図である。 図８に示す半導体装置の製造工程を示す断面図である。 図９Ａに続く半導体装置の製造工程を示す断面図である。 図９Ｂに続く半導体装置の製造工程を示す断面図である。 図９Ｃに続く半導体装置の製造工程を示す断面図である。 図９Ｄに続く半導体装置の製造工程を示す断面図である。 図９Ｅに続く半導体装置の製造工程を示す断面図である。 図９Ｆに続く半導体装置の製造工程を示す断面図である。 図９Ｇに続く半導体装置の製造工程を示す断面図である。 図９Ｈに続く半導体装置の製造工程を示す断面図である。 図９Ｉに続く半導体装置の製造工程を示す断面図である。 図９Ｊに続く半導体装置の製造工程を示す断面図である。 図９Ｋに続く半導体装置の製造工程を示す断面図である。 他の実施形態における半導体装置の断面図である。 他の実施形態における半導体装置の断面図である。 他の実施形態における半導体装置の断面図である。 他の実施形態における半導体装置の断面図である。 他の実施形態における半導体装置の断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について図面を参照しつつ説明する。本実施形態では、半導体基板にＭＯＳＦＥＴ素子が形成された半導体装置について説明する。
　図１に示されるように、半導体装置は、ドリフト層１１として機能するＮ－型の半導体基板１０を有している。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２が形成されている。ベース層１２上には、ドリフト層１１よりも高不純物濃度とされたＮ＋型のソース層１３が形成されている。つまり、本実施形態では、ドリフト層１１上には、ドリフト層１１側から順にベース層１２およびソース層１３が形成されている。そして、本実施形態では、このようにソース層１３が形成されることにより、半導体基板１０の一面１０ａがソース層１３を有する構成とされている。なお、本実施形態では、ソース層１３が第１導電型層に相当する。
　また、半導体基板１０には、ソース層１３およびベース層１２を貫通してドリフト層１１に達する複数のトレンチ１４が形成されている。これにより、ベース層１２は、複数のトレンチ１４によって分断されている。本実施形態では、複数のトレンチ１４は、半導体基板１０の一面１０ａの面方向のうちの所定方向に沿ってストライプ状に等間隔に形成されている。なお、図１では、複数のトレンチ１４は、それぞれ図１中紙面奥行方向に沿って形成されている。また、本実施形態では、ベース層１２のうちのトレンチ１４と接する領域がチャネル領域に相当する。
　各トレンチ１４は、各トレンチ１４の壁面を覆うように形成されたゲート絶縁膜１５と、このゲート絶縁膜１５の上に形成されたゲート電極１６とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、ゲート電極１６は、図１とは別断面において、半導体基板１０の一面１０ａ上に形成される図示しないゲート配線と電気的に接続されている。そして、ゲート電極１６は、図示しないゲート制御回路から所定のゲート電圧が印加されるようになっている。また、本実施形態では、ゲート絶縁膜１５は、酸化膜等で構成され、ゲート電極１６は、ポリシリコン（以下では、Ｐｏｌｙ－Ｓｉと記す）等で構成される。
　半導体基板１０の一面１０ａ上には、ゲート電極１６を覆うように、酸化膜等で構成される一面絶縁膜１７が形成されている。一面絶縁膜１７上には、本実施形態では、ＭＯＳＦＥＴ素子が作動することによって発生する熱に応じた検出信号を出力する感温ダイオード素子１８が形成されている。感温ダイオード素子１８は、Ｐ型Ｐｏｌｙ－Ｓｉで構成されるアノード領域１８ａと、Ｎ型Ｐｏｌｙ－Ｓｉで構成されるカソード領域１８ｂとが接続されることで構成されている。そして、感温ダイオード素子１８を覆うように、酸化膜等で構成される素子保護膜１９が形成されている。なお、本実施形態では、感温ダイオード素子１８が半導体素子に相当している。
　さらに、一面絶縁膜１７上には、素子保護膜１９（すなわち、感温ダイオード素子１８）を覆うように、酸化膜等で構成される層間絶縁膜２０が形成されている。層間絶縁膜２０は、半導体基板１０の一面１０ａ側と反対側の一面２０ａが平坦化されている。より詳しくは、層間絶縁膜２０は、当該層間絶縁膜２０の一面２０ａと半導体基板１０の一面１０ａとの間隔が半導体基板１０の面方向に沿って等しくなるように、一面２０ａが平坦化されている。すなわち、層間絶縁膜２０は、一面２０ａと半導体基板１０の一面１０ａとの間隔において、感温ダイオード素子１８を覆う部分の間隔と、感温ダイオード素子１８を覆う部分と異なる部分との間隔が等しくされている。
　層間絶縁膜２０には、ソース層１３およびベース層１２を露出させる第１コンタクトホール２１が形成されていると共に、感温ダイオード素子１８を露出させる第２コンタクトホール２２が形成されている。具体的には、第１コンタクトホール２１は、複数形成されており、隣接する各トレンチ１４間において、それぞれソース層１３を貫通してベース層１２に達するように形成されている。これにより、ソース層１３は、第１コンタクトホール２１の側面から露出し、ベース層１２は第１コンタクトホール２１の側面および底面から露出した状態となっている。また、第２コンタクトホール２２は、２つ形成されており、一方がアノード領域１８ａを露出させるように形成され、他方がカソード領域１８ｂを露出させるように形成されている。
　層間絶縁膜２０上には、第１コンタクトホール２１を通じてソース層１３およびベース層１２と電気的に接続される第１上部電極２３が形成されている。また、第２コンタクトホール２２を通じて感温ダイオード素子１８と電気的に接続される第２上部電極２４が形成されている。なお、本実施形態では、第１上部電極２３が第１電極に相当し、第２上部電極２４が第２電極に相当している。
　本実施形態では、第１上部電極２３は、第１コンタクトホール２１内に埋め込まれる第１埋込電極部２３ａと、層間絶縁膜２０上に配置されて第１埋込電極部２３ａと電気的に接続される第１上層電極部２３ｂとを有する構成とされている。同様に、第２上部電極２４は、第２コンタクトホール２２内に埋め込まれる第２埋込電極部２４ａと、層間絶縁膜２０上に配置されて第２埋込電極部２４ａと電気的に接続される第２上層電極部２４ｂとを有する構成とされている。なお、第１、第２埋込電極部２３ａ、２４ａは、本実施形態では、Ｗ（すなわち、タングステン）で構成されている。つまり、第１、第２埋込電極部２３ａ、２４ａは、いわゆるＷプラグとされている。また、第１、第２上層電極部２３ｂ、２４ｂは、Ａｌ（すなわち、アルミニウム）等で構成されている。
　ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、ドリフト層１１よりも高不純物濃度とされたＮ型のドレイン層２５が形成されている。そして、ドレイン層２５を挟んでドリフト層１１と反対側には、下部電極２６が形成されている。つまり、半導体基板１０の他面１０ｂ上には、ドレイン層２５と電気的に接続される下部電極２６が形成されている。
　以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ＋型、Ｎ型、Ｎ－型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。また、上記のように、本実施形態の半導体基板１０は、ドレイン層２５、ドリフト層１１、ベース層１２、ソース層１３を含んで構成されている。
　次に、上記半導体装置の製造工程について図面を参照しつつ説明する。なお、半導体基板１０の他面１０ｂ側（すなわち、ドレイン層２５側）の製造工程については、従来と同様であるため、説明を省略する。
　まず、図２Ａに示されるように、半導体基板１０を用意する。そして、半導体基板１０の一面１０ａ上に適宜マスクを形成し、ドライエッチング等で複数のトレンチ１４を形成する。そして、熱酸化等により、トレンチ１４の壁面にゲート絶縁膜１５を形成すると共に、半導体基板１０の一面１０ａ上に一面絶縁膜１７の一部を構成する下側絶縁膜１７ａを形成する。
　次に、図２Ｂに示されるように、トレンチ１４内が埋め込まれるように、ＣＶＤ（すなわち、Chemical Vapor Deposition）法等でＰｏｌｙ－Ｓｉを成膜してゲート電極１６を構成する。そして、図２Ｂとは別断面において、半導体基板１０の一面１０ａ上に積層されたＰｏｌｙ－Ｓｉを適宜パターニングし、ゲート電極１６と電気的に接続されたゲート配線を形成する。その後、再び熱酸化等することにより、下側絶縁膜１７ａからゲート電極１６を覆う一面絶縁膜１７を構成する。
　続いて、図２Ｃに示されるように、一面絶縁膜１７上にＣＶＤ法等でＰｏｌｙ－Ｓｉを成膜した後、当該Ｐｏｌｙ－Ｓｉをフォトエッチング等することにより、感温ダイオード素子１８の外形を形造る。そして、図示しないマスクを適宜配置し、残存しているＰｏｌｙ－Ｓｉに対してＰ型不純物およびＮ型不純物を適宜イオン注入して熱拡散する。これにより、Ｐ型Ｐｏｌｙ－Ｓｉで構成されるアノード領域１８ａおよびＮ型Ｐｏｌｙ－Ｓｉで構成されるカソード領域１８ｂを有する感温ダイオード素子１８が形成される。
　また、半導体基板１０の一面１０ａに対してもＰ型不純物およびＮ型不純物を適宜イオン注入して熱拡散することにより、ベース層１２およびソース層１３を形成する。その後、熱拡散等を行い、感温ダイオード素子１８を保護する素子保護膜１９を形成する。
　なお、本実施形態では、感温ダイオード素子１８を構成するＰｏｌｙ－Ｓｉを成膜した後に半導体基板１０に不純物をイオン注入するため、感温ダイオード素子１８の下方には、ベース層１２およびソース層１３が形成されていない。しかしながら、ベース層１２およびソース層１３を全体に形成した後、感温ダイオード素子１８を構成するＰｏｌｙ－Ｓｉを堆積し、当該Ｐｏｌｙ－Ｓｉに対して再び不純物をイオン注入する等してもよい。すなわち、感温ダイオード素子１８の下方にベース層１２およびソース層１３が形成されるようにしてもよい。これによれば、感温ダイオード素子１８の下方にベース層１２およびソース層１３が形成されるため、感温ダイオード素子１８の下方の領域を有効に利用できる。
　続いて、図２Ｄに示されるように、一面絶縁膜１７上に、素子保護膜１９（すなわち、感温ダイオード素子１８）を覆うように、層間絶縁膜２０をＣＶＤ法等により形成する。なお、層間絶縁膜２０を形成した直後は、層間絶縁膜２０は、感温ダイオード素子１８を覆う部分と感温ダイオード素子１８を覆わない部分とで段差が形成された状態となっている。言い換えると、層間絶縁膜２０は、一面２０ａに段差が形成された状態となっている。すなわち、層間絶縁膜２０は、感温ダイオード素子１８を覆う部分が盛り上がった状態となっている。また、この工程では、層間絶縁膜２０は、感温ダイオード素子１８を覆う部分と異なる部分における一面２０ａの高さが半導体基板１０の一面１０ａから感温ダイオード素子１８の表面までの高さより高くなるように形成される。なお、感温ダイオード素子１８の表面とは、感温ダイオード素子１８における半導体基板１０の一面１０ａと反対側の面のことである。
　次に、図２Ｅに示されるように、層間絶縁膜２０の一面２０ａをＣＭＰ（Chemical Mechanical Polishing）法等で平坦化する。詳しくは、層間絶縁膜２０の一面２０ａと半導体基板１０の一面１０ａとの間隔において、感温ダイオード素子１８を覆う部分の間隔と、感温ダイオード素子１８を覆う部分と異なる部分の間隔とが等しくなるようにする。
　続いて、図２Ｆに示されるように、層間絶縁膜２０上にフォトレジスト２７を配置する。この際、層間絶縁膜２０の一面２０ａが平坦化されているため、フォトレジスト２７も平坦化して配置される。なお、本実施形態では、ポジ型のフォトレジスト２７を配置する。
　そして、図２Ｇに示されるように、層間絶縁膜２０のうちの第１コンタクトホール２１および第２コンタクトホール２２が形成される領域が露出するように、フォトレジスト２７を露光、現像してパターニングする。
　ここで、フォトレジスト２７を露光する際には、フォトレジスト２７上に図示しないフォトマスクを配置する。そして、フォトレジスト２７のうちの第１コンタクトホール２１が形成される領域上に位置する部分および第２コンタクトホール２２が形成される領域上に位置する部分に、光源からフォトマスクを通過した光を照射する。この際、本実施形態では、フォトレジスト２７が平坦化して配置されている。このため、光源と、フォトレジスト２７のうちの第１コンタクトホール２１が形成される領域上に位置する部分との距離と、光源と、第２コンタクトホール２２が形成される領域上に位置する部分との距離とをほぼ等しくできる。したがって、フォトレジスト２７のうちの第１コンタクトホール２１が形成される領域上に位置する部分に照射される光と、フォトレジスト２７のうちの第２コンタクトホール２２が形成される領域上に位置する部分に照射される光との焦点がずれることが抑制される。これにより、フォトレジスト２７に対する露光精度が低下することが抑制され、フォトレジスト２７の加工精度が低下することが抑制される。
　次に、図２Ｈに示されるように、フォトレジスト２７をマスクとしてドライエッチング等を行い、第１コンタクトホール２１および第２コンタクトホール２２を同時に形成する。この際、フォトレジスト２７の加工精度が低下することが抑制されているため、第１コンタクトホール２１および第２コンタクトホール２２の加工精度が低下することが抑制される。つまり、第１コンタクトホール２１および第２コンタクトホール２２を高精度に形成できる。
　その後、図２Ｉに示されるように、フォトレジスト２７を除去し、ベース層１２およびソース層１３と電気的に接続される第１上部電極２３を形成すると共に、感温ダイオード素子１８と電気的に接続される第２上部電極２４を形成する。本実施形態では、まず、第１コンタクトホール２１および第２コンタクトホール２２内にＣＶＤ法等でＷを埋め込み、第１、第２埋込電極部２３ａ、２４ａを形成する。次に、層間絶縁膜２０の一面２０ａ上に積層されたＷ膜を除去する。その後、層間絶縁膜２０上にＣＶＤ法等でＡｌ等の金属膜を成膜する。そして、成膜した金属膜をパターニングすることにより、第１埋込電極部２３ａと電気的に接続される第１上層電極部２３ｂを形成すると共に、第２埋込電極部２４ａと電気的に接続される第２上層電極部２４ｂを形成する。以上のようにして、本実施形態の半導体装置が製造される。
　以上説明したように、本実施形態では、層間絶縁膜２０を形成した後、層間絶縁膜２０の一面２０ａを平坦化している。そして、平坦化した層間絶縁膜２０の一面２０ａ上にフォトレジスト２７を配置する。このため、フォトレジスト２７が平坦化して配置される。そして、光源と、フォトレジスト２７のうちの第１コンタクトホール２１が形成される領域上に位置する部分との距離と、光源と、第２コンタクトホール２２が形成される領域上に位置する部分との距離とをほぼ等しくできる。したがって、フォトレジスト２７のうちの第１コンタクトホール２１が形成される領域上に位置する部分に照射される光と、フォトレジスト２７のうちの第２コンタクトホール２２が形成される領域上に位置する部分に照射される光との焦点がずれることが抑制される。これにより、露光精度が低下することが抑制される。
　このため、このフォトレジスト２７をマスクとして第１コンタクトホール２１および第２コンタクトホール２２を形成することにより、第１コンタクトホール２１および第２コンタクトホール２２の加工精度が低下することを抑制できる。
　また、本実施形態では、層間絶縁膜２０は、感温ダイオード素子１８を覆う部分と異なる部分の一面２０ａと半導体基板１０の一面１０ａとの間隔は、感温ダイオード素子１８を覆う部分の一面２０ａと半導体基板１０の一面１０ａとの間隔と等しくされている。つまり、例えば、感温ダイオード素子１８を覆うように形成されているものの、感温ダイオード素子１８を覆う部分と異なる部分の一面２０ａと半導体基板１０の一面１０ａとの間隔が、感温ダイオード素子１８を覆う部分の一面２０ａと半導体基板１０の一面１０ａとの間隔より短くされている場合と比較して、層間絶縁膜２０が厚くされている。このため、ゲート電極１６と第１上部電極２３との間に配置される層間絶縁膜２０が厚くなり、寄生容量を小さくできる。したがって、本実施形態によれば、ゲート電極１６のゲート電位が変動することによって発生するノイズが層間絶縁膜２０にて吸収され易くなり、半導体装置や当該半導体装置に近接して配置される周辺回路が誤作動してしまうことを抑制できる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対して、ゲート電極１６の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、説明を省略する。
　本実施形態では、図３に示されるように、半導体装置は、ＭＯＳＦＥＴ素子が形成されるセル領域１と、当該セル領域１と異なる周辺領域２とを有している。なお、ここでの周辺領域２とは、セル領域１と異なる領域であり、セル領域１を囲むように配置されている外縁領域に加え、隣接するセル領域１の間に配置される中間領域を含むものである。つまり、本実施形態の周辺領域２は、例えば、半導体装置の中心近傍に位置する場合もある領域である。
　まず、セル領域１の構成について説明する。本実施形態では、セル領域１のトレンチゲート構造は、いわゆるスプリットゲート構造とされている。具体的には、各トレンチ１４には、第１ゲート絶縁膜１５ａ、第２ゲート絶縁膜１５ｂ、第１ゲート電極１６ａ、および第２ゲート電極１６ｂが配置されている。そして、各トレンチ１４内において、当該トレンチ１４の開口部側に、第１ゲート絶縁膜１５ａおよび第１ゲート電極１６ａが配置されることで上段側ゲート構造が構成されている。また、トレンチ１４の底部側に、第２ゲート絶縁膜１５ｂおよび第２ゲート電極１６ｂが配置されることで下段側ゲート構造が構成されている。
　各第１ゲート電極１６ａは、図３とは別断面において、それぞれ図示しないゲート配線と電気的に接続されてゲート制御回路から所定のゲート電圧が印加されるようになっている。また、各第２ゲート電極１６ｂは、図３とは別断面において、互いに電気的に接続されていると共に、所定の電位に維持されるようになっている。本実施形態では、第２ゲート電極１６ｂは、後述するように、第１上部電極２３と電気的に接続されて第１上部電極２３の電位に維持されるようになっている。
　また、第１ゲート電極１６ａは、半導体基板１０の一面１０ａ側からベース層１２の底部よりも深い位置まで形成されている。つまり、第１ゲート電極１６ａは、ゲート電圧が印加された際、ベース層１２にソース層１３とドリフト層１１とを繋ぐチャネルが形成されるように配置されている。また、第１ゲート絶縁膜１５ａは、第１ゲート電極１６ａに沿って形成されており、半導体基板１０の一面１０ａ側からベース層１２の底部よりも深い位置まで形成されている。
　第２ゲート電極１６ｂは、上段側ゲート構造の底部からトレンチ１４の底部側に向かって形成されている。第２ゲート絶縁膜１５ｂは、第２ゲート電極１６ｂに沿って配置されており、トレンチ１４の底部側に配置されている。また、第２ゲート絶縁膜１５ｂは、第１ゲート絶縁膜１５ａよりも厚くされている。なお、第１ゲート電極１６ａと第２ゲート電極１６ｂとの間には、第１ゲート絶縁膜１５ａが配置されている。
　本実施形態では、このようなスプリットゲート構造が構成されていることにより、トレンチ１４の底部に電界集中が発生することを抑制でき、耐圧の向上を図ることができる。
　次に、周辺領域２の構成について説明する。周辺領域２は、セル領域１と同様に、トレンチ１４が形成されている。そして、トレンチ１４には、各トレンチ１４の壁面を覆うように形成されたシールド絶縁膜２８と、シールド絶縁膜２８上に形成されたシールド電極２９とにより埋め込まれている。なお、周辺領域２に形成されるシールド絶縁膜２８およびシールド電極２９は、セル領域１に形成される第２ゲート絶縁膜１５ｂおよび第２ゲート電極１６ｂと同様のものである。また、周辺領域２に形成されたシールド電極２９は、図３とは別断面において、セル領域１に形成された第２ゲート電極１６ｂと電気的に接続されている。
　半導体基板１０の一面１０ａ上には、トレンチ１４の開口部周辺に、シールド絶縁膜２８と繋がる下層絶縁膜３０が形成されている。下層絶縁膜３０上には、シールド電極２９と電気的に接続される引出配線部としてのシールド配線部３１が形成されている。そして、シールド配線部３１は、図３とは別断面において、層間絶縁膜２０に形成されたコンタクトホールを介して第１上部電極２３と電気的に接続されている。これにより、シールド電極２９は、シールド配線部３１を介して第１上部電極２３と同電位に維持された状態となる。なお、セル領域１に形成された第２ゲート電極１６ｂは、周辺領域２に形成されたシールド電極２９と電気的に接続されているため、第１上部電極２３の電位に維持された状態となる。
　また、シールド配線部３１を覆うように、配線絶縁膜３２が形成されている。そして、配線絶縁膜３２を介してシールド配線部３１上に、感温ダイオード素子１８が形成され、感温ダイオード素子１８を覆うように素子保護膜１９が形成されている。つまり、本実施形態では、感温ダイオード素子１８は周辺領域２に配置されている。そして、感温ダイオード素子１８は、第１実施形態と同様に、層間絶縁膜２０に形成された第２コンタクトホール２２を介して第２上部電極２４と電気的に接続されている。
　以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の製造方法について説明する。
　まず、図４Ａに示されるように、半導体基板１０にトレンチ１４を形成した後、熱酸化等で第２ゲート絶縁膜１５ｂおよびシールド絶縁膜２８を構成する。なお、この工程では、半導体基板１０の一面１０ａ上にも絶縁膜が形成され、当該絶縁膜によって周辺領域２の下層絶縁膜３０が形成される。
　次に、図４Ｂに示されるように、トレンチ１４が埋め込まれるように、ＣＶＤ法等でＰｏｌｙ－Ｓｉを成膜する。そして、セル領域１におけるトレンチ１４内に第２ゲート電極１６ｂを形成し、周辺領域２におけるトレンチ１４内にシールド電極２９を形成する。続いて、適宜マスクを形成してドライエッチング等を行い、周辺領域２において、半導体基板１０の一面１０ａ上に形成されたＰｏｌｙ－Ｓｉをパターニングしてシールド配線部３１を構成する。また、セル領域１において、半導体基板１０の一面１０ａ上に形成されたＰｏｌｙ－Ｓｉ、およびトレンチ１４のうちの第１ゲート電極１６ａが配置される部分に配置されたＰｏｌｙ－Ｓｉを除去する。
　その後、図４Ｃに示されるように、図示しないマスクを配置し、セル領域１においては、トレンチ１４のうちの第１ゲート絶縁膜１５ａが配置される部分、および半導体基板１０の一面１０ａに形成された絶縁膜を除去する。また、周辺領域２においては、シールド配線部３１の下方に下層絶縁膜３０が残存するように、半導体基板１０の一面１０ａに形成された絶縁膜を除去する。
　続いて、図４Ｄに示されるように、熱酸化等を行い、セル領域１においては、トレンチ１４に第１ゲート絶縁膜１５ａを形成すると共に、半導体基板１０の一面１０ａ上に一面絶縁膜１７を構成する下側絶縁膜１７ａを形成する。また、周辺領域２においては、半導体基板１０の一面１０ａ上に一面絶縁膜１７を構成する下側絶縁膜１７ａを形成すると共に、シールド配線部３１を覆う配線絶縁膜３２を形成する。
　次に、図４Ｅに示されるように、トレンチ１４が埋め込まれるように、ＣＶＤ法等でＰｏｌｙ－Ｓｉを成膜し、第１ゲート電極１６ａを構成する。そして、適宜マスクを形成してドライエッチング等を行い、半導体基板１０の一面１０ａ上に形成されたｐｏｌｙ－Ｓｉを適宜パターニングして図示しないゲート配線を構成する。
　続いて、図４Ｆに示されるように、上記図２Ｃと同様の工程を行い、感温ダイオード素子１８、ベース層１２、およびソース層１３を形成する。なお、本実施形態では、感温ダイオード素子１８をシールド配線部３１上に形成する。その後、熱酸化等を行い、感温ダイオード素子１８を保護する素子保護膜１９を形成すると共に、第１ゲート電極１６ａを覆う一面絶縁膜１７を形成する。
　その後は、図４Ｇ～図４Ｌに示されるように、上記図２Ｄ～図２Ｉと同様の工程を行う。すなわち、図４Ｇに示されるように、一面絶縁膜１７上に、素子保護膜１９（すなわち、感温ダイオード素子１８）を覆うように、層間絶縁膜２０を形成する。そして、図４Ｈに示されるように、層間絶縁膜２０のうちの半導体基板１０の一面１０ａと反対側の一面２０ａをＣＭＰ法等で平坦化する。続いて、図４Ｉに示されるように、層間絶縁膜２０上にフォトレジスト２７を配置する。
　そして、図４Ｊに示されるように、層間絶縁膜２０のうちの第１コンタクトホール２１および第２コンタクトホール２２が形成される領域が露出するように、フォトレジスト２７を露光、現像してパターニングする。次に、図４Ｋに示されるように、フォトレジスト２７をマスクとしてドライエッチング等を行い、第１コンタクトホール２１および第２コンタクトホール２２を同時に形成する。その後、図４Ｌに示されるように、ベース層１２およびソース層１３と電気的に接続される第１上部電極２３を形成すると共に、感温ダイオード素子１８と電気的に接続される第２上部電極２４を形成する。以上のようにして、本実施形態の半導体装置が製造される。
　以上説明したように、本実施形態では、周辺領域２に感温ダイオード素子１８を配置している。また、感温ダイオード素子１８は、所定電位に維持されたシールド配線部３１上に配置されている。このため、第１ゲート電極１６ａのゲート電位の変動によって感温ダイオード素子１８が誤作動してしまうことを抑制しつつ、上記第１実施形態と同様の効果を得ることができる。
　（第３実施形態）
　第３実施形態について説明する。本実施形態は、第１実施形態に第２実施形態のゲート構造を組み合わせたものであり、その他に関しては第１実施形態と同様であるため、説明を省略する。
　本実施形態では、図５に示されるように、トレンチゲート構造は、第２実施形態と同様に、スプリットゲート構造とされている。つまり、トレンチ１４内では、当該トレンチ１４の開口部側に、第１ゲート絶縁膜１５ａおよび第１ゲート電極１６ａが配置された上段側ゲート構造が構成されている。また、当該トレンチ１４の底部側に、第２ゲート絶縁膜１５ｂおよび第２ゲート電極１６ｂが配置された下段側ゲート構造が構成されている。そして、感温ダイオード素子１８は、スプリットゲート構造上に配置されている。
　以上説明したように、感温ダイオード素子１８をスプリットゲート構造上に配置するようにしてもよい。このような半導体装置としても、層間絶縁膜２０の一面２０ａが平坦化されていれば、上記第１実施形態と同様の効果を得ることができる。
　なお、このような半導体装置は、上記第１実施形態および第２実施形態で説明した製造方法を適宜組み合わせることによって製造される。
　（第４実施形態）
　第４実施形態について説明する。本実施形態は、第１実施形態に対して周辺領域を備えるようにしたものであり、その他に関しては第１実施形態と同様であるため、説明を省略する。
　本実施形態では、図６に示されるように、セル領域１と周辺領域２とを有し、セル領域１に感温ダイオード素子１８が配置されている。そして、感温ダイオード素子１８の下方に位置する一面絶縁膜１７は、上記第１実施形態より厚くされている。具体的には、一面絶縁膜１７は、ゲート電極１６に印加されるゲート電圧の変動や半導体基板１０からのノイズ等によって感温ダイオード素子１８が誤作動してしまうことを抑制するのに十分な厚さとされ、例えば、３００ｎｍとされている。言い換えると、一面絶縁膜１７は、ゲート電極１６に印加されるゲート電圧の変動や半導体基板１０からのノイズ等によって感温ダイオード素子の特性が変化しない厚さとされている。
　なお、本実施形態では、ゲート電極１６は、一部が半導体基板１０の一面１０ａから突出した状態で形成されており、例えば、２００ｎｍ程度突出している。つまり、一面絶縁膜１７は、ゲート電極１６の突出量よりも厚く形成されている。すなわち、一面絶縁膜１７は、ゲート電極１６のうちの半導体基板１０の一面１０ａから突出する部分を覆うように形成されている。また、ここでの一面絶縁膜１７の厚さとは、半導体基板１０の一面１０ａと、一面絶縁膜１７のうちの半導体基板１０と反対側の表面との間隔のことである。
　周辺領域２は、半導体基板１０の一面１０ａ側に、ベース層１２よりも高不純物濃度とされた複数のＰ型のガードリング３３が多重リング構造として形成されている。そして、周辺領域２においても一面絶縁膜１７および層間絶縁膜２０が形成されている。
　周辺領域２に形成された一面絶縁膜１７および層間絶縁膜２０には、ガードリング３３を露出させる第３コンタクトホール３４が形成されている。そして、層間絶縁膜２０上には、第３コンタクトホール３４を通じてガードリング３３と電気的に接続される第３上部電極３５が形成されている。なお、第３上部電極３５は、第１上部電極２３および第２上部電極２４と同様の構成とされており、第３埋込電極部３５ａと第３上層電極部３５ｂとを有する構成とされている。
　ここで、本実施形態では、セル領域１における一面絶縁膜１７は、感温ダイオード素子１８が誤作動することを抑制するために厚くされているが、周辺領域２における一面絶縁膜１７は、セル領域１における一面絶縁膜１７と同様の厚さとされている。つまり、本実施形態では、一面絶縁膜１７は、感温ダイオード素子１８の下方のみならず、全体的に厚く形成されている。また、一面絶縁膜１７は、半導体基板１０側と反対側の一面が平坦化されている。
　以上説明したように、一面絶縁膜１７を厚くすることにより、ゲート電極１６に印加されるゲート電圧の変動によって感温ダイオード素子１８が誤作動することを抑制するようにしてもよい。また、一面絶縁膜１７は、セル領域１および周辺領域２の全体に渡って平坦化されている。このため、上記図２Ｃの工程において感温ダイオード素子１８を形成する際、Ｐｏｌｙ－Ｓｉを成膜した際に当該Ｐｏｌｙ－Ｓｉに段差が形成されることが抑制される。このため、当該Ｐｏｌｙ－Ｓｉをフォトエッチングする際の加工精度が低下することを抑制でき、感温ダイオード素子１８を高精度に形成できる。
　また、上記第１実施形態と同様に、層間絶縁膜２０の一面２０ａが平坦化されているため、第３コンタクトホール３４の加工精度が低下することも抑制できる。
　（第５実施形態）
　第５実施形態について説明する。本実施形態は、第２実施形態と第４実施形態を組み合わせたものであり、その他に関しては第１実施形態と同様であるため、説明を省略する。
　本実施形態では、図７に示されるように、周辺領域２にもトレンチ１４が形成されている。そして、トレンチ１４は、シールド絶縁膜２８と、シールド電極２９とにより埋め込まれている。なお、シールド電極２９は、ゲート電極１６と同様に、一部が半導体基板１０の一面１０ａから突出した状態で形成されており、例えば、２００ｎｍ程度突出している。また、本実施形態では、周辺領域２には、シールド配線部３１が形成されていない。但し、特に図示しないが、図７とは別断面において、シールド電極２９は、半導体基板１０の一面１０ａに形成された引出配線部と接続され、当該引出配線部が第１上部電極２３と接続されることによって第１上部電極２３の電位に維持される。
　一面絶縁膜１７は、ゲート電極１６のうちの半導体基板１０の一面１０ａから突出する部分およびシールド電極２９を覆うように形成されている。なお、本実施形態では、一面絶縁膜１７は、上記第４実施形態と同様に、厚さが３００ｎｍとされている。そして、感温ダイオード素子１８は、一面絶縁膜１７を介してシールド電極２９上に配置されている。なお、セル領域１は、上記第４実施形態と同様の構成とされている。
　以上説明したように、シールド電極２９上に一面絶縁膜１７を介して感温ダイオード素子１８を配置するようにしても、一面絶縁膜１７が厚くされているため、感温ダイオード素子が誤作動することが抑制される。
　（第６実施形態）
　第６実施形態について説明する。本実施形態は、第２実施形態に対し、セル領域１の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、説明を省略する。
　本実施形態では、図８に示されるように、セル領域１に形成されたトレンチを第１トレンチ１４ａとし、周辺領域２に形成されたトレンチを第２トレンチ１４ｂとする。なお、本実施形態では、第２トレンチ１４ｂがシールド用トレンチに相当している。
　そして、セル領域１のトレンチゲート構造は、上記第１実施形態と同様の構成とされている。すなわち、第１トレンチ１４ａは、第１トレンチ１４ａの壁面を覆うように形成されたゲート絶縁膜１５と、このゲート絶縁膜１５の上に形成されたゲート電極１６とにより埋め込まれている。
　また、周辺領域２では、上記第２実施形態と同様に、第２トレンチ１４ｂは、第２トレンチ１４ｂの壁面を覆うように形成されたシールド絶縁膜２８と、このシールド絶縁膜２８の上に形成されたシールド電極２９とにより埋め込まれている。なお、本実施形態のシールド電極２９は、第１上部電極２３と電気的に接続されて当該第１上部電極２３と同電位とされている。
　また、本実施形態のシールド絶縁膜２８は、シールド電極２９が耐圧を向上させるために所定の電位に維持されるものであるため、ゲート絶縁膜１５より厚く形成されている。言い換えると、ゲート絶縁膜１５は、ゲート電極１６に所定のゲート電圧が印加された際、ベース層１２に反転層が形成されるようにシールド絶縁膜２８より薄くされている。
　そして、周辺領域２では、上記第２実施形態と同様に、下層絶縁膜３０上に、シールド電極２９と電気的に接続されるシールド配線部３１が形成されている。このシールド配線部３１は、図８とは別断面において、第１上部電極２３と電気的に接続されている。これにより、シールド電極２９は、シールド配線部３１を介して第１上部電極２３と同電位に維持された状態となる。そして、シールド配線部３１の表面側および側面側には、シールド配線部３１を覆うように、酸化膜等で構成される配線絶縁膜３２が形成されている。
　以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の製造工程について図面を参照しつつ説明する。
　まず、図９Ａに示されるように、第１トレンチ１４ａおよび第２トレンチ１４ｂが形成された半導体基板１０を用意する。そして、熱酸化等を行い、第２トレンチ１４ｂにシールド絶縁膜２８を形成すると共に、第２トレンチ１４ｂの開口部周辺に下層絶縁膜３０を形成する。なお、この工程では、第１トレンチ１４ａ、および半導体基板１０の一面１０ａのうちの第２トレンチ１４ｂの開口部周辺と異なる部分にも絶縁膜が形成される。
　次に、図９Ｂに示されるように、第２トレンチ１４ｂが埋め込まれるように、ＣＶＤ法等でＰｏｌｙ－Ｓｉを成膜する。これにより、周辺領域２では、第２トレンチ１４ｂ内にシールド絶縁膜２８を介してシールド電極２９が形成される。そして、適宜図示しないマスクを形成してドライエッチング等を行い、周辺領域２において、半導体基板１０の一面１０ａ上に形成されたＰｏｌｙ－Ｓｉをパターニングしてシールド配線部３１を形成する。また、セル領域１においては、半導体基板１０の一面１０ａ上に形成されたＰｏｌｙ－Ｓｉおよび第１トレンチ１４ａ内に配置されたＰｏｌｙ－Ｓｉを除去する。
　次に、図９Ｃに示されるように、図示しないマスクを配置し、セル領域１において、図９Ａの工程にて形成された絶縁膜を除去する。また、周辺領域２においては、シールド配線部３１の下方に配置される下層絶縁膜３０が残存するように、半導体基板１０の一面１０ａに形成された絶縁膜を除去する。
　続いて、図９Ｄに示されるように、熱酸化等を行う。そして、セル領域１において、第１トレンチ１４ａにゲート絶縁膜１５を形成すると共に、半導体基板１０の一面１０ａ上に一面絶縁膜１７の下層側の部分を構成する下側絶縁膜１７ａを形成する。また、周辺領域２においては、半導体基板１０の一面１０ａ上に一面絶縁膜１７の下層側の部分を構成する下側絶縁膜１７ａを形成すると共に、シールド配線部３１を覆う配線絶縁膜３２を形成する。
　次に、図９Ｅに示されるように、セル領域１において、各第１トレンチ１４ａが埋め込まれるように、ＣＶＤ法等でＰｏｌｙ－Ｓｉを成膜し、ゲート電極１６を形成する。そして、適宜マスクを形成してドライエッチング等を行い、半導体基板１０の一面１０ａ上に形成されたＰｏｌｙ－Ｓｉを適宜パターニングして図示しないゲート配線を構成する。また、周辺領域２に形成されたＰｏｌｙ－Ｓｉを除去する。
　続いて、図９Ｆに示されるように、シールド配線部３１上にＣＶＤ法等でＰｏｌｙ－Ｓｉを成膜した後、当該Ｐｏｌｙ－Ｓｉをフォトエッチング等することにより、感温ダイオード素子１８の外形を形造る。そして、図示しないマスクを適宜配置し、残存しているＰｏｌｙ－Ｓｉに対してＰ型不純物およびＮ型不純物を適宜イオン注入して熱拡散する。これにより、Ｐ型Ｐｏｌｙ－Ｓｉで構成されるアノード領域１８ａおよびＮ型Ｐｏｌｙ－Ｓｉで構成されるカソード領域１８ｂを有する感温ダイオード素子１８が形成される。
　また、半導体基板１０の一面１０ａに対してもＰ型不純物およびＮ型不純物を適宜イオン注入して熱拡散することにより、ベース層１２およびソース層１３を形成する。なお、本実施形態では、シールド配線部３１等を形成した後に不純物をイオン注入するため、シールド配線部３１の下方には、ベース層１２およびソース層１３が形成されていない。その後、熱拡散等を行い、感温ダイオード素子１８を保護する素子保護膜１９を形成しつつ、下側絶縁膜１７ａから一面絶縁膜１７を形成する。
　その後は、図９Ｇ～図９Ｌに示されるように、上記図２Ｄ～図２Ｉと同様の工程を行う。すなわち、図９Ｇに示されるように、一面絶縁膜１７上に、素子保護膜１９（すなわち、感温ダイオード素子１８）を覆うように、層間絶縁膜２０を形成する。そして、図９Ｈに示されるように、層間絶縁膜２０のうちの半導体基板１０の一面１０ａと反対側の一面２０ａをＣＭＰ法等で平坦化する。続いて、図９Ｉに示されるように、層間絶縁膜２０上にフォトレジスト２７を配置する。
　そして、図９Ｊに示されるように、層間絶縁膜２０のうちの第１コンタクトホール２１および第２コンタクトホール２２が形成される領域が露出するように、フォトレジスト２７を露光、現像してパターニングする。次に、図９Ｋに示されるように、フォトレジスト２７をマスクとしてドライエッチング等を行い、第１コンタクトホール２１および第２コンタクトホール２２を同時に形成する。その後、図９Ｌに示されるように、ベース層１２およびソース層１３と電気的に接続される第１上部電極２３を形成すると共に、感温ダイオード素子１８と電気的に接続される第２上部電極２４を形成する。以上のようにして、本実施形態の半導体装置が製造される。
　以上説明したように、本実施形態では、感温ダイオード素子１８がシールド配線部３１上に形成され、シールド配線部３１は第１上部電極２３と電気的に接続されて所定の電位に維持されている。このため、半導体基板１０側のノイズ等によって感温ダイオード素子１８の検出精度が低下することを抑制できる。詳しくは、例えば、ゲート電極１６に印加されるゲート電圧の変化に起因するノイズによって感温ダイオード素子１８の検出精度が低下することを抑制できる。
　また、本実施形態では、周辺領域２には、第２トレンチ１４ｂが形成され、当該第２トレンチ１４ｂ内にシールド配線部３１と電気的に接続されるシールド電極２９が配置されている。このため周辺領域２の耐圧の向上を図ることもできる。
　さらに、本実施形態では、周辺領域２は、半導体装置の中心近傍に位置する場合もある領域である。このため、半導体装置の中心近傍が周辺領域２となるようにし、当該周辺領域２に感温ダイオード素子１８を配置することにより、温度の検出感度の向上を図ることができる。
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記各実施形態では、第１導電型をＮ型、第２導電型をＰ型とする場合について説明したが、第１導電型をＰ型、第２導電型をＮ型とする半導体装置としてもよい。つまり、上記各実施形態で説明した各部の導電型を反転させた構造としてもよい。
　また、上記各実施形態において、半導体基板１０上に形成される半導体素子は、感温ダイオード素子１８ではなく、例えば、ツェナーダイオード素子であってもよい。
　そして、上記各実施形態において、ドレイン層２５を備える代わりに、Ｐ型のコレクタ層を備えるようにしてもよい。つまり、半導体基板１０にＩＧＢＴ（すなわち、Insulated Gate Bipolar Transistor）素子が形成されていてもよい。また、ドレイン層２５上に、Ｎ型のカラム領域とＰ型のカラム領域とが配置されたスーパージャンクション構造を有する半導体装置としてもよい。
　さらに、上記各実施形態において、ドリフト層１１の表層部にドレイン層２５が形成され、半導体基板１０の面方向に電流を流す横型の半導体装置としてもよい。
　また、上記各実施形態において、適宜トレンチ型のゲート構造の代わりにプレーナ型のゲート構造を採用してもよい。この場合においても、例えば、上記第１実施形態では、層間絶縁膜２０の一面２０ａを平坦化することにより、同様の効果を得ることができる。なお、この構成では、半導体基板１０の一面２０ａ上に形成されたゲート構造により、第１コンタクトホール２１および第２コンタクトホール２２の加工精度が低下することも抑制できる。また、上記第６実施形態では、プレーナ型のゲート構造であっても、感温ダイオード素子１８をシールド配線部３１上に配置することにより、感温ダイオード素子１８の検出精度が低下することを抑制できる。
　さらに、上記各実施形態において、第１コンタクトホール２１および第２コンタクトホール２２の壁面に、Ｔｉ、またはＴｉＮ等で構成されるバリアメタルが形成されていてもよい。なお、このようなバリアメタルは、例えば、第１、第２埋込電極部２３ａ、２４ａを形成する前に、スパッタ法等で形成される。
　そして、上記各実施形態において、第１上部電極２３は、第１埋込電極部２３ａと第１上層電極部２３ｂとが同じ材料を用いて構成されていてもよく、例えば、Ａｌで構成されていてもよい。同様に、第２上部電極２４は、第２埋込電極部２４ａと第２上層電極部２４ｂとが同じ材料を用いて構成されていてもよく、例えば、Ａｌで構成されていてもよい。
　さらに、上記各実施形態において、ソース層１３は、ベース層１２の表層部に選択的に形成されていてもよい。つまり、半導体基板１０の一面１０ａがベース層１２およびソース層１３を有する構成とされていてもよい。この場合、第１コンタクトホール２１は、ベース層１２およびソース層１３が露出されればよいため、半導体基板１０の一面１０ａより深くまで形成されていなくてもよい。つまり、第１コンタクトホール２１は、半導体基板１０の一面１０ａからベース層１２およびソース層１３が露出するように形成されていればよい。
　また、上記各実施形態において、感温ダイオード素子１８は、アノード領域１８ａとカソード領域１８ｂとが複数配置されて構成されていてもよい。
　そして、上記各実施形態において、第１コンタクトホール２１および第２コンタクトホール２２を形成する際のフォトレジスト２７は、ネガ型であってもよい。
　さらに、上記第２実施形態において、セル領域１にシールド配線部３１を備えるようにし、セル領域１のシールド配線部３１上に感温ダイオード素子１８を配置するようにしてもよい。
　また、上記第４実施形態において、図１０に示されるように、感温ダイオード素子１８は、周辺領域２に配置されていてもよい。つまり、感温ダイオード素子１８の直下にゲート電極１６が配置されていない構成としてもよい。このような構成としてもゲート電極１６に印加するゲート電圧の変動によって感温ダイオード素子１８が誤作動してしまう可能性があるため、上記第４実施形態と同様に、一面絶縁膜１７を厚くすることによって感温ダイオード素子１８が誤作動することを抑制できる。
　また、上記第５実施形態において、特に図示しないが、感温ダイオード素子１８の直下にシールド電極２９が配置されていない構成としてもよい。
　さらに、上記第４実施形態において、一面絶縁膜１７は、平坦化されていなくてもよい。なお、この場合は、少なくともゲート電極１６のうちの半導体基板１０の一面１０ａから突出する部分を覆うように一面絶縁膜１７を形成することにより、ゲート電極１６が露出した状態となることを抑制できる。つまり、一面絶縁膜１７のうちの半導体基板１０側と反対側の一面から突出した部分が存在する構成となることを抑制できる。このため、上記図２Ｃの工程において感温ダイオード素子１８を形成する際、一面絶縁膜１７を平坦化する工程を行わなかったとしても、Ｐｏｌｙ－Ｓｉを成膜した際に当該Ｐｏｌｙ－Ｓｉに段差が形成されることを抑制できる。同様に、上記第５実施形態においても、一面絶縁膜１７は平坦化されていなくてもよい。
　さらに、上記第６実施形態において、図１１に示されるように、第２トレンチ１４ｂが形成されておらず、シールド電極２９を備えない構成としてもよい。同様に、上記第２実施形態において、図１２に示されるように、周辺領域２にトレンチ１４が形成されておらず、シールド電極２９を備えない構成としてもよい。なお、これらの構成においても、シールド配線部３１は、図１１および図１２とは別断面において、第１上部電極２３と接続される。
　さらに、上記第６実施形態において、図１３に示されるように、第２トレンチ１４ｂおよびシールド電極２９が形成されておらず、セル領域１および周辺領域２で同じトレンチゲート構造としてもよい。そして、シールド配線部３１は、第１トレンチ１４ａ上に形成されていてもよい。なお、この構成においても、シールド配線部３１は、図１３とは別断面において、第１上部電極２３と接続されている。同様に、上記第２実施形態において、図１４に示されるように、セル領域１および周辺領域２で同じトレンチゲート構造とし、シールド電極２９を備えない構成とするようにしてもよい。そして、シールド配線部３１は、図１４とは別断面において、第２ゲート電極１６ｂと接続される。なお、これらの構成では、セル領域１および周辺領域２で同じトレンチゲート構造とされるため、感温ダイオード素子１８は、セル領域１に配置されてもよいし、周辺領域２に配置されてもよい。
　これら図１１～図１４に示される構成としても、感温ダイオード素子１８が所定の電位に維持されるシールド配線部３１上に形成されることにより、感温ダイオード素子１８の検出精度が低下することを抑制できる。
　また、上記第２、第６実施形態において、シールド電極２９とシールド配線部３１は、異なる材料で形成されていてもよく、例えば、シールド配線部３１は、Ａｌ等で構成されていてもよい。

Claims (10)

  1. 　半導体基板（１０）上に半導体素子（１８）が形成された半導体装置であって、
    　一面（１０ａ）を有する前記半導体基板と、
    　前記半導体基板の一面上に形成された前記半導体素子と、
    　前記半導体素子を覆う状態で前記半導体基板の一面上に形成され、前記半導体基板における一面側の領域を露出させる第１コンタクトホール（２１）、および前記半導体素子を露出させる第２コンタクトホール（２２）が形成された絶縁膜（２０）と、
    　前記第１コンタクトホールを介して前記半導体基板における一面側の領域と電気的に接続される第１電極（２３）と、
    　前記第２コンタクトホールを介して前記半導体素子と電気的に接続される第２電極（２４）と、を備え、
    　前記絶縁膜は、前記半導体基板の一面と反対側の一面（２０ａ）が平坦化されており、かつ当該一面と前記半導体基板の一面との間隔が前記半導体基板の面方向に沿って等しくされている半導体装置。
  2. 　所定電位に維持されるシールド配線部（３１）を有し、
    　前記半導体素子は、前記シールド配線部上に形成されている請求項１に記載の半導体装置。
  3. 　セル領域（１）と、前記セル領域と異なる周辺領域（２）とを有し、
    　前記セル領域は、
    　第１導電型のドリフト層（１１）と、
    　前記ドリフト層上に配置された第２導電型のベース層（１２）と、
    　前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型層（１３）と、
    　前記ベース層のうちの前記第１導電型層と前記ドリフト層との間に位置する部分の表面をチャネル領域とすると、前記チャネル領域上に形成されたゲート絶縁膜（１５）と、
    　前記ゲート絶縁膜上に形成され、所定のゲート電圧が印加されるゲート電極（１６）と、を有し、
    　前記周辺領域は、
    　前記シールド配線部を有する請求項２に記載の半導体装置。
  4. 　セル領域（１）と、前記セル領域と異なる周辺領域（２）とを有し、
    　前記セル領域は、
    　第１導電型のドリフト層（１１）と、
    　前記ドリフト層上に配置された第２導電型のベース層（１２）と、
    　前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型層（１３）と、
    　前記ベース層のうちの前記第１導電型層と前記ドリフト層との間に位置する部分の表面をチャネル領域とすると、前記チャネル領域上に形成されたゲート絶縁膜（１５）と、
    　前記ゲート絶縁膜上に形成され、所定のゲート電圧が印加されるゲート電極（１６）と、を有し、
    　前記半導体基板の一面には、前記セル領域から前記周辺領域に渡り、前記半導体基板側と反対側の一面が平坦化されている一面絶縁膜（１７）が配置されており、
    　前記半導体素子は、前記一面絶縁膜上に形成されており、
    　前記一面絶縁膜は、前記ゲート電極に印加される前記ゲート電圧によって前記半導体素子の特性が変化しない厚さとされており、かつ前記セル領域および前記周辺領域において均一な厚さとされている請求項１に記載の半導体装置。
  5. 　前記セル領域には、前記第１導電型層および前記ベース層を貫通して前記ドリフト層に達するトレンチ（１４）が形成され、
    　前記トレンチには、前記ゲート絶縁膜および前記ゲート電極が配置されており、
    　前記ゲート電極は、一部が前記半導体基板の一面より突出する状態で形成され、
    　前記一面絶縁膜は、前記ゲート電極のうちの前記半導体基板の一面より突出する部分を覆う状態で形成されている請求項４に記載の半導体装置。
  6. 　前記周辺領域には、トレンチ（１４）が形成され、
    　前記トレンチには、シールド絶縁膜（２８）が形成され、
    　前記シールド絶縁膜上には、所定電位に維持され、一部が前記半導体基板の一面より突出する状態でシールド電極（２９）が形成されており、
    　前記一面絶縁膜は、前記シールド電極のうちの前記半導体基板の一面より突出する部分を覆う状態で形成されている請求項４または５に記載の半導体装置。
  7. 　半導体基板（１０）上にダイオード素子（１８）が形成された半導体装置であって、
    　一面（１０ａ）を有し、半導体素子が形成された前記半導体基板と、
    　前記半導体基板の一面上に形成された前記ダイオード素子と、を備え、
    　前記半導体基板の一面上には、所定の電位に維持されるシールド配線部（３１）が形成されており、
    　前記ダイオード素子は、前記シールド配線部上に形成されている半導体装置。
  8. 　前記半導体基板には、前記シールド配線部の下方にシールド用トレンチ（１４ｂ）が形成されており、
    　前記シールド用トレンチには、シールド絶縁膜（２８）を介して前記シールド配線部と電気的に接続されるシールド電極（２９）が配置されている請求項７に記載の半導体装置。
  9. 　前記半導体基板は、第１導電型のドリフト層（１１）と、前記ドリフト層上に配置された第２導電型のベース層（１２）と、前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型層（１３）と、を有し、
    　前記ベース層のうちの前記第１導電型層と前記ドリフト層との間に位置する部分の表面をチャネル領域とすると、前記チャネル領域を含む領域上に形成されたゲート絶縁膜（１５）と、前記ゲート絶縁膜上に形成されたゲート電極（１６）と、を有するゲート構造と、
    　前記ベース層および前記第１導電型層と電気的に接続される電極（２３）と、を備え、
    　前記シールド配線部は、前記電極に接続されている請求項７または８に記載の半導体装置。
  10. 　半導体基板（１０）上に半導体素子（１８）が形成された半導体装置の製造方法であって、
    　一面（１０ａ）を有する前記半導体基板を用意することと、
    　前記半導体基板の一面上に前記半導体素子を形成することと、
    　前記半導体基板の一面上に、前記半導体素子を覆う絶縁膜（２０）を形成することと、
    　前記絶縁膜に、前記半導体基板の一面側の領域を露出させる第１コンタクトホール（２１）を形成すると共に、前記半導体素子を露出させる第２コンタクトホール（２２）を形成することと、
    　前記第１コンタクトホールを介して前記半導体基板における一面側の領域と電気的に接続される第１電極（２３）を形成することと、
    　前記第２コンタクトホールを介して前記半導体素子と電気的に接続される第２電極（２４）を形成することと、を行い、
    　前記第１コンタクトホールおよび前記第２コンタクトホールを形成することの前に、前記絶縁膜上にフォトレジスト（２７）を配置することと、前記フォトレジストを露光して現像することで当該フォトレジストをパターニングすることと、を行い、
    　前記第１コンタクトホールおよび前記第２コンタクトホールを形成することでは、前記フォトレジストをマスクとして前記第１コンタクトホールおよび前記第２コンタクトホールを同時に形成し、
    　前記フォトレジストを配置することの前に、前記絶縁膜のうちの前記半導体基板の一面と反対側の一面（２０ａ）を平坦化することを行う半導体装置の製造方法。
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