JP2015012130A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体基板のチャネル領域16上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極20と、半導体基板に形成された第1導電型のソース領域10と、半導体基板に形成された第1導電型のドレイン領域14と、チャネル領域16とドレイン領域14との間に形成され不純物濃度がドレイン領域14より低い第1導電型のドリフト領域12と、第1導電型とは反対の第2導電型を有しソース領域10とドリフト領域12とドレイン領域14とを囲いチャネル領域16を含む第1半導体領域22aと、第1半導体領域22aに接続され平面視においてソース領域10のうちゲート電極20で覆われていない部分をゲート電極20とともに囲いまたは第1半導体領域22aとソース領域10とに接続され前記部分を覆う第1シールド配線6aとを有す。
【選択図】図2
Description
(1)構造
図1乃至3は、実施の形態1の半導体装置2の平面図である。図4は、図1乃至3のIV-IV線に沿った断面図である。
―リーク電流の経路―
第1半導体領域22a(図4参照)と第2半導体領域22bの間には、例えば40V〜120V程度の逆バイアス電圧が印加される。このため、第1半導体領域22aと第2半導体領域22bの接合面(pnジャンクション)における電界は大きくなる。その結果、この接合面でアバランシェ降伏が起きやすくなる。第1半導体領域22aとドリフト領域12の接合面についても同様である。
第1シールド配線6a(図2参照)は、第1半導体領域22aに接続されている。このため低電位配線9(図4参照)が発生する電界は遮蔽され、第1半導体領域22aのうち第1シールド配線6aで覆われた部分には到達しない。このため、この部分に反転層は形成されない。したがって、第1半導体領域22aのうち第1シールド配線6aで覆われた部分には電流経路(物理的経路)は形成されない。
図3に示すように低電位配線9は、第1半導体領域22aのうちソース領域10と第2半導体領域22bとを接続する部分(第2電流経路52bが通る領域)を覆っている。したがって第1シールド配線6aを有さない半導体装置46には図7に示すように、第1半導体領域22aを通ってソース領域10と第2半導体領域22bとを接続する第2電流経路52bが形成される。
図3に示すように低電位配線9は、第1半導体領域22aのうちドリフト領域12と第2半導体領域22bとを接続する部分(第3電流経路52cが通る領域)を覆っている。したがって第1シールド配線6aを有さない半導体装置46では図7に示すように、第1半導体領域22aを通ってドリフト領域12と第2半導体領域22bとを接続する第3電流経路52cが形成される。
シールド配線を有するLDMOSトランジスタにドレイン電流が流れると、ドレイン飽和電流が変化することがある。
図14〜24は、半導体装置2の製造方法を説明する図である。図14(a)、15(a) …… 24(a)は平面図である。図14(b)、15(b) …… 24(b)はそれぞれ、図14(a)、15(a) …… 24(a)のXIVB-XIVB, XVB-XVB,……XXIVB-XXIVB線に沿った断面図である。
まず、比抵抗が10Ω・cm程度のP型半導体基板(例えば、P型Si基板)を用意する。この半導体基板の表面を酸化して、厚さ10nm程度の保護膜(図示せず)を形成する。
まず、半導体基板68上の保護膜を除去する。その後、半導体基板68を再度酸化して、厚さ15nm程度の保護膜(図示せず)を形成する。酸化温度は、例えば900℃程度である。
まず半導体基板68の表面を酸化して、トレンチ74の内壁に厚さ40nm程度の酸化膜を形成する。その後、気相成長法より675nm程度の酸化膜を成長して、トレンチ74を酸化膜で埋める。
半導体基板68を再度酸化して、厚さ10nm程度の保護膜(図示せず)を形成する。酸化温度は、例えば900℃程度である。
次に、保護膜(図示せず)を除去する。その後、半導体基板68の表面を酸化して図20(b)に示すように、厚さ18nm程度の酸化膜80を形成する。酸化温度は、800℃である。雰囲気は、ウエット酸化雰囲気である。
酸化膜80が形成された半導体基板68に、気相成長法により厚さ180nm程度のポリシリコンを成長する。このポリシリコンをエッチングして、図21(a)及び21(b)に示すように、ゲート電極20に対応するポリシリコン膜82を形成する。この時、酸化膜80がエッチングされて、ゲート絶縁膜18が形成される。
次に開口が設けられたレジスト膜(図示せず)を介して、ソース領域10、ドレイン領域14、および基板タップ領域38それぞれに対応する半導体領域に、例えばBF2 +イオンを注入する。加速電圧は、例えば80keVである。ドーズ量は、例えば4.5×1013cm-2である。その後、レジスト膜を剥離する。
次に、ソース領域10、ドレイン領域14、ボディ・タップ領域36、および基板タップ領域38を覆う酸化膜を除去する。その後、半導体基板68の表面に厚さ6nmのコバルト膜を、スパッターにより形成する。
コンタクト電極84を形成した半導体基板68上に1層目の層間絶縁膜24を堆積する。この層間絶縁膜24にコンタクトホールを形成し、バリアメタル(図示せず)と第1コンタクトプラグ86a〜第5コンタクトプラグ86eを形成する。なお図23(a)には、コンタクト電極84は示されていない。
第1コンタクトプラグ86a〜第5コンタクトプラグ86eが形成された1層目の間絶縁膜24の上に、導電膜(例えば、AlCuTi膜)を堆積する。この導電膜をエッチングして、第1シールド配線6aとソース配線26とドレイン配線28と基板タップ配線44ゲート電極30とを形成する。なお図24(a)には、コンタクト電極84は示されていない。
その後、第2層目以降の層間絶縁膜、コンタクトプラグ、および配線を形成する。最上層の層間絶縁膜には、例えば基板タップ領域38に接続された低電位配線9を形成する。
実施の形態2は、実施の形態1に類似している。したがって、実施の形態1と共通する部分の説明は省略または簡単にする。
実施の形態3は、実施の形態1に類似している。したがって、実施の形態1と共通する部分の説明は省略または簡単にする。
実施の形態4は、実施の形態1に類似している。したがって、実施の形態1と共通する部分の説明は省略または簡単にする。
実施の形態5は、実施の形態1に類似している。したがって、実施の形態1と共通する部分の説明は省略または簡単にする。
半導体基板のチャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成された第1導電型のソース領域と、
前記半導体基板に形成された前記第1導電型のドレイン領域と、
前記チャネル領域と前記ドレイン領域との間に形成され、不純物濃度が前記ドレイン領域より低い前記第1導電型のドリフト領域と、
前記第1導電型とは反対の第2導電型を有し、前記ソース領域と前記ドリフト領域と前記ドレイン領域とを囲い、前記チャネル領域を含む第1半導体領域と、
前記第1半導体領域に接続され平面視において前記ソース領域のうち前記ゲート電極で覆われていない部分を前記ゲート電極とともに囲いまたは、前記第1半導体領域と前記ソース領域とに接続され前記部分を覆う第1シールド配線とを有する
半導体装置。
付記1に記載の半導体装置において、さらに、
前記第1半導体領域を囲う前記第1導電型の第2半導体領域を有し、
前記第1シールド配線は平面視において、前記第1半導体領域内で少なくとも前記ドリフト領域を囲う内縁を有することを
特徴とする半導体装置。
付記1又は2に記載の半導体装置において、
前記第1シールド配線は平面視において、前記ゲート電極と前記ドレイン領域の間に延在しないことを
特徴とする半導体装置。
付記1に記載の半導体装置において、さらに、
前記第1半導体領域を囲う前記第1導電型の第2半導体領域と、
前記第1半導体領域に接続され、平面視において前記第1半導体領域内で少なくとも前記ドリフト領域を囲う内縁を有する第2シールド配線を備えることを
特徴とする半導体装置。
付記4に記載の半導体装置において、
前記第2シールド配線は平面視において、前記ゲート電極と前記ドレイン領域の間に延在しないことを
特徴とする半導体装置。
付記1乃至5のいずれか1項に記載の半導体装置において、さらに、
前記第1半導体領域に前記第1シールド配線を挟んで対向する配線を有することを
特徴とする半導体装置。
付記1乃至6のいずれか1項に記載の半導体装置において、
前記ドレイン領域と前記チャネル領域の間隔は、前記ソース領域から前記ドレインに向かう方向に沿った前記チャネル領域の長さより長いことを
特徴とする半導体装置。
4・・・層間絶縁膜
6a,106a,206a,306a,406a・・・第1シールド配線
10・・・ソース領域
12,312・・・ドリフト領域
14・・・ドレイン領域
16・・・チャネル領域
18・・・ゲート絶縁膜
20・・・ゲート電極
22a・・・第1半導体領域
22b・・・第2半導体領域
25・・・第1シールド配線の内縁(内周)
68・・・半導体基板
206b・・・第2シールド配線
Claims (5)
- 半導体基板のチャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成された第1導電型のソース領域と、
前記半導体基板に形成された前記第1導電型のドレイン領域と、
前記チャネル領域と前記ドレイン領域との間に形成され、不純物濃度が前記ドレイン領域より低い前記第1導電型のドリフト領域と、
前記第1導電型とは反対の第2導電型を有し、前記ソース領域と前記ドリフト領域と前記ドレイン領域とを囲い、前記チャネル領域を含む第1半導体領域と、
前記第1半導体領域に接続され平面視において前記ソース領域のうち前記ゲート電極で覆われていない部分を前記ゲート電極とともに囲いまたは、前記第1半導体領域と前記ソース領域とに接続され前記部分を覆う第1シールド配線とを有する
半導体装置。 - 請求項1に記載の半導体装置において、さらに、
前記第1半導体領域を囲う前記第1導電型の第2半導体領域を有し、
前記第1シールド配線は平面視において、前記第1半導体領域内で少なくとも前記ドリフト領域を囲う内縁を有することを
特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記第1シールド配線は平面視において、前記ゲート電極と前記ドレイン領域の間に延在しないことを
特徴とする半導体装置。 - 請求項1に記載の半導体装置において、さらに、
前記第1半導体領域を囲う前記第1導電型の第2半導体領域と、
前記第1半導体領域に接続され、平面視において前記第1半導体領域内で少なくとも前記ドリフト領域を囲う内縁を有する第2シールド配線を備えることを
特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記第2シールド配線は平面視において、前記ゲート電極と前記ドレイン領域の間に延在しないことを
特徴とする半導体装置。
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