JP2001250921A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 低耐圧型トランジスタと高耐圧型トランジス
タとを同一基板に混載する半導体装置において、十分に
素子の微細化，多層化に対応でき、かつ高耐圧型トラン
ジスタが形成された領域において高信頼性の素子分離を
実現できる半導体装置を提供する。 【解決手段】 半導体装置１００は、半導体基板１１
に、異なる電圧によって駆動する高耐圧型トランジスタ
Ｑｎ，Ｑｐと低耐圧型トランジスタとを有する。高耐圧
型トランジスタが配置された領域では、高耐圧型トラン
ジスタ上の第１層間絶縁膜１６および第２層間絶縁膜１
７を介して設けられ、高電位が与えられる金属配線層１
９ａ，１９ｂと、素子分離絶縁膜１４と金属配線層１９
ａ，１９ｂとの間、すなわち第１層間絶縁膜１６の上に
設けられた固定電位配線層１８ａ，１８ｂと、を有す
る。固定電位配線層１８ａ，１８ｂは、それぞれ、コン
タクト部４２ａ，４２ｂを介して、半導体基板１１に形
成された不純物拡散層からなるコンタクト領域４０ａ，
４０ｂに接続されている。
タとを同一基板に混載する半導体装置において、十分に
素子の微細化，多層化に対応でき、かつ高耐圧型トラン
ジスタが形成された領域において高信頼性の素子分離を
実現できる半導体装置を提供する。 【解決手段】 半導体装置１００は、半導体基板１１
に、異なる電圧によって駆動する高耐圧型トランジスタ
Ｑｎ，Ｑｐと低耐圧型トランジスタとを有する。高耐圧
型トランジスタが配置された領域では、高耐圧型トラン
ジスタ上の第１層間絶縁膜１６および第２層間絶縁膜１
７を介して設けられ、高電位が与えられる金属配線層１
９ａ，１９ｂと、素子分離絶縁膜１４と金属配線層１９
ａ，１９ｂとの間、すなわち第１層間絶縁膜１６の上に
設けられた固定電位配線層１８ａ，１８ｂと、を有す
る。固定電位配線層１８ａ，１８ｂは、それぞれ、コン
タクト部４２ａ，４２ｂを介して、半導体基板１１に形
成された不純物拡散層からなるコンタクト領域４０ａ，
４０ｂに接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、特にモノリシック
ＩＣ中において、微細な集積回路を構成する低耐圧型ト
ランジスタと、高耐圧型トランジスタとが組み込まれる
半導体装置に関する。
ＩＣ中において、微細な集積回路を構成する低耐圧型ト
ランジスタと、高耐圧型トランジスタとが組み込まれる
半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】ＬＳＩ
チップは多様化し、高集積化、縮小化、低消費電力化が
要求されている。集積回路には、たとえば、低耐圧型ト
ランジスタから構成されるロジック部と、高耐圧型トラ
ンジスタから構成される入出力回路部とが混載されたも
のがある。
チップは多様化し、高集積化、縮小化、低消費電力化が
要求されている。集積回路には、たとえば、低耐圧型ト
ランジスタから構成されるロジック部と、高耐圧型トラ
ンジスタから構成される入出力回路部とが混載されたも
のがある。
【０００３】高耐圧型トランジスタが配置された領域
（以下、「高耐圧型トランジスタ領域」ともいう）で
は、素子分離絶縁膜は、通常、高耐圧に対応できるよう
に、低耐圧型トランジスタの素子分離絶縁膜に必要とさ
れる膜厚より厚い膜厚を要求される。たとえば、２０Ｖ
系の電源電圧では、高耐圧型トランジスタ領域の素子分
離絶縁膜は９００ｎｍ程度の膜厚が必要であり、４０Ｖ
系の電源電圧では、高耐圧型トランジスタ領域の素子分
離絶縁膜は1400ｎｍ程度の膜厚が必要である。
（以下、「高耐圧型トランジスタ領域」ともいう）で
は、素子分離絶縁膜は、通常、高耐圧に対応できるよう
に、低耐圧型トランジスタの素子分離絶縁膜に必要とさ
れる膜厚より厚い膜厚を要求される。たとえば、２０Ｖ
系の電源電圧では、高耐圧型トランジスタ領域の素子分
離絶縁膜は９００ｎｍ程度の膜厚が必要であり、４０Ｖ
系の電源電圧では、高耐圧型トランジスタ領域の素子分
離絶縁膜は1400ｎｍ程度の膜厚が必要である。
【０００４】また、高耐圧型トランジスタ領域の素子分
離絶縁膜が十分な膜厚を有しなくても、寄生ＭＯＳトラ
ンジスタの動作を防止するための反転防止層（チャネル
ストッパ層）の不純物濃度を高くすることで対応できる
場合がある。しかし、反転防止層の不純物濃度は制約さ
れるので、対応できる電位が制限される。
離絶縁膜が十分な膜厚を有しなくても、寄生ＭＯＳトラ
ンジスタの動作を防止するための反転防止層（チャネル
ストッパ層）の不純物濃度を高くすることで対応できる
場合がある。しかし、反転防止層の不純物濃度は制約さ
れるので、対応できる電位が制限される。
【０００５】ところで、たとえば０．８μｍルール以下
の微細なロジック回路を構成する低耐圧型トランジスタ
が配置される領域（以下、「低耐圧用トランジスタ領
域」ともいう）では、ＬＯＣＯＳ（Local Oxidation of
Silicon）による素子分離絶縁膜の厚さが制限される
（たとえば６００ｎｍ程度）。これはトランジスタ素子
の微細化に伴って、低耐圧型および高耐圧型トランジス
タが形成された半導体基板上の層間絶縁膜が薄膜化され
るため、素子分離絶縁膜の段差を小さくする必要がある
ことによる。
の微細なロジック回路を構成する低耐圧型トランジスタ
が配置される領域（以下、「低耐圧用トランジスタ領
域」ともいう）では、ＬＯＣＯＳ（Local Oxidation of
Silicon）による素子分離絶縁膜の厚さが制限される
（たとえば６００ｎｍ程度）。これはトランジスタ素子
の微細化に伴って、低耐圧型および高耐圧型トランジス
タが形成された半導体基板上の層間絶縁膜が薄膜化され
るため、素子分離絶縁膜の段差を小さくする必要がある
ことによる。
【０００６】このような微細な設計ルールの半導体装置
に、高耐圧型トランジスタを組み込むのは困難である。
すなわち、高耐圧型トランジスタの耐圧を確保するため
に厚い素子分離絶縁膜を形成した場合、その縁部におけ
る段差が大きくなり、低耐圧型トランジスタおよびその
回路配線の形成が困難となる箇所が発生する。この結
果、各素子レイアウトに対するマージンが取り難くなる
おそれがある。
に、高耐圧型トランジスタを組み込むのは困難である。
すなわち、高耐圧型トランジスタの耐圧を確保するため
に厚い素子分離絶縁膜を形成した場合、その縁部におけ
る段差が大きくなり、低耐圧型トランジスタおよびその
回路配線の形成が困難となる箇所が発生する。この結
果、各素子レイアウトに対するマージンが取り難くなる
おそれがある。
【０００７】本発明の目的は、低耐圧型トランジスタと
高耐圧型トランジスタとを同一基板に混載する半導体装
置において、十分に素子の微細化に対応でき、かつ高耐
圧型トランジスタが配置された領域において高信頼性の
素子分離を実現できる半導体装置を提供することにあ
る。
高耐圧型トランジスタとを同一基板に混載する半導体装
置において、十分に素子の微細化に対応でき、かつ高耐
圧型トランジスタが配置された領域において高信頼性の
素子分離を実現できる半導体装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明にかかる半導体装
置は、同一基板に、異なる電圧によって駆動する高耐圧
型トランジスタと低耐圧型トランジスタとを含み、前記
高耐圧型トランジスタが配置された領域では、前記高耐
圧型トランジスタの上に層間絶縁膜を介して設けられ、
高電位が与えられる配線層と、少なくとも、素子分離絶
縁膜と前記配線層との間に設けられた固定電位配線層
と、を含む。
置は、同一基板に、異なる電圧によって駆動する高耐圧
型トランジスタと低耐圧型トランジスタとを含み、前記
高耐圧型トランジスタが配置された領域では、前記高耐
圧型トランジスタの上に層間絶縁膜を介して設けられ、
高電位が与えられる配線層と、少なくとも、素子分離絶
縁膜と前記配線層との間に設けられた固定電位配線層
と、を含む。
【０００９】本発明の半導体装置によれば、前記固定電
位配線層は、それより上に形成される配線層の高電位の
影響を緩和し、前記高耐圧型トランジスタの素子分離領
域における寄生トランジスタの動作を防ぎ、確実な素子
分離ができる。本発明において、「基板」とは、半導体
基板および該半導体基板に形成されたウェルを含み、さ
らにバルク型の半導体基板のみならずＳＯＩ（Silicon
On Insulator）型の基板を含む。
位配線層は、それより上に形成される配線層の高電位の
影響を緩和し、前記高耐圧型トランジスタの素子分離領
域における寄生トランジスタの動作を防ぎ、確実な素子
分離ができる。本発明において、「基板」とは、半導体
基板および該半導体基板に形成されたウェルを含み、さ
らにバルク型の半導体基板のみならずＳＯＩ（Silicon
On Insulator）型の基板を含む。
【００１０】本発明にかかる半導体装置は、以下の態様
をとることができる。
をとることができる。
【００１１】（ａ）前記配線層は、前記高耐圧型トラン
ジスタのドレイン領域と電気的に接続されている。本発
明の上記作用は、高電位が与えられるドレイン配線にお
いて特に有用である。
ジスタのドレイン領域と電気的に接続されている。本発
明の上記作用は、高電位が与えられるドレイン配線にお
いて特に有用である。
【００１２】（ｂ）前記固定電位配線層は、前記基板内
に設けられた不純物拡散層と電気的に接続され、該不純
物拡散層は、ソース領域およびドレイン領域と前記素子
分離絶縁膜によって分離されている。前記不純物拡散層
としては、半導体基板内に形成されたコンタクト領域、
あるいは素子分離用のガードリング領域を用いることが
できる。ガードリング領域を電位固定部として用いる場
合には、コンタクト領域としての不純物拡散層を別に設
ける必要がないので、素子面積を最小限にできる。この
ように固定電位配線層を不純物拡散層と接続すること
で、固定電位配線層の電位を基板電位に固定することが
できる。
に設けられた不純物拡散層と電気的に接続され、該不純
物拡散層は、ソース領域およびドレイン領域と前記素子
分離絶縁膜によって分離されている。前記不純物拡散層
としては、半導体基板内に形成されたコンタクト領域、
あるいは素子分離用のガードリング領域を用いることが
できる。ガードリング領域を電位固定部として用いる場
合には、コンタクト領域としての不純物拡散層を別に設
ける必要がないので、素子面積を最小限にできる。この
ように固定電位配線層を不純物拡散層と接続すること
で、固定電位配線層の電位を基板電位に固定することが
できる。
【００１３】（ｃ）前記固定電位配線層は、第１層間絶
縁膜上に形成された金属配線層によって構成され、前記
配線層は、第２層間絶縁膜上もしくはそれより上の層間
絶縁膜上に形成された金属配線層によって構成すること
ができる。これらの金属配線層は、通常用いられている
配線技術によって形成できる。
縁膜上に形成された金属配線層によって構成され、前記
配線層は、第２層間絶縁膜上もしくはそれより上の層間
絶縁膜上に形成された金属配線層によって構成すること
ができる。これらの金属配線層は、通常用いられている
配線技術によって形成できる。
【００１４】（ｄ）前記高耐圧型トランジスタが配置さ
れた領域の素子分離絶縁膜と、前記低耐圧型トランジス
タが配置された領域の素子分離絶縁膜とは、好ましく
は、同じプロセスで形成され、ほぼ同じ厚さを有する。
上述したように、前記固定電位配線層によって高耐圧型
トランジスタの素子分離領域における寄生トランジスタ
の動作を防ぐことができる。その結果、高耐圧型トラン
ジスタ領域であっても、固定電位配線層を設けない場合
に比較して、素子分離絶縁膜の膜厚を小さくすることが
できる。低耐圧型トランジスタ領域の微細化および多層
化を考慮した場合、前記素子分離絶縁膜の膜厚と、前記
素子分離絶縁膜と前記固定電位配線層との間に設けられ
た層間絶縁膜の膜厚との合計は、６００〜１５００ｎｍ
とすることができる。
れた領域の素子分離絶縁膜と、前記低耐圧型トランジス
タが配置された領域の素子分離絶縁膜とは、好ましく
は、同じプロセスで形成され、ほぼ同じ厚さを有する。
上述したように、前記固定電位配線層によって高耐圧型
トランジスタの素子分離領域における寄生トランジスタ
の動作を防ぐことができる。その結果、高耐圧型トラン
ジスタ領域であっても、固定電位配線層を設けない場合
に比較して、素子分離絶縁膜の膜厚を小さくすることが
できる。低耐圧型トランジスタ領域の微細化および多層
化を考慮した場合、前記素子分離絶縁膜の膜厚と、前記
素子分離絶縁膜と前記固定電位配線層との間に設けられ
た層間絶縁膜の膜厚との合計は、６００〜１５００ｎｍ
とすることができる。
【００１５】（ｅ）前記固定電位配線層は、前記高耐圧
型トランジスタを取り囲むリング形状を有することがで
きる。この場合、前記固定電位配線層は、素子分離用の
ガードリング領域とほぼ対応する領域に形成すること
で、固定電位配線層とガードリング領域との接続が容易
となる。
型トランジスタを取り囲むリング形状を有することがで
きる。この場合、前記固定電位配線層は、素子分離用の
ガードリング領域とほぼ対応する領域に形成すること
で、固定電位配線層とガードリング領域との接続が容易
となる。
【００１６】また、前記固定電位配線層は、ドレイン領
域および該ドレイン領域の外側の素子分離絶縁膜を含む
プレート状の形状を有することができる。この場合、前
記固定電位配線層は、さらに、素子分離用のガードリン
グ領域とほぼ対応する部分を有することで、固定電位配
線層とガードリング領域との接続が容易となる。このよ
うにプレート状の形状を有する前記固定電位配線層は、
スリット部を有することができる。このスリット部は、
固定電位配線層の機械的応力を緩和する機能を有する。
さらに、プレート状の形状を有する前記固定電位配線層
は、前記配線層とドレイン領域とを接続するコンタクト
部を通すための開口部を有することができる。
域および該ドレイン領域の外側の素子分離絶縁膜を含む
プレート状の形状を有することができる。この場合、前
記固定電位配線層は、さらに、素子分離用のガードリン
グ領域とほぼ対応する部分を有することで、固定電位配
線層とガードリング領域との接続が容易となる。このよ
うにプレート状の形状を有する前記固定電位配線層は、
スリット部を有することができる。このスリット部は、
固定電位配線層の機械的応力を緩和する機能を有する。
さらに、プレート状の形状を有する前記固定電位配線層
は、前記配線層とドレイン領域とを接続するコンタクト
部を通すための開口部を有することができる。
【００１７】（ｆ）前記固定電位配線層は、前記高電位
より低い電位に設定されることで、前述の作用を達成で
きる。好ましくは、前記固定電位配線層は、接地電位に
固定される。
より低い電位に設定されることで、前述の作用を達成で
きる。好ましくは、前記固定電位配線層は、接地電位に
固定される。
【００１８】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００１９】［第１の実施の形態］図１および図２は、
本発明の第１の実施の形態に係る半導体装置１００を模
式的に示す図である。図１は、高耐圧型トランジスタが
配置された領域を示す平面図であり、図２は、図１のＡ
−Ａ線に沿った部分を示す断面図である。
本発明の第１の実施の形態に係る半導体装置１００を模
式的に示す図である。図１は、高耐圧型トランジスタが
配置された領域を示す平面図であり、図２は、図１のＡ
−Ａ線に沿った部分を示す断面図である。
【００２０】この半導体装置１００においては、たとえ
ば入出力回路を構成する高耐圧型ＭＯＳトランジスタＱ
ｎ，Ｑｐと、たとえばロジック部を構成する、図示しな
い低耐圧型ＭＯＳトランジスタとが混載されている。
ば入出力回路を構成する高耐圧型ＭＯＳトランジスタＱ
ｎ，Ｑｐと、たとえばロジック部を構成する、図示しな
い低耐圧型ＭＯＳトランジスタとが混載されている。
【００２１】図２に示すように、Ｎ型の半導体基板１１
内にＰ型のウェル１２が形成されている。Ｐ型のウエル
１２には、高耐圧型のＮチャネルＭＯＳトランジスタＱ
ｎが設けられている。また、ＭＯＳトランジスタＱｎに
対して所定距離離間して、Ｎ型半導体基板１１に高耐圧
型のＰチャネルＭＯＳトランジスタＱｐが設けられてい
る。ＭＯＳトランジスタＱｎは、ゲート絶縁膜１３を介
して設けられたポリシリコンゲートＧ１と、ゲートＧ１
を隔ててウエル１２内に設けられたソース領域Ｓ１，ド
レイン領域Ｄ１とを有する。ＭＯＳトランジスタＱｐ
は、ゲート絶縁膜１３を介して設けられたポリシリコン
ゲートＧ２と、ゲートＧ２を隔てて半導体基板１１内に
設けられたソース領域Ｓ２，ドレイン領域Ｄ２とを有す
る。
内にＰ型のウェル１２が形成されている。Ｐ型のウエル
１２には、高耐圧型のＮチャネルＭＯＳトランジスタＱ
ｎが設けられている。また、ＭＯＳトランジスタＱｎに
対して所定距離離間して、Ｎ型半導体基板１１に高耐圧
型のＰチャネルＭＯＳトランジスタＱｐが設けられてい
る。ＭＯＳトランジスタＱｎは、ゲート絶縁膜１３を介
して設けられたポリシリコンゲートＧ１と、ゲートＧ１
を隔ててウエル１２内に設けられたソース領域Ｓ１，ド
レイン領域Ｄ１とを有する。ＭＯＳトランジスタＱｐ
は、ゲート絶縁膜１３を介して設けられたポリシリコン
ゲートＧ２と、ゲートＧ２を隔てて半導体基板１１内に
設けられたソース領域Ｓ２，ドレイン領域Ｄ２とを有す
る。
【００２２】半導体基板１１およびウエル１２上には、
ＭＯＳトランジスタＱｐ，Ｑｎの相互間を電気的に分離
するための素子分離絶縁膜１４が形成されている。そし
て、素子分離絶縁膜１４の下の半導体層には、寄生ＭＯ
Ｓトランジスタの動作を防止するためのＮ型の反転防止
層１５１およびＰ型の反転防止層１５２が形成されてい
る。
ＭＯＳトランジスタＱｐ，Ｑｎの相互間を電気的に分離
するための素子分離絶縁膜１４が形成されている。そし
て、素子分離絶縁膜１４の下の半導体層には、寄生ＭＯ
Ｓトランジスタの動作を防止するためのＮ型の反転防止
層１５１およびＰ型の反転防止層１５２が形成されてい
る。
【００２３】Ｐ型のウエル１２には、ソース領域Ｓ１お
よびドレイン領域Ｄ１と離間して、Ｎ型の不純物拡散層
からなるコンタクト領域４０ａが形成されている。コン
タクト領域４０ａは、素子分離絶縁膜１４によって、ソ
ース領域Ｓ１およびドレイン領域Ｄ１と電気的に分離さ
れている。同様に、Ｎ型の半導体基板１１には、ソース
領域Ｓ２およびドレイン領域Ｄ２と離間して、Ｐ型の不
純物拡散層からなるコンタクト領域４０ｂが形成されて
いる。このコンタクト領域４０ｂは、素子分離絶縁膜１
４によって、ソース領域Ｓ２およびドレイン領域Ｄ２と
電気的に分離されている。
よびドレイン領域Ｄ１と離間して、Ｎ型の不純物拡散層
からなるコンタクト領域４０ａが形成されている。コン
タクト領域４０ａは、素子分離絶縁膜１４によって、ソ
ース領域Ｓ１およびドレイン領域Ｄ１と電気的に分離さ
れている。同様に、Ｎ型の半導体基板１１には、ソース
領域Ｓ２およびドレイン領域Ｄ２と離間して、Ｐ型の不
純物拡散層からなるコンタクト領域４０ｂが形成されて
いる。このコンタクト領域４０ｂは、素子分離絶縁膜１
４によって、ソース領域Ｓ２およびドレイン領域Ｄ２と
電気的に分離されている。
【００２４】高耐圧型のＭＯＳトランジスタＱｎ，Ｑｐ
との接続配線、たとえばドレイン領域Ｄ１，Ｄ２に接続
される金属配線層１９ａ，１９ｂは、第１層間絶縁膜１
６および第２層間絶縁膜１７を介して配置された第２層
目の金属配線層で構成されている。金属配線層１９ａ，
１９ｂは、たとえばアルミニウム，銅などの金属あるい
はその合金で形成できる。金属配線層１９ａ，１９ｂ
は、第１層間絶縁膜１６および第２層間絶縁膜１７を貫
通して設けられたコンタクトホール内に埋め込まれたコ
ンタクト部１９０ａ，１９０ｂによって、それぞれドレ
イン領域Ｄ１，Ｄ２と接続されている。ソース領域Ｓ
１，Ｓ２に接続される金属配線層２０ａ，２０ｂ（図１
参照）は、ドレイン領域Ｄ１，Ｄ２と同様に、第２層間
絶縁膜１７上に形成された第２層目の金属配線層で構成
することができ、あるいは第１層間絶縁膜１６上に形成
された第１層目の金属配線層で構成することもできる。
との接続配線、たとえばドレイン領域Ｄ１，Ｄ２に接続
される金属配線層１９ａ，１９ｂは、第１層間絶縁膜１
６および第２層間絶縁膜１７を介して配置された第２層
目の金属配線層で構成されている。金属配線層１９ａ，
１９ｂは、たとえばアルミニウム，銅などの金属あるい
はその合金で形成できる。金属配線層１９ａ，１９ｂ
は、第１層間絶縁膜１６および第２層間絶縁膜１７を貫
通して設けられたコンタクトホール内に埋め込まれたコ
ンタクト部１９０ａ，１９０ｂによって、それぞれドレ
イン領域Ｄ１，Ｄ２と接続されている。ソース領域Ｓ
１，Ｓ２に接続される金属配線層２０ａ，２０ｂ（図１
参照）は、ドレイン領域Ｄ１，Ｄ２と同様に、第２層間
絶縁膜１７上に形成された第２層目の金属配線層で構成
することができ、あるいは第１層間絶縁膜１６上に形成
された第１層目の金属配線層で構成することもできる。
【００２５】さらに、第１層間絶縁膜１６上には、各Ｍ
ＯＳトランジスタＱｎ，Ｑｐを取り囲むようにそれぞれ
固定電位配線層１８ａ，１８ｂが設けられている。この
固定電位配線層１８ａ，１８ｂは、第１層間絶縁膜１６
上の第１層目の金属配線層によって構成されている。固
定電位配線層１８ａ，１８ｂは、少なくとも、高電位が
与えられる金属配線層、具体的にはこの例ではドレイン
領域Ｄ１，Ｄ２と接続される金属配線層１９ａ，１９ｂ
と素子分離絶縁膜１４との間に位置するように設けられ
る。すなわち、固定電位配線層１８ａ，１８ｂは、図１
に示すように、素子分離絶縁膜１４と高電位が印加され
る金属配線層１９ａ，１９ｂとが対向している領域Ｍ
１，Ｍ２を通過するように形成される。この領域Ｍ１，
Ｍ２では、素子分離絶縁膜１４をゲート絶縁膜とする寄
生ＭＯＳトランジスタが形成される。
ＯＳトランジスタＱｎ，Ｑｐを取り囲むようにそれぞれ
固定電位配線層１８ａ，１８ｂが設けられている。この
固定電位配線層１８ａ，１８ｂは、第１層間絶縁膜１６
上の第１層目の金属配線層によって構成されている。固
定電位配線層１８ａ，１８ｂは、少なくとも、高電位が
与えられる金属配線層、具体的にはこの例ではドレイン
領域Ｄ１，Ｄ２と接続される金属配線層１９ａ，１９ｂ
と素子分離絶縁膜１４との間に位置するように設けられ
る。すなわち、固定電位配線層１８ａ，１８ｂは、図１
に示すように、素子分離絶縁膜１４と高電位が印加され
る金属配線層１９ａ，１９ｂとが対向している領域Ｍ
１，Ｍ２を通過するように形成される。この領域Ｍ１，
Ｍ２では、素子分離絶縁膜１４をゲート絶縁膜とする寄
生ＭＯＳトランジスタが形成される。
【００２６】この例においては、固定電位配線層１８
ａ，１８ｂは、前記領域Ｍ１，Ｍ２を通過するリング状
の形状を有する。そして、この固定電位配線層１８ａ，
１８ｂは、第１層間絶縁膜１６に形成されたコンタクト
部４２ａ，４２ｂを介して、それぞれ不純物拡散層から
なるコンタクト領域４０ａ，４０ｂに接続されている。
従って、ＮチャネルＭＯＳトランジスタＱｎ上の固定電
位配線層１８ａは、Ｐ型のウエル１２の電位に固定さ
れ、ＰチャネルＭＯＳトランジスタＱｐ上の固定電位配
線層１８ｂは、Ｎ型の半導体基板１１の電位に固定され
ている。
ａ，１８ｂは、前記領域Ｍ１，Ｍ２を通過するリング状
の形状を有する。そして、この固定電位配線層１８ａ，
１８ｂは、第１層間絶縁膜１６に形成されたコンタクト
部４２ａ，４２ｂを介して、それぞれ不純物拡散層から
なるコンタクト領域４０ａ，４０ｂに接続されている。
従って、ＮチャネルＭＯＳトランジスタＱｎ上の固定電
位配線層１８ａは、Ｐ型のウエル１２の電位に固定さ
れ、ＰチャネルＭＯＳトランジスタＱｐ上の固定電位配
線層１８ｂは、Ｎ型の半導体基板１１の電位に固定され
ている。
【００２７】以上の構成を有する半導体装置において
は、つぎのような作用，機能を有する。
は、つぎのような作用，機能を有する。
【００２８】固定電位配線層１８ａ，１８ｂは、それよ
り上に形成された金属配線層１９ａ，１９ｂに印加され
る高電位（たとえば２０〜８０Ｖ）が半導体基板１１に
与える影響を緩和するシールド層として機能する。すな
わち、固定電位配線層１８ａ，１８ｂは、ウエル１２の
電位あるいは半導体基板１１の電位に固定され、これら
の電位は、保証耐圧内で任意に設定できる。そして、こ
れらの電位は、たとえば接地電位に設定される。その結
果、固定電位配線層１８ａ，１８ｂの下には高電位が与
えられる金属配線層１９ａ，１９ｂの電位分布が存在し
ないか、あるいは電位分布が緩和された状態となるた
め、素子分離絶縁膜１４を含んで形成される寄生ＭＯＳ
トランジスタに与えられる電位を実質的に低下させるこ
とができる。その結果、素子分離絶縁膜１４の厚さが低
耐圧型トランジスタ領域の素子分離絶縁膜と同程度であ
っても、寄生ＭＯＳトランジスタの動作を防止すること
ができる。
り上に形成された金属配線層１９ａ，１９ｂに印加され
る高電位（たとえば２０〜８０Ｖ）が半導体基板１１に
与える影響を緩和するシールド層として機能する。すな
わち、固定電位配線層１８ａ，１８ｂは、ウエル１２の
電位あるいは半導体基板１１の電位に固定され、これら
の電位は、保証耐圧内で任意に設定できる。そして、こ
れらの電位は、たとえば接地電位に設定される。その結
果、固定電位配線層１８ａ，１８ｂの下には高電位が与
えられる金属配線層１９ａ，１９ｂの電位分布が存在し
ないか、あるいは電位分布が緩和された状態となるた
め、素子分離絶縁膜１４を含んで形成される寄生ＭＯＳ
トランジスタに与えられる電位を実質的に低下させるこ
とができる。その結果、素子分離絶縁膜１４の厚さが低
耐圧型トランジスタ領域の素子分離絶縁膜と同程度であ
っても、寄生ＭＯＳトランジスタの動作を防止すること
ができる。
【００２９】従って、高耐圧型トランジスタ領域であっ
ても、固定電位配線層を有することにより、素子分離絶
縁膜の膜厚を小さくすることができる。その結果、第１
層間絶縁膜の膜厚を小さくすることができ、高耐圧型ト
ランジスタ領域においても、低耐圧型ＭＯＳトランジス
タの高密度化および多層化に対応することができる。ま
た、固定電位配線層および高電位が与えられる金属配線
層は、通常の配線プロセスによって形成できる。
ても、固定電位配線層を有することにより、素子分離絶
縁膜の膜厚を小さくすることができる。その結果、第１
層間絶縁膜の膜厚を小さくすることができ、高耐圧型ト
ランジスタ領域においても、低耐圧型ＭＯＳトランジス
タの高密度化および多層化に対応することができる。ま
た、固定電位配線層および高電位が与えられる金属配線
層は、通常の配線プロセスによって形成できる。
【００３０】上述した半導体装置においては、固定電位
配線層をリング状に形成したが、固定電位配線層はこの
形態に限定されない。すなわち、固定電位配線層は、少
なくとも、素子分離絶縁膜と高電位が与えられる金属配
線層との間に設けられ、かつ半導体基板のコンタクト領
域との接続が可能であればよい。
配線層をリング状に形成したが、固定電位配線層はこの
形態に限定されない。すなわち、固定電位配線層は、少
なくとも、素子分離絶縁膜と高電位が与えられる金属配
線層との間に設けられ、かつ半導体基板のコンタクト領
域との接続が可能であればよい。
【００３１】［第２の実施の形態］図３および図４は、
本発明の第２の実施の形態に係る半導体装置２００を模
式的に示す図である。図３および図４において、図１お
よび図２に示す部材と実質的に同じ機能を有する部分に
は同じ符号を付する。図３は、高耐圧型トランジスタ領
域２２０と、低耐圧型トランジスタ領域２１０とを示す
断面図であり、図４は、高耐圧型トランジスタ領域２２
０の平面図である。そして、図４のＢ−Ｂ線に沿った部
分が、図３に示されている。
本発明の第２の実施の形態に係る半導体装置２００を模
式的に示す図である。図３および図４において、図１お
よび図２に示す部材と実質的に同じ機能を有する部分に
は同じ符号を付する。図３は、高耐圧型トランジスタ領
域２２０と、低耐圧型トランジスタ領域２１０とを示す
断面図であり、図４は、高耐圧型トランジスタ領域２２
０の平面図である。そして、図４のＢ−Ｂ線に沿った部
分が、図３に示されている。
【００３２】この半導体装置２００においては、たとえ
ば入出力回路を構成する高耐圧型ＭＯＳトランジスタ
と、たとえばロジック部を構成する、低耐圧型ＭＯＳト
ランジスタとが混載されている。
ば入出力回路を構成する高耐圧型ＭＯＳトランジスタ
と、たとえばロジック部を構成する、低耐圧型ＭＯＳト
ランジスタとが混載されている。
【００３３】図３に示すように、Ｎ型の半導体基板１１
内にＰ型のウェル１２が形成されている。Ｐ型のウエル
１２には、低耐圧型のＮチャネルＭＯＳトランジスタ
Ｑ’ｎが設けられている。また、半導体基板１１内には
高耐圧型のＰチャネルＭＯＳトランジスタＱｐが設けら
れている。ＭＯＳトランジスタＱ’ｎは、ゲート絶縁膜
１３を介して設けられたポリシリコンゲートＧ１と、ゲ
ートＧ１を隔ててウエル１２内に設けられたソース領域
Ｓ１，ドレイン領域Ｄ１とを有する。ＭＯＳトランジス
タＱｐは、ゲート絶縁膜１３を介して設けられたポリシ
リコンゲートＧ２と、ゲートＧ２を隔てて半導体基板１
１内に設けられたソース領域Ｓ２，ドレイン領域Ｄ２と
を有する。
内にＰ型のウェル１２が形成されている。Ｐ型のウエル
１２には、低耐圧型のＮチャネルＭＯＳトランジスタ
Ｑ’ｎが設けられている。また、半導体基板１１内には
高耐圧型のＰチャネルＭＯＳトランジスタＱｐが設けら
れている。ＭＯＳトランジスタＱ’ｎは、ゲート絶縁膜
１３を介して設けられたポリシリコンゲートＧ１と、ゲ
ートＧ１を隔ててウエル１２内に設けられたソース領域
Ｓ１，ドレイン領域Ｄ１とを有する。ＭＯＳトランジス
タＱｐは、ゲート絶縁膜１３を介して設けられたポリシ
リコンゲートＧ２と、ゲートＧ２を隔てて半導体基板１
１内に設けられたソース領域Ｓ２，ドレイン領域Ｄ２と
を有する。
【００３４】半導体基板１１およびウエル１２上には、
ＭＯＳトランジスタの相互間を電気的に分離するための
素子分離絶縁膜１４が形成されている。そして、素子分
離絶縁膜１４の下の半導体層には、寄生ＭＯＳトランジ
スタの動作を防止するためのＮ型の反転防止層１５１お
よびＰ型の反転防止層１５２が形成されている。
ＭＯＳトランジスタの相互間を電気的に分離するための
素子分離絶縁膜１４が形成されている。そして、素子分
離絶縁膜１４の下の半導体層には、寄生ＭＯＳトランジ
スタの動作を防止するためのＮ型の反転防止層１５１お
よびＰ型の反転防止層１５２が形成されている。
【００３５】また、高耐圧型トランジスタ領域２２０で
は、半導体基板１１には、ソース領域Ｓ２およびドレイ
ン領域Ｄ２と離間して、Ｎ型の不純物拡散層からなるガ
ードリング領域２１が形成されている。このガードリン
グ領域２１は、素子分離絶縁膜１４によって、ソース領
域Ｓ２およびドレイン領域Ｄ２と電気的に分離されてい
る。ガードリング領域は、ソース領域およびドレイン領
域の不純物拡散層と逆極性の高濃度不純物拡散層によっ
て形成され、ＰＮ接合によって素子の接合リーク電流を
防止している。
は、半導体基板１１には、ソース領域Ｓ２およびドレイ
ン領域Ｄ２と離間して、Ｎ型の不純物拡散層からなるガ
ードリング領域２１が形成されている。このガードリン
グ領域２１は、素子分離絶縁膜１４によって、ソース領
域Ｓ２およびドレイン領域Ｄ２と電気的に分離されてい
る。ガードリング領域は、ソース領域およびドレイン領
域の不純物拡散層と逆極性の高濃度不純物拡散層によっ
て形成され、ＰＮ接合によって素子の接合リーク電流を
防止している。
【００３６】ＭＯＳトランジスタＱ’ｎ，Ｑｐとの接続
配線、たとえばドレイン領域Ｄ１，Ｄ２に接続される金
属配線層１９ａ，１９ｂは、第１層間絶縁膜１６および
第２層間絶縁膜１７を介して配置された第２層目の金属
配線層で構成されている。金属配線層１９ａ，１９ｂ
は、たとえばアルミニウム，銅などの金属あるいはその
合金で形成できる。金属配線層１９ａ，１９ｂは、第１
層間絶縁膜１６および第２層間絶縁膜１７を貫通して設
けられたコンタクトホール内に埋め込まれたコンタクト
部１９０ａ，１９０ｂによって、ドレイン領域Ｄ１，Ｄ
２とそれぞれ接続されている。ソース領域Ｓ１，Ｓ２に
接続される金属配線層（図４に一方の金属配線層２０ｂ
を示す）は、ドレイン領域Ｄ１，Ｄ２と同様に、第２層
間絶縁膜１７上に形成された第２層目の金属配線層で構
成することができ、あるいは第１層間絶縁膜１６上に形
成された第１層目の金属配線層で構成することもでき
る。
配線、たとえばドレイン領域Ｄ１，Ｄ２に接続される金
属配線層１９ａ，１９ｂは、第１層間絶縁膜１６および
第２層間絶縁膜１７を介して配置された第２層目の金属
配線層で構成されている。金属配線層１９ａ，１９ｂ
は、たとえばアルミニウム，銅などの金属あるいはその
合金で形成できる。金属配線層１９ａ，１９ｂは、第１
層間絶縁膜１６および第２層間絶縁膜１７を貫通して設
けられたコンタクトホール内に埋め込まれたコンタクト
部１９０ａ，１９０ｂによって、ドレイン領域Ｄ１，Ｄ
２とそれぞれ接続されている。ソース領域Ｓ１，Ｓ２に
接続される金属配線層（図４に一方の金属配線層２０ｂ
を示す）は、ドレイン領域Ｄ１，Ｄ２と同様に、第２層
間絶縁膜１７上に形成された第２層目の金属配線層で構
成することができ、あるいは第１層間絶縁膜１６上に形
成された第１層目の金属配線層で構成することもでき
る。
【００３７】さらに、高耐圧型トランジスタ領域２２０
では、第１層間絶縁膜１６上に、各ＭＯＳトランジスタ
を取り囲むようにそれぞれ固定電位配線層１８が設けら
れている。図３および図４では、Ｐ型のＭＯＳトランジ
スタＱｐのみ図示する。この固定電位配線層１８は、第
１層間絶縁膜１６上の第１層目の金属配線層によって構
成されている。固定電位配線層１８は、少なくとも、高
電位が与えられる金属配線層、具体的にはこの例ではド
レイン領域Ｄ１，Ｄ２と接続される金属配線層１９ｂと
素子分離絶縁膜１４との間に位置するように設けられ
る。すなわち、固定電位配線層１８は、図４に示すよう
に、素子分離絶縁膜１４と高電位が印加される金属配線
層１９ｂとが対向している領域Ｍ３を通過するように形
成される。この領域Ｍ３では、素子分離絶縁膜１４をゲ
ート絶縁膜とする寄生ＭＯＳトランジスタが形成され
る。
では、第１層間絶縁膜１６上に、各ＭＯＳトランジスタ
を取り囲むようにそれぞれ固定電位配線層１８が設けら
れている。図３および図４では、Ｐ型のＭＯＳトランジ
スタＱｐのみ図示する。この固定電位配線層１８は、第
１層間絶縁膜１６上の第１層目の金属配線層によって構
成されている。固定電位配線層１８は、少なくとも、高
電位が与えられる金属配線層、具体的にはこの例ではド
レイン領域Ｄ１，Ｄ２と接続される金属配線層１９ｂと
素子分離絶縁膜１４との間に位置するように設けられ
る。すなわち、固定電位配線層１８は、図４に示すよう
に、素子分離絶縁膜１４と高電位が印加される金属配線
層１９ｂとが対向している領域Ｍ３を通過するように形
成される。この領域Ｍ３では、素子分離絶縁膜１４をゲ
ート絶縁膜とする寄生ＭＯＳトランジスタが形成され
る。
【００３８】この例においては、固定電位配線層１８
は、前記領域Ｍ３を通過するリング状の形状を有する。
そして、この固定電位配線層１８は、第１層間絶縁膜１
６に形成されたコンタクト部２２を介して、不純物拡散
層からなるガードリング領域２１に接続されている。従
って、高耐圧型トランジスタ領域２２０では、各ＭＯＳ
トランジスタ上の固定電位配線層１８は、Ｎ型の半導体
基板１１または図示しないＰ型のウェルの電位に固定さ
れている。
は、前記領域Ｍ３を通過するリング状の形状を有する。
そして、この固定電位配線層１８は、第１層間絶縁膜１
６に形成されたコンタクト部２２を介して、不純物拡散
層からなるガードリング領域２１に接続されている。従
って、高耐圧型トランジスタ領域２２０では、各ＭＯＳ
トランジスタ上の固定電位配線層１８は、Ｎ型の半導体
基板１１または図示しないＰ型のウェルの電位に固定さ
れている。
【００３９】以上の構成を有する半導体装置において
は、つぎのような作用，機能を有する。
は、つぎのような作用，機能を有する。
【００４０】固定電位配線層１８は、それより上に形成
された金属配線層１９ｂに印加される高電位（たとえば
２０〜８０Ｖ）が半導体基板１１に与える影響を緩和す
るシールド層として機能する。すなわち、固定電位配線
層１８は、半導体基板１１の電位あるいは図示しないウ
エルの電位に固定され、これらの電位は、保証耐圧内で
任意に設定できる。そして、これらの電位は、たとえば
接地電位に設定される。その結果、固定電位配線層１８
の下には、高電位が与えられる金属配線層１９ｂの電位
分布が存在しないか、あるいは電位分布が緩和された状
態となるため、素子分離絶縁膜１４を含んで形成される
寄生ＭＯＳトランジスタに与えられる電位を実質的に低
下させることができる。その結果、素子分離絶縁膜１４
の厚さが、低耐圧型トランジスタ領域２１０の素子分離
絶縁膜と同程度であっても、寄生ＭＯＳトランジスタの
動作を防止することができる。
された金属配線層１９ｂに印加される高電位（たとえば
２０〜８０Ｖ）が半導体基板１１に与える影響を緩和す
るシールド層として機能する。すなわち、固定電位配線
層１８は、半導体基板１１の電位あるいは図示しないウ
エルの電位に固定され、これらの電位は、保証耐圧内で
任意に設定できる。そして、これらの電位は、たとえば
接地電位に設定される。その結果、固定電位配線層１８
の下には、高電位が与えられる金属配線層１９ｂの電位
分布が存在しないか、あるいは電位分布が緩和された状
態となるため、素子分離絶縁膜１４を含んで形成される
寄生ＭＯＳトランジスタに与えられる電位を実質的に低
下させることができる。その結果、素子分離絶縁膜１４
の厚さが、低耐圧型トランジスタ領域２１０の素子分離
絶縁膜と同程度であっても、寄生ＭＯＳトランジスタの
動作を防止することができる。
【００４１】従って、高耐圧型トランジスタ領域であっ
ても、固定電位配線層を有することにより、素子分離絶
縁膜の膜厚を小さくすることができる。その結果、第１
層間絶縁膜の膜厚を小さくすることができ、高耐圧型ト
ランジスタ領域においても、低耐圧型ＭＯＳトランジス
タの高密度化および多層化に対応することができる。ま
た、固定電位配線層および高電位が与えられる金属配線
層は、通常の配線プロセスによって形成できる。
ても、固定電位配線層を有することにより、素子分離絶
縁膜の膜厚を小さくすることができる。その結果、第１
層間絶縁膜の膜厚を小さくすることができ、高耐圧型ト
ランジスタ領域においても、低耐圧型ＭＯＳトランジス
タの高密度化および多層化に対応することができる。ま
た、固定電位配線層および高電位が与えられる金属配線
層は、通常の配線プロセスによって形成できる。
【００４２】さらに、この実施の形態では、ガードリン
グ領域２１を固定電位配線層１８の電位固定領域として
兼用しているので、素子面積を最小限にできる。
グ領域２１を固定電位配線層１８の電位固定領域として
兼用しているので、素子面積を最小限にできる。
【００４３】上述した半導体装置においては、固定電位
配線層をリング状に形成したが、固定電位配線層はこの
形態に限定されない。すなわち、固定電位配線層は、少
なくとも、素子分離絶縁膜と高電位が与えられる金属配
線層との間に設けられ、かつ半導体基板のガードリング
領域との接続が可能であればよい。
配線層をリング状に形成したが、固定電位配線層はこの
形態に限定されない。すなわち、固定電位配線層は、少
なくとも、素子分離絶縁膜と高電位が与えられる金属配
線層との間に設けられ、かつ半導体基板のガードリング
領域との接続が可能であればよい。
【００４４】［第３の実施の形態］図５および図６は、
本発明の第３の実施の形態に係る半導体装置３００を模
式的に示す図である。図５および図６において、図１お
よび図２に示す部材と実質的に同じ機能を有する部材に
は同じ符号を付する。図５は、高耐圧型トランジスタ領
域を示す断面図であり、図６は、図５に示す一方のＭＯ
Ｓトランジスタの形成領域を示す平面図である。
本発明の第３の実施の形態に係る半導体装置３００を模
式的に示す図である。図５および図６において、図１お
よび図２に示す部材と実質的に同じ機能を有する部材に
は同じ符号を付する。図５は、高耐圧型トランジスタ領
域を示す断面図であり、図６は、図５に示す一方のＭＯ
Ｓトランジスタの形成領域を示す平面図である。
【００４５】本実施の形態にかかる半導体装置は、第１
の実施の形態にかかる半導体装置と、主に固定電位配線
層の形態が異なる。
の実施の形態にかかる半導体装置と、主に固定電位配線
層の形態が異なる。
【００４６】この半導体装置３００においては、たとえ
ば入出力回路を構成する高耐圧型ＭＯＳトランジスタＱ
ｎ，Ｑｐと、たとえばロジック部を構成する、図示しな
い低耐圧型ＭＯＳトランジスタとが混載されている。
ば入出力回路を構成する高耐圧型ＭＯＳトランジスタＱ
ｎ，Ｑｐと、たとえばロジック部を構成する、図示しな
い低耐圧型ＭＯＳトランジスタとが混載されている。
【００４７】図５に示すように、Ｎ型の半導体基板１１
内にＰ型のウェル１２が形成されている。Ｐ型のウエル
１２には、高耐圧型のＮチャネルＭＯＳトランジスタＱ
ｎが設けられている。また、ＭＯＳトランジスタＱｎに
対して所定距離離間して、Ｎ型半導体基板１１に高耐圧
型のＰチャネルＭＯＳトランジスタＱｐが設けられてい
る。ＭＯＳトランジスタＱｎは、ゲート絶縁膜１３を介
して設けられたポリシリコンゲートＧ１と、ゲートＧ１
を隔ててウエル１２内に設けられたソース領域Ｓ１，ド
レイン領域Ｄ１とを有する。ＭＯＳトランジスタＱｐ
は、ゲート絶縁膜１３を介して設けられたポリシリコン
ゲートＧ２と、ゲートＧ２を隔てて半導体基板１１内に
設けられたソース領域Ｓ２，ドレイン領域Ｄ２とを有す
る。
内にＰ型のウェル１２が形成されている。Ｐ型のウエル
１２には、高耐圧型のＮチャネルＭＯＳトランジスタＱ
ｎが設けられている。また、ＭＯＳトランジスタＱｎに
対して所定距離離間して、Ｎ型半導体基板１１に高耐圧
型のＰチャネルＭＯＳトランジスタＱｐが設けられてい
る。ＭＯＳトランジスタＱｎは、ゲート絶縁膜１３を介
して設けられたポリシリコンゲートＧ１と、ゲートＧ１
を隔ててウエル１２内に設けられたソース領域Ｓ１，ド
レイン領域Ｄ１とを有する。ＭＯＳトランジスタＱｐ
は、ゲート絶縁膜１３を介して設けられたポリシリコン
ゲートＧ２と、ゲートＧ２を隔てて半導体基板１１内に
設けられたソース領域Ｓ２，ドレイン領域Ｄ２とを有す
る。
【００４８】半導体基板１１およびウエル１２上には、
ＭＯＳトランジスタＱｐ，Ｑｎの相互間を電気的に分離
するための素子分離絶縁膜１４が形成されている。そし
て、素子分離絶縁膜１４の下の半導体層には、寄生ＭＯ
Ｓトランジスタの動作を防止するためのＮ型の反転防止
層１５１およびＰ型の反転防止層１５２が形成されてい
る。
ＭＯＳトランジスタＱｐ，Ｑｎの相互間を電気的に分離
するための素子分離絶縁膜１４が形成されている。そし
て、素子分離絶縁膜１４の下の半導体層には、寄生ＭＯ
Ｓトランジスタの動作を防止するためのＮ型の反転防止
層１５１およびＰ型の反転防止層１５２が形成されてい
る。
【００４９】また、ウェル１２および半導体基板１１に
は、それぞれ、不純物拡散層からなるガードリング領域
２１ａ，２１ｂが形成されている。ＮチャネルＭＯＳト
ランジスタＱｎの形成領域では、Ｐ型のガードリング領
域２１ａは、素子分離絶縁膜１４によって、ソース領域
Ｓ１およびドレイン領域Ｄ１と電気的に分離されてい
る。ＰチャネルＭＯＳトランジスタＱｐの形成領域で
は、Ｎ型のガードリング領域２１ｂは、素子分離絶縁膜
１４によって、ソース領域Ｓ２およびドレイン領域Ｄ２
と電気的に分離されている。
は、それぞれ、不純物拡散層からなるガードリング領域
２１ａ，２１ｂが形成されている。ＮチャネルＭＯＳト
ランジスタＱｎの形成領域では、Ｐ型のガードリング領
域２１ａは、素子分離絶縁膜１４によって、ソース領域
Ｓ１およびドレイン領域Ｄ１と電気的に分離されてい
る。ＰチャネルＭＯＳトランジスタＱｐの形成領域で
は、Ｎ型のガードリング領域２１ｂは、素子分離絶縁膜
１４によって、ソース領域Ｓ２およびドレイン領域Ｄ２
と電気的に分離されている。
【００５０】高耐圧型のＭＯＳトランジスタＱｎ，Ｑｐ
との接続配線、たとえばドレイン領域Ｄ１，Ｄ２に接続
される金属配線層１９ａ，１９ｂは、第１層間絶縁膜１
６および第２層間絶縁膜１７を介して配置された第２層
目の金属配線層で構成されている。金属配線層１９ａ，
１９ｂは、たとえばアルミニウム，銅などの金属あるい
はその合金で形成できる。金属配線層１９ａ，１９ｂ
は、第１層間絶縁膜１６および第２層間絶縁膜１７を貫
通して設けられたコンタクトホール内に埋め込まれたコ
ンタクト部１９０ａ，１９０ｂによって、ドレイン領域
Ｄ１，Ｄ２とそれぞれ接続されている。ソース領域Ｓ
１，Ｓ２に接続される金属配線層２０ａ，２０ｂは、ド
レイン領域Ｄ１，Ｄ２と同様に、第２層間絶縁膜１７上
に形成された第２層目の金属配線層で構成することがで
き、あるいは第１層間絶縁膜１６上に形成された第１層
目の金属配線層で構成することもできる。
との接続配線、たとえばドレイン領域Ｄ１，Ｄ２に接続
される金属配線層１９ａ，１９ｂは、第１層間絶縁膜１
６および第２層間絶縁膜１７を介して配置された第２層
目の金属配線層で構成されている。金属配線層１９ａ，
１９ｂは、たとえばアルミニウム，銅などの金属あるい
はその合金で形成できる。金属配線層１９ａ，１９ｂ
は、第１層間絶縁膜１６および第２層間絶縁膜１７を貫
通して設けられたコンタクトホール内に埋め込まれたコ
ンタクト部１９０ａ，１９０ｂによって、ドレイン領域
Ｄ１，Ｄ２とそれぞれ接続されている。ソース領域Ｓ
１，Ｓ２に接続される金属配線層２０ａ，２０ｂは、ド
レイン領域Ｄ１，Ｄ２と同様に、第２層間絶縁膜１７上
に形成された第２層目の金属配線層で構成することがで
き、あるいは第１層間絶縁膜１６上に形成された第１層
目の金属配線層で構成することもできる。
【００５１】さらに、第１層間絶縁膜１６上には、各Ｍ
ＯＳトランジスタＱｎ，Ｑｐの一部と対向するように、
それぞれ固定電位配線層１８ａ，１８ｂが設けられてい
る。この固定電位配線層１８ａ，１８ｂは、第１層間絶
縁膜１６上の第１層目の金属配線層によって構成されて
いる。固定電位配線層１８ａ，１８ｂは、少なくとも、
高電位が与えられる金属配線層、具体的にはこの例では
ドレイン領域Ｄ１，Ｄ２と接続される金属配線層１９
ａ，１９ｂと素子分離絶縁膜１４との間に位置するよう
に設けられる。すなわち、固定電位配線層１８ａ，１８
ｂは、図６に示すように、素子分離絶縁膜１４と高電位
が印加される金属配線層１９ａ，１９ｂとが対向してい
る領域Ｍ４（一方の領域のみ図示する）を覆うように形
成される。この領域Ｍ４では、素子分離絶縁膜１４をゲ
ート絶縁膜とする寄生ＭＯＳトランジスタが形成され
る。
ＯＳトランジスタＱｎ，Ｑｐの一部と対向するように、
それぞれ固定電位配線層１８ａ，１８ｂが設けられてい
る。この固定電位配線層１８ａ，１８ｂは、第１層間絶
縁膜１６上の第１層目の金属配線層によって構成されて
いる。固定電位配線層１８ａ，１８ｂは、少なくとも、
高電位が与えられる金属配線層、具体的にはこの例では
ドレイン領域Ｄ１，Ｄ２と接続される金属配線層１９
ａ，１９ｂと素子分離絶縁膜１４との間に位置するよう
に設けられる。すなわち、固定電位配線層１８ａ，１８
ｂは、図６に示すように、素子分離絶縁膜１４と高電位
が印加される金属配線層１９ａ，１９ｂとが対向してい
る領域Ｍ４（一方の領域のみ図示する）を覆うように形
成される。この領域Ｍ４では、素子分離絶縁膜１４をゲ
ート絶縁膜とする寄生ＭＯＳトランジスタが形成され
る。
【００５２】この例においては、図６に示すように、固
定電位配線層１８ｂは、前記領域Ｍ４を含む素子のほぼ
半分の領域、具体的には、ドレイン領域Ｄ２、このドレ
イン領域Ｄ２の外側の素子分離絶縁膜１４およびガード
リング領域２１ｂを含む領域と対向するプレート状の形
状を有する。同様に、固定電位配線層１８ａは、領域Ｍ
４を含む素子のほぼ半分の領域、具体的には、ドレイン
領域Ｄ１、このドレイン領域Ｄ１の外側の素子分離絶縁
膜１４およびガードリング領域２１ａを含む領域と対向
するプレート状の形状を有する。また、固定電位配線層
１８ａ，１８ｂは、それぞれ、コンタクト部１９０ａ，
１９０ｂを通すための開口部１８０ａ，１８０ｂを有す
る。
定電位配線層１８ｂは、前記領域Ｍ４を含む素子のほぼ
半分の領域、具体的には、ドレイン領域Ｄ２、このドレ
イン領域Ｄ２の外側の素子分離絶縁膜１４およびガード
リング領域２１ｂを含む領域と対向するプレート状の形
状を有する。同様に、固定電位配線層１８ａは、領域Ｍ
４を含む素子のほぼ半分の領域、具体的には、ドレイン
領域Ｄ１、このドレイン領域Ｄ１の外側の素子分離絶縁
膜１４およびガードリング領域２１ａを含む領域と対向
するプレート状の形状を有する。また、固定電位配線層
１８ａ，１８ｂは、それぞれ、コンタクト部１９０ａ，
１９０ｂを通すための開口部１８０ａ，１８０ｂを有す
る。
【００５３】そして、この固定電位配線層１８ａ，１８
ｂは、第１層間絶縁膜１６に形成されたコンタクト部２
２ａ，２２ｂを介して、不純物拡散層からなるガードリ
ング領域２１ａ，２１ｂに接続されている。従って、Ｎ
チャネルＭＯＳトランジスタＱｎ上の固定電位配線層１
８ａは、Ｐ型のウエル１２の電位に固定され、Ｐチャネ
ルＭＯＳトランジスタＱｐ上の固定電位配線層１８ｂ
は、Ｎ型の半導体基板１１の電位に固定されている。
ｂは、第１層間絶縁膜１６に形成されたコンタクト部２
２ａ，２２ｂを介して、不純物拡散層からなるガードリ
ング領域２１ａ，２１ｂに接続されている。従って、Ｎ
チャネルＭＯＳトランジスタＱｎ上の固定電位配線層１
８ａは、Ｐ型のウエル１２の電位に固定され、Ｐチャネ
ルＭＯＳトランジスタＱｐ上の固定電位配線層１８ｂ
は、Ｎ型の半導体基板１１の電位に固定されている。
【００５４】以上の構成を有する半導体装置において
は、つぎのような作用，機能を有する。
は、つぎのような作用，機能を有する。
【００５５】固定電位配線層１８ａ，１８ｂは、それよ
り上に形成された金属配線層１９ａ，１９ｂに印加され
る高電位（たとえば２０〜８０Ｖ）が半導体基板１１に
与える影響を緩和するシールド層として機能する。すな
わち、固定電位配線層１８ａ，１８ｂは、ウエル１２の
電位あるいは半導体基板１１の電位に固定され、これら
の電位は、保証耐圧内で任意に設定できる。そして、こ
れらの電位は、たとえば接地電位に設定される。その結
果、固定電位配線層１８ａ，１８ｂの下には高電位が与
えられる金属配線層１９ａ，１９ｂの電位分布が存在し
ないか、あるいは電位分布が緩和された状態となるた
め、素子分離絶縁膜１４を含んで形成される寄生ＭＯＳ
トランジスタに与えられる電位を実質的に低下させるこ
とができる。その結果、素子分離絶縁膜１４の厚さが、
低耐圧型トランジスタ領域の素子分離絶縁膜と同程度で
あっても、寄生ＭＯＳトランジスタの動作を防止するこ
とができる。
り上に形成された金属配線層１９ａ，１９ｂに印加され
る高電位（たとえば２０〜８０Ｖ）が半導体基板１１に
与える影響を緩和するシールド層として機能する。すな
わち、固定電位配線層１８ａ，１８ｂは、ウエル１２の
電位あるいは半導体基板１１の電位に固定され、これら
の電位は、保証耐圧内で任意に設定できる。そして、こ
れらの電位は、たとえば接地電位に設定される。その結
果、固定電位配線層１８ａ，１８ｂの下には高電位が与
えられる金属配線層１９ａ，１９ｂの電位分布が存在し
ないか、あるいは電位分布が緩和された状態となるた
め、素子分離絶縁膜１４を含んで形成される寄生ＭＯＳ
トランジスタに与えられる電位を実質的に低下させるこ
とができる。その結果、素子分離絶縁膜１４の厚さが、
低耐圧型トランジスタ領域の素子分離絶縁膜と同程度で
あっても、寄生ＭＯＳトランジスタの動作を防止するこ
とができる。
【００５６】従って、高耐圧型トランジスタ領域であっ
ても、固定電位配線層を有することにより、素子分離絶
縁膜の膜厚を小さくすることができる。その結果、第１
層間絶縁膜の膜厚を小さくすることができ、高耐圧型ト
ランジスタの形成領域においても、低耐圧型ＭＯＳトラ
ンジスタの高密度化および多層化に対応することができ
る。また、固定電位配線層および高電位が与えられる金
属配線層は、通常の配線プロセスによって形成できる。
ても、固定電位配線層を有することにより、素子分離絶
縁膜の膜厚を小さくすることができる。その結果、第１
層間絶縁膜の膜厚を小さくすることができ、高耐圧型ト
ランジスタの形成領域においても、低耐圧型ＭＯＳトラ
ンジスタの高密度化および多層化に対応することができ
る。また、固定電位配線層および高電位が与えられる金
属配線層は、通常の配線プロセスによって形成できる。
【００５７】（変形例）上述した半導体装置において
は、固定電位配線層をプレート状に形成したが、固定電
位配線層はこの形態に限定されない。すなわち、固定電
位配線層は、図７に示すように、図５および図６に示す
構造に加えて、複数のスリット部１８２を有する。図７
において、図６と実質的に同じ機能を有する部材には同
じ符号を付して、その詳細な説明を省略する。
は、固定電位配線層をプレート状に形成したが、固定電
位配線層はこの形態に限定されない。すなわち、固定電
位配線層は、図７に示すように、図５および図６に示す
構造に加えて、複数のスリット部１８２を有する。図７
において、図６と実質的に同じ機能を有する部材には同
じ符号を付して、その詳細な説明を省略する。
【００５８】この固定電位配線層１８ｂでは、上述した
半導体装置３００の作用効果に加えて、スリット部１８
２を有することにより、プレート状の固定電位配線層に
比べて金属層による応力を緩和できる。
半導体装置３００の作用効果に加えて、スリット部１８
２を有することにより、プレート状の固定電位配線層に
比べて金属層による応力を緩和できる。
【００５９】以上、本発明の好適な実施の形態について
述べたが、本発明にかかる半導体装置はこれらに限定さ
れず、発明の要旨の範囲内で各種の態様を取りうる。た
とえば、半導体基板およびウェルの導電層は逆の極性を
有していてもよい。また、ウェルの構造も特に限定され
ず、ウェルはトリプルウェル構造を有していてもよい。
さらに、素子分離絶縁膜の下の半導体層に、Ｎ型および
Ｐ型の反転防止層を設けなくともよい。
述べたが、本発明にかかる半導体装置はこれらに限定さ
れず、発明の要旨の範囲内で各種の態様を取りうる。た
とえば、半導体基板およびウェルの導電層は逆の極性を
有していてもよい。また、ウェルの構造も特に限定され
ず、ウェルはトリプルウェル構造を有していてもよい。
さらに、素子分離絶縁膜の下の半導体層に、Ｎ型および
Ｐ型の反転防止層を設けなくともよい。
【図１】本発明の第１の実施の形態にかかる半導体装置
の要部を模式的に示す平面図である。
の要部を模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿った部分を示す断面図であ
る。
る。
【図３】本発明の第２の実施の形態にかかる半導体装置
の要部を模式的に示す断面図である。
の要部を模式的に示す断面図である。
【図４】図３に示す一方の高耐圧型トランジスタの形成
領域を示す平面図である。
領域を示す平面図である。
【図５】本発明の第３の実施の形態にかかる半導体装置
の要部を模式的に示す断面図である。
の要部を模式的に示す断面図である。
【図６】図５に示す一方の高耐圧型トランジスタの形成
領域を示す平面図である。
領域を示す平面図である。
【図７】本発明の第３の実施の形態の変形例を示す平面
図である。
図である。
１１ Ｎ型の半導体基板 １２ Ｐ型のウエル １３ ゲート絶縁膜 １４ 素子分離絶縁膜 １５１，１５２ 反転防止層 １６，１７ 層間絶縁膜 １８，１８ａ，１８ｂ 固定電位配線層 １９ａ，１９ｂ 高電位が与えられる金属配線層 ２１，２１ａ，２１ｂ ガードリング領域 ２２，２２ａ，２２ｂ コンタクト部 ４０ａ，４０ｂ 不純物拡散層からなるコンタクト領域 ４２ａ，４２ｂ コンタクト部 Ｑｎ，Ｑ’ｎ ＮチャネルＭＯＳトランジスタ Ｑｐ ＰチャネルＭＯＳトランジスタ Ｇ１，Ｇ２ ポリシリコンゲート Ｓ１，Ｓ２ ソース領域 Ｄ１，Ｄ２ ドレイン領域 １００，２００，３００ 半導体装置
Claims (16)
- 【請求項１】 同一基板に、異なる電圧によって駆動す
る高耐圧型トランジスタと低耐圧型トランジスタとを含
む半導体装置であって、 前記高耐圧型トランジスタが配置された領域では、 前記高耐圧型トランジスタの上に層間絶縁膜を介して設
けられ、高電位が与えられる配線層と、 少なくとも、素子分離絶縁膜と前記配線層との間に設け
られた固定電位配線層と、を含む半導体装置。 - 【請求項２】 請求項１において、 前記配線層は、前記高耐圧型トランジスタのドレイン領
域と電気的に接続されている、半導体装置。 - 【請求項３】 請求項１または２において、 前記固定電位配線層は、前記基板内に設けられた不純物
拡散層と電気的に接続され、該不純物拡散層は、ソース
領域およびドレイン領域と前記素子分離絶縁膜によって
分離されている、半導体装置。 - 【請求項４】 請求項３において、 前記不純物拡散層は、素子分離用のガードリング領域で
ある、半導体装置。 - 【請求項５】 請求項１ないし４のいずれかにおいて、 前記固定電位配線層は、第１層間絶縁膜上に形成された
金属配線層によって構成され、前記配線層は、第２層間
絶縁膜上もしくはそれより上の層間絶縁膜上に形成され
た金属配線層によって構成される、半導体装置。 - 【請求項６】 請求項１ないし５のいずれかにおいて、 前記高耐圧型トランジスタが配置された領域の素子分離
絶縁膜と、前記低耐圧型トランジスタが配置された領域
の素子分離絶縁膜とは、ほぼ同じ厚さを有する、半導体
装置。 - 【請求項７】 請求項６において、 前記素子分離絶縁膜の膜厚と、前記素子分離絶縁膜と前
記固定電位配線層との間に設けられた層間絶縁膜の膜厚
との合計は、６００〜１５００ｎｍである、半導体装
置。 - 【請求項８】 請求項１ないし７のいずれかにおいて、 前記固定電位配線層は、前記高耐圧型トランジスタを取
り囲むリング形状を有する、半導体装置。 - 【請求項９】 請求項８において、 前記固定電位配線層は、素子分離用のガードリング領域
とほぼ対応する領域に形成された、半導体装置。 - 【請求項１０】 請求項１ないし７のいずれかにおい
て、 前記固定電位配線層は、ドレイン領域および該ドレイン
領域の外側の素子分離絶縁膜を含むプレート状の形状を
有する、半導体装置。 - 【請求項１１】 請求項１０において、 前記固定電位配線層は、さらに、素子分離用のガードリ
ング領域とほぼ対応する部分を有する、半導体装置。 - 【請求項１２】 請求項１０において、 前記固定電位配線層は、スリット部を有する、半導体装
置。 - 【請求項１３】 請求項１２において、 前記固定電位配線層は、さらに、前記素子分離用のガー
ドリング領域とほぼ対応する部分を有する、半導体装
置。 - 【請求項１４】 請求項１０ないし１３のいずれかにお
いて、 前記固定電位配線層は、前記配線層とドレイン領域とを
接続するコンタクト部を通すための開口部を有する、半
導体装置。 - 【請求項１５】 請求項１ないし１４のいずれかにおい
て、 前記固定電位配線層は、前記高電位より低い電位に設定
される、半導体装置。 - 【請求項１６】 請求項１５において、 前記固定電位配線層は、接地電位に固定される、半導体
装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000374379A JP3485087B2 (ja) | 1999-12-27 | 2000-12-08 | 半導体装置 |
| US09/749,020 US6404026B2 (en) | 1999-12-27 | 2000-12-27 | Semiconductor devices |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37119099 | 1999-12-27 | ||
| JP11-371190 | 1999-12-27 | ||
| JP2000374379A JP3485087B2 (ja) | 1999-12-27 | 2000-12-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001250921A true JP2001250921A (ja) | 2001-09-14 |
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Family
ID=26582295
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (1) | US6404026B2 (ja) |
| JP (1) | JP3485087B2 (ja) |
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|---|---|---|---|---|
| JP2007109873A (ja) * | 2005-10-13 | 2007-04-26 | Seiko Epson Corp | 半導体装置 |
| US7238995B2 (en) | 2003-02-27 | 2007-07-03 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same |
| US7375409B2 (en) | 2003-07-15 | 2008-05-20 | Seiko Epson Corporation | Semiconductor device including transistors having different drain breakdown voltages on a single substrate |
| US7394137B2 (en) | 2005-09-13 | 2008-07-01 | Seiko Epson Corporation | Semiconductor device |
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| JP2015012130A (ja) * | 2013-06-28 | 2015-01-19 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP2015012020A (ja) * | 2013-06-26 | 2015-01-19 | ローム株式会社 | 半導体装置 |
| JP2018011089A (ja) * | 2017-10-23 | 2018-01-18 | ローム株式会社 | 半導体装置 |
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