JP2921266B2 - コンプリメンタリｍｏｓ型集積回路装置 - Google Patents
コンプリメンタリｍｏｓ型集積回路装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、コンプリメンタリＭ
ＯＳ（以下、ＣＭＯＳと略記する）型ＬＳＩ等の集積回
路装置に関し、特に標準セル方式のフルカスタムＣＭＯ
Ｓ型ＬＳＩにおいて少なくとも１つの標準セル群に対し
てＣＭＯＳ型トランジスタを形成可能な補助セルを配置
したことにより設計変更に容易に対処できるようにした
ものである。
ＯＳ（以下、ＣＭＯＳと略記する）型ＬＳＩ等の集積回
路装置に関し、特に標準セル方式のフルカスタムＣＭＯ
Ｓ型ＬＳＩにおいて少なくとも１つの標準セル群に対し
てＣＭＯＳ型トランジスタを形成可能な補助セルを配置
したことにより設計変更に容易に対処できるようにした
ものである。
【０００２】
【従来の技術】従来、標準セル方式のフルカスタムＣＭ
ＯＳ型ＬＳＩの製造に際しては、ＣＭＯＳ型トランジス
タ等の回路素子を含み且つ所望の論理機能を有する標準
セルをコンピュータのライブラリに登録しておき、特定
の回路システムの構築要求があると、コンピュータの助
けによりライブラリ内の複数の標準セルを半導体基板上
に配置し且つセル間の配線を形成すべく自動的に設計
（いわゆる配置・配線設計）を行ない、このような配置
・配線設計に従って製造プロセスを進行させていた。そ
して、設計したロジックに関して変更要求があると、変
更に必要なロジックの標準セルを特定の標準セル群に関
して空いた個所に配置し且つ所要の配線を形成すべくマ
ニアルで設計変更を行ない、変更された設計に従ってプ
ロセスを最初の工程からやり直していた。
ＯＳ型ＬＳＩの製造に際しては、ＣＭＯＳ型トランジス
タ等の回路素子を含み且つ所望の論理機能を有する標準
セルをコンピュータのライブラリに登録しておき、特定
の回路システムの構築要求があると、コンピュータの助
けによりライブラリ内の複数の標準セルを半導体基板上
に配置し且つセル間の配線を形成すべく自動的に設計
（いわゆる配置・配線設計）を行ない、このような配置
・配線設計に従って製造プロセスを進行させていた。そ
して、設計したロジックに関して変更要求があると、変
更に必要なロジックの標準セルを特定の標準セル群に関
して空いた個所に配置し且つ所要の配線を形成すべくマ
ニアルで設計変更を行ない、変更された設計に従ってプ
ロセスを最初の工程からやり直していた。
【０００３】このような方式では、プロセスの最初から
やり直すため、費用と時間がかかる不都合があった。こ
のような不都合をなくすため、標準セル群に関して汎用
論理ゲート構成用の基本セルを配置しておき、設計変更
には配線変更のみで対処できるようにした技術が提案さ
れている（例えば、特開昭６１−２４２５０号公報参
照）。
やり直すため、費用と時間がかかる不都合があった。こ
のような不都合をなくすため、標準セル群に関して汎用
論理ゲート構成用の基本セルを配置しておき、設計変更
には配線変更のみで対処できるようにした技術が提案さ
れている（例えば、特開昭６１−２４２５０号公報参
照）。
【０００４】
【発明が解決しようとする課題】標準セル方式のフルカ
スタムＣＭＯＳ型ＬＳＩに上記した基本セル配置技術を
適用した場合には、次のような問題点がある。
スタムＣＭＯＳ型ＬＳＩに上記した基本セル配置技術を
適用した場合には、次のような問題点がある。
【０００５】（イ）基本セルにはトランジスタが形成さ
れているため、トランジスタの位置が固定であり、設計
の自由度が低い。
れているため、トランジスタの位置が固定であり、設計
の自由度が低い。
【０００６】（ロ）トランジスタを使用しない場合、ロ
ジック・ベリファイのときにそのトランジスタについて
ダミー処理が必要である。
ジック・ベリファイのときにそのトランジスタについて
ダミー処理が必要である。
【０００７】（ハ）トランジスタを使用しない場合、貫
通電流を防ぐためにそのトランジスタを高インピーダン
ス状態にする必要がある。
通電流を防ぐためにそのトランジスタを高インピーダン
ス状態にする必要がある。
【０００８】この発明の目的は、これらの問題点を伴う
ことなく設計変更に容易に対処することができる新規な
ＣＭＯＳ型集積回路装置を提供することにある。
ことなく設計変更に容易に対処することができる新規な
ＣＭＯＳ型集積回路装置を提供することにある。
【０００９】
【課題を解決するための手段】この発明は、半導体基板
の一主表面に複数の標準セル群を配置して成るコンプリ
メンタリＭＯＳ型集積回路装置において、コンプリメン
タリＭＯＳ型トランジスタを形成可能な補助セルであっ
てフィールド絶縁膜のＰチャンネル用及びＮチャンネル
用の素子孔内にそれぞれ第１及び第２のゲート絶縁膜の
みが形成されているものを前記複数の標準セル群のうち
の少なくとも１つの標準セル群に関して前記主表面に配
置したことを特徴とするものである。
の一主表面に複数の標準セル群を配置して成るコンプリ
メンタリＭＯＳ型集積回路装置において、コンプリメン
タリＭＯＳ型トランジスタを形成可能な補助セルであっ
てフィールド絶縁膜のＰチャンネル用及びＮチャンネル
用の素子孔内にそれぞれ第１及び第２のゲート絶縁膜の
みが形成されているものを前記複数の標準セル群のうち
の少なくとも１つの標準セル群に関して前記主表面に配
置したことを特徴とするものである。
【００１０】また、この発明の構成にあっては、前記補
助セルを使用しないとき前記Ｐチャンネル用及びＮチャ
ンネル用の素子孔にそれぞれ対応して形成されるＰ型領
域及びＮ型領域を一対の電源ラインのうちの高電位及び
低電位の電源ラインにそれぞれ接続する第１及び第２の
接続手段を設けてもよい。
助セルを使用しないとき前記Ｐチャンネル用及びＮチャ
ンネル用の素子孔にそれぞれ対応して形成されるＰ型領
域及びＮ型領域を一対の電源ラインのうちの高電位及び
低電位の電源ラインにそれぞれ接続する第１及び第２の
接続手段を設けてもよい。
【００１１】さらに、この発明の構成にあっては、前記
補助セルを使用しないとき前記補助セル内のウェル領域
及び前記半導体基板をこれらの間のＰＮ接合が逆方向に
バイアスされるように一対の電源ラインのうちの一方及
び他方の電源ラインにそれぞれ接続する第１及び第２の
接続手段を設けてもよい。
補助セルを使用しないとき前記補助セル内のウェル領域
及び前記半導体基板をこれらの間のＰＮ接合が逆方向に
バイアスされるように一対の電源ラインのうちの一方及
び他方の電源ラインにそれぞれ接続する第１及び第２の
接続手段を設けてもよい。
【００１２】
【作用】この発明の構成によれば、ゲート絶縁膜を有し
且つＣＭＯＳ型トランジスタを形成可能な補助セルを標
準セル群に関して配置するようにしたので、設計変更の
際には補助セルに所望の論理ゲートを配置し且つ所要の
配線を形成すべく設計を行ない、その設計に従って製造
プロセスを進行させることができる。従って、標準セル
を追加する場合に比べて設計作業が簡単になる。
且つＣＭＯＳ型トランジスタを形成可能な補助セルを標
準セル群に関して配置するようにしたので、設計変更の
際には補助セルに所望の論理ゲートを配置し且つ所要の
配線を形成すべく設計を行ない、その設計に従って製造
プロセスを進行させることができる。従って、標準セル
を追加する場合に比べて設計作業が簡単になる。
【００１３】また、ゲート絶縁膜形成までは暫定的なロ
ジック設計に従ってプロセスを進めるようにすると、設
計変更も含めて最終的なロジック設計が完了したときに
は、最終的なロジック設計に従ってゲート電極形成工程
からプロセスを開始することができる。従って、ＬＳＩ
製造に要する費用と時間を削減することができる。
ジック設計に従ってプロセスを進めるようにすると、設
計変更も含めて最終的なロジック設計が完了したときに
は、最終的なロジック設計に従ってゲート電極形成工程
からプロセスを開始することができる。従って、ＬＳＩ
製造に要する費用と時間を削減することができる。
【００１４】補助セルを使用しない場合、上記したよう
にＰ型及びＮ型領域をそれぞれ高電位及び低電位の電源
ラインに接続すると、Ｐ型及びＮ型領域が電位的に浮遊
状態となるのを防止することができ、動作の安定性が向
上する。また、上記したように補助セル内のウェル領域
及び半導体基板をそれぞれ一方及び他方の電源ラインに
接続すると、ラッチアップを防止することができ、動作
の安定性が向上する。
にＰ型及びＮ型領域をそれぞれ高電位及び低電位の電源
ラインに接続すると、Ｐ型及びＮ型領域が電位的に浮遊
状態となるのを防止することができ、動作の安定性が向
上する。また、上記したように補助セル内のウェル領域
及び半導体基板をそれぞれ一方及び他方の電源ラインに
接続すると、ラッチアップを防止することができ、動作
の安定性が向上する。
【００１５】
【実施例】図１は、この発明の一実施例による標準セル
方式のＣＭＯＳ型集積回路装置を示すものである。
方式のＣＭＯＳ型集積回路装置を示すものである。
【００１６】例えばシリコンからなる半導体基板１０の
一主表面には、標準セルＳＣ11，ＳＣ12…を含む第１の
標準セル群と、標準セルＳＣ21，ＳＣ22…を含む第２の
標準セル群と、標準セルＳＣ31，ＳＣ32…を含む第３の
標準セル群とが配置されており、第１〜第３の標準セル
群に関して端部等の空いた個所には、補助セルＡＣ1〜
ＡＣ3 が配置されている。標準セル乃至補助セルは、Ｗ
1 ，Ｗ2 等の配線層により相互接続される。なお、補助
セルは、第１〜第３の標準セル群のうちの１つの標準セ
ル群に関して配置するだけでもよいし、標準セル群内の
適宜の個所に配置してもよい。
一主表面には、標準セルＳＣ11，ＳＣ12…を含む第１の
標準セル群と、標準セルＳＣ21，ＳＣ22…を含む第２の
標準セル群と、標準セルＳＣ31，ＳＣ32…を含む第３の
標準セル群とが配置されており、第１〜第３の標準セル
群に関して端部等の空いた個所には、補助セルＡＣ1〜
ＡＣ3 が配置されている。標準セル乃至補助セルは、Ｗ
1 ，Ｗ2 等の配線層により相互接続される。なお、補助
セルは、第１〜第３の標準セル群のうちの１つの標準セ
ル群に関して配置するだけでもよいし、標準セル群内の
適宜の個所に配置してもよい。
【００１７】補助セルＡＣ1 〜ＡＣ3 は、互いに同様の
構成であるので、代表としてＡＣ1について説明する。
補助セルＡＣ1 は、ＣＭＯＳ型トランジスタ（Ｐチャン
ネルＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型ト
ランジスタ）を形成可能な状態でコンピュータのライブ
ラリに標準セルと共に登録されている。
構成であるので、代表としてＡＣ1について説明する。
補助セルＡＣ1 は、ＣＭＯＳ型トランジスタ（Ｐチャン
ネルＭＯＳ型トランジスタ及びＮチャンネルＭＯＳ型ト
ランジスタ）を形成可能な状態でコンピュータのライブ
ラリに標準セルと共に登録されている。
【００１８】図２〜４は、ライブラリの登録情報に基づ
いてゲート絶縁膜形成までの工程を終えた補助セルＡＣ
1 の状態を示すものである。一例として、Ｎ- 型の半導
体基板１０の表面には選択的イオン注入処理等によりＰ
- 型ウェル領域１２が形成されると共に選択酸化処理等
によりシリコンオキサイドからなる厚いフィールド絶縁
膜２０が形成される。絶縁膜２０には、選択酸化用のマ
スクを除去した個所に対応してＰチャンネル用の素子孔
１４Ｐと、Ｎチャンネル用の素子孔１４Ｎと、基板接続
孔１６Ｄ1 ，１６Ｄ2 と、ウェル接続孔１６Ｓ1 ，１６
Ｓ2 とが形成される。基板接続孔１６Ｄ1 及び１６Ｄ2
は素子孔１４Ｐの一方側及び他方側にそれぞれ配置さ
れ、ウェル接続孔１６Ｓ1 ，１６Ｓ2 は素子孔１４Ｎの
一方側及び他方側にそれぞれ配置される。
いてゲート絶縁膜形成までの工程を終えた補助セルＡＣ
1 の状態を示すものである。一例として、Ｎ- 型の半導
体基板１０の表面には選択的イオン注入処理等によりＰ
- 型ウェル領域１２が形成されると共に選択酸化処理等
によりシリコンオキサイドからなる厚いフィールド絶縁
膜２０が形成される。絶縁膜２０には、選択酸化用のマ
スクを除去した個所に対応してＰチャンネル用の素子孔
１４Ｐと、Ｎチャンネル用の素子孔１４Ｎと、基板接続
孔１６Ｄ1 ，１６Ｄ2 と、ウェル接続孔１６Ｓ1 ，１６
Ｓ2 とが形成される。基板接続孔１６Ｄ1 及び１６Ｄ2
は素子孔１４Ｐの一方側及び他方側にそれぞれ配置さ
れ、ウェル接続孔１６Ｓ1 ，１６Ｓ2 は素子孔１４Ｎの
一方側及び他方側にそれぞれ配置される。
【００１９】次に、基板表面を酸化処理することにより
素子孔１４Ｐ，１４Ｎ内にはシリコンオキサイドからな
る薄いゲート絶縁膜２２Ｐ，２２Ｎが形成される。この
ときの表面酸化処理により孔１６Ｄ1 ，１６Ｄ2 ，１６
Ｓ1 ，１６Ｓ2 内にもシリコンオキサイドからなる薄い
絶縁膜２２Ｄ1 ，２２Ｄ2 ，２２Ｓ1 ，２２Ｓ2 がそれ
ぞれ形成される。
素子孔１４Ｐ，１４Ｎ内にはシリコンオキサイドからな
る薄いゲート絶縁膜２２Ｐ，２２Ｎが形成される。この
ときの表面酸化処理により孔１６Ｄ1 ，１６Ｄ2 ，１６
Ｓ1 ，１６Ｓ2 内にもシリコンオキサイドからなる薄い
絶縁膜２２Ｄ1 ，２２Ｄ2 ，２２Ｓ1 ，２２Ｓ2 がそれ
ぞれ形成される。
【００２０】上記したような構成によれば、ゲート絶縁
膜を有し且つＣＭＯＳ型トランジスタを形成可能な補助
セルＡＣ1 を標準セル群に関して配置するようにしたの
で、設計変更の際には補助セルＡＣ1 に所望の論理ゲー
トを配置し且つ所要の配線を形成すべく設計を行ない、
その設計に従って製造プロセスを進行させることができ
る。従って、標準セルを追加する場合に比べて設計作業
が簡単になる。
膜を有し且つＣＭＯＳ型トランジスタを形成可能な補助
セルＡＣ1 を標準セル群に関して配置するようにしたの
で、設計変更の際には補助セルＡＣ1 に所望の論理ゲー
トを配置し且つ所要の配線を形成すべく設計を行ない、
その設計に従って製造プロセスを進行させることができ
る。従って、標準セルを追加する場合に比べて設計作業
が簡単になる。
【００２１】ＬＳＩ製造に要する費用及び時間を削減す
るためには、暫定的なロジック設計に従って図２〜４の
状態まで標準セル群及び補助セルを前もって形成してプ
ロセスをストップしておき、設計変更も含めて最終的な
論理設計が完了したときにゲート電極形成以降の処理を
始めるようにするのが好ましい。別の方法としては、暫
定的なロジック設計に従って図２〜４の状態まで標準セ
ル群及び補助セルを形成すべくプロセスを進める一方、
これに並行して設計作業を進めてゲート電極形成の直前
までに設計変更も含めて最終的なロジック設計を完了す
るようにし、ゲート電極形成工程からは最終的なロジッ
ク設計に従ってプロセスを進めるようにしてもよい。な
お、ゲート電極形成以降のプロセスについては、図８〜
１２を参照して後述する。
るためには、暫定的なロジック設計に従って図２〜４の
状態まで標準セル群及び補助セルを前もって形成してプ
ロセスをストップしておき、設計変更も含めて最終的な
論理設計が完了したときにゲート電極形成以降の処理を
始めるようにするのが好ましい。別の方法としては、暫
定的なロジック設計に従って図２〜４の状態まで標準セ
ル群及び補助セルを形成すべくプロセスを進める一方、
これに並行して設計作業を進めてゲート電極形成の直前
までに設計変更も含めて最終的なロジック設計を完了す
るようにし、ゲート電極形成工程からは最終的なロジッ
ク設計に従ってプロセスを進めるようにしてもよい。な
お、ゲート電極形成以降のプロセスについては、図８〜
１２を参照して後述する。
【００２２】図５〜７は、補助セルＡＣ1 を使用しない
ときの構成例を示すものである。標準セルのＰチャンネ
ルＭＯＳ型トランジスタのソース・ドレイン形成時のイ
オン注入処理によりＮ- 型半導体基板１０にはＰチャン
ネル用素子孔１４Ｐに対応してＰ+ 型領域２４が形成さ
れると共にＰ- 型ウェル領域１２にはウェル接続孔１６
Ｓ1 ，１６Ｓ2 にそれぞれ対応してオーミックコンタク
ト用のＰ+ 型領域２６Ｓ1 ，２６Ｓ2 が形成される。ま
た、標準セルのＮチャンネルＭＯＳ型トランジスタのソ
ース・ドレイン形成時のイオン注入処理によりウェル領
域１２にはＮチャンネル用素子孔１４Ｎに対応してＮ+
型領域２８が形成されると共に基板１０には基板接続孔
１６Ｄ1 ，１６Ｄ2 にそれぞれ対応してオーミックコン
タクト用のＮ+ 型領域３０Ｄ1 ，３０Ｄ2 が形成され
る。
ときの構成例を示すものである。標準セルのＰチャンネ
ルＭＯＳ型トランジスタのソース・ドレイン形成時のイ
オン注入処理によりＮ- 型半導体基板１０にはＰチャン
ネル用素子孔１４Ｐに対応してＰ+ 型領域２４が形成さ
れると共にＰ- 型ウェル領域１２にはウェル接続孔１６
Ｓ1 ，１６Ｓ2 にそれぞれ対応してオーミックコンタク
ト用のＰ+ 型領域２６Ｓ1 ，２６Ｓ2 が形成される。ま
た、標準セルのＮチャンネルＭＯＳ型トランジスタのソ
ース・ドレイン形成時のイオン注入処理によりウェル領
域１２にはＮチャンネル用素子孔１４Ｎに対応してＮ+
型領域２８が形成されると共に基板１０には基板接続孔
１６Ｄ1 ，１６Ｄ2 にそれぞれ対応してオーミックコン
タクト用のＮ+ 型領域３０Ｄ1 ，３０Ｄ2 が形成され
る。
【００２３】Ｐ+ 型領域２４及びＮ+ 型領域２８は、電
位的に浮遊状態にしておくと、電位変動等により近くの
回路の動作を不安定にすることがある。また、基板１０
及びウェル領域１２は、電位的に浮遊状態にしておく
と、ラッチアップを起こし、近くの回路の動作を害する
ことがある。このような不都合をなくすため、Ｐ+ 型領
域２４及び基板１０は、高電位ＶDDが与えられる電源配
線層３４に接続され、Ｎ+ 型領域２８及びウェル領域１
２は、低電位ＶSSが与えられる電源配線層３２に接続さ
れる。従って、Ｐ+ 型領域２４及びＮ+ 型領域２８は、
それぞれ高電位ＶDD及び低電位ＶSSに維持され、基板１
０とウェル領域１２との間のＰＮ接合は電位ＶDD及びＶ
SSにより逆方向にバイアスされるようになる。
位的に浮遊状態にしておくと、電位変動等により近くの
回路の動作を不安定にすることがある。また、基板１０
及びウェル領域１２は、電位的に浮遊状態にしておく
と、ラッチアップを起こし、近くの回路の動作を害する
ことがある。このような不都合をなくすため、Ｐ+ 型領
域２４及び基板１０は、高電位ＶDDが与えられる電源配
線層３４に接続され、Ｎ+ 型領域２８及びウェル領域１
２は、低電位ＶSSが与えられる電源配線層３２に接続さ
れる。従って、Ｐ+ 型領域２４及びＮ+ 型領域２８は、
それぞれ高電位ＶDD及び低電位ＶSSに維持され、基板１
０とウェル領域１２との間のＰＮ接合は電位ＶDD及びＶ
SSにより逆方向にバイアスされるようになる。
【００２４】電源配線層３２，３４の形成にあたって
は、基板上面に絶縁膜２０，２２Ｐ，２２Ｎを覆ってＣ
ＶＤ（ケミカル・ベーパー・デポジション）法等により
シリコンオキサイド等からなる層間絶縁膜２９を形成す
る。そして、レジスト層をマスクとする選択エッチング
処理によりＰ+ 型領域２４，２６Ｓ1 ，２６Ｓ2 及びＮ
+ 型領域２８，３０Ｄ1 ，３０Ｄ2 の各々の被接続部に
対応した接続孔を絶縁膜２９及びその下の絶縁膜に形成
する。このとき、フィールド絶縁膜２０には予め図２〜
４に示したように接続孔１６Ｓ1 ，１６Ｓ2 ，１６Ｄ
1 ，１６Ｄ2 を形成してあるので、これらの接続孔に対
応した接続孔を簡単に形成することができる。
は、基板上面に絶縁膜２０，２２Ｐ，２２Ｎを覆ってＣ
ＶＤ（ケミカル・ベーパー・デポジション）法等により
シリコンオキサイド等からなる層間絶縁膜２９を形成す
る。そして、レジスト層をマスクとする選択エッチング
処理によりＰ+ 型領域２４，２６Ｓ1 ，２６Ｓ2 及びＮ
+ 型領域２８，３０Ｄ1 ，３０Ｄ2 の各々の被接続部に
対応した接続孔を絶縁膜２９及びその下の絶縁膜に形成
する。このとき、フィールド絶縁膜２０には予め図２〜
４に示したように接続孔１６Ｓ1 ，１６Ｓ2 ，１６Ｄ
1 ，１６Ｄ2 を形成してあるので、これらの接続孔に対
応した接続孔を簡単に形成することができる。
【００２５】この後、基板上面には、スパッタ法等によ
りＡｌ合金等の配線材を被着してその被着層をパターニ
ングすることにより電源配線層３２，３４を形成する。
このような配線形成処理は、標準セルの配線形成処理と
共通の工程で行なわれるものである。
りＡｌ合金等の配線材を被着してその被着層をパターニ
ングすることにより電源配線層３２，３４を形成する。
このような配線形成処理は、標準セルの配線形成処理と
共通の工程で行なわれるものである。
【００２６】電源配線層３２は、接続部３２Ｓ1 ，３２
Ｎ，３２Ｓ2 においてそれぞれＰ+型領域２６Ｓ1 ，Ｎ+
型領域２８，Ｐ+ 型領域２６Ｓ2 に接続される。ま
た、電源配線層３４は、接続部３４Ｄ1 ，３４Ｐ，３４
Ｄ2 においてそれぞれＮ+ 型領域３０Ｄ1 ，Ｐ+ 型領域
２４，Ｎ+ 型領域３０Ｄ2 に接続される。
Ｎ，３２Ｓ2 においてそれぞれＰ+型領域２６Ｓ1 ，Ｎ+
型領域２８，Ｐ+ 型領域２６Ｓ2 に接続される。ま
た、電源配線層３４は、接続部３４Ｄ1 ，３４Ｐ，３４
Ｄ2 においてそれぞれＮ+ 型領域３０Ｄ1 ，Ｐ+ 型領域
２４，Ｎ+ 型領域３０Ｄ2 に接続される。
【００２７】図８〜１１は、補助セルＡＣ1 を利用した
設計の一例として、補助セルＡＣ1に図１２に示すよう
なＮＡＮＤゲートＮＧを形成した例を示すものである。
設計の一例として、補助セルＡＣ1に図１２に示すよう
なＮＡＮＤゲートＮＧを形成した例を示すものである。
【００２８】Ｎ- 型半導体基板１０には、Ｐチャンネル
ＭＯＳ型トランジスタＱP1，ＱP2が並列接続された形で
形成され、Ｐ- 型ウェル領域１２には、ＮチャンネルＭ
ＯＳ型トランジスタＱN1，ＱN2が直列接続した形で形成
される。トランジスタＱP1及びＱN1のゲート電極層４０
は入力Ｘを受取るものであり、トランジスタＱP2及びＱ
N2のゲート電極層４２は入力Ｙを受取るものである。ト
ランジスタＱN2，ＱP1，ＱP2のドレインに接続された出
力配線層４４から出力Ｚが取出される。
ＭＯＳ型トランジスタＱP1，ＱP2が並列接続された形で
形成され、Ｐ- 型ウェル領域１２には、ＮチャンネルＭ
ＯＳ型トランジスタＱN1，ＱN2が直列接続した形で形成
される。トランジスタＱP1及びＱN1のゲート電極層４０
は入力Ｘを受取るものであり、トランジスタＱP2及びＱ
N2のゲート電極層４２は入力Ｙを受取るものである。ト
ランジスタＱN2，ＱP1，ＱP2のドレインに接続された出
力配線層４４から出力Ｚが取出される。
【００２９】最終的なロジック設計が完了すると、基板
上面にＣＶＤ法等によりポリシリコン等の電極（又は配
線）材を被着してその被着層をパターニングすることに
よりゲート電極層４０，４２及び出力配線層４４が形成
される。そして、標準セルのＰチャンネルＭＯＳ型トラ
ンジスタのソース・ドレイン形成時のイオン注入処理に
よりＰ+ 型領域４６Ｓ1 ，４６Ｄ，４６Ｓ2 ，４８Ｓ
1 ，４８Ｓ2 が形成される。ここで、４６Ｓ1 は、トラ
ンジスタＱP1のソース領域、４６ＤはトランジスタＱP1
及びＱP2に共通のドレイン領域、４６Ｓ2 はトランジス
タＱP2のソース領域、４８Ｓ1 ，４８Ｓ2 はウェル領域
１２に対するオーミックコンタクトを可能にする領域で
ある。
上面にＣＶＤ法等によりポリシリコン等の電極（又は配
線）材を被着してその被着層をパターニングすることに
よりゲート電極層４０，４２及び出力配線層４４が形成
される。そして、標準セルのＰチャンネルＭＯＳ型トラ
ンジスタのソース・ドレイン形成時のイオン注入処理に
よりＰ+ 型領域４６Ｓ1 ，４６Ｄ，４６Ｓ2 ，４８Ｓ
1 ，４８Ｓ2 が形成される。ここで、４６Ｓ1 は、トラ
ンジスタＱP1のソース領域、４６ＤはトランジスタＱP1
及びＱP2に共通のドレイン領域、４６Ｓ2 はトランジス
タＱP2のソース領域、４８Ｓ1 ，４８Ｓ2 はウェル領域
１２に対するオーミックコンタクトを可能にする領域で
ある。
【００３０】次に、標準セルのＮチャンネルＭＯＳ型ト
ランジスタのソース・ドレイン形成時のイオン注入処理
によりＮ+ 型領域５０Ｓ，５０ＤＳ，５０Ｄ，５２Ｄ
1 ，５２Ｄ2 が形成される。ここで、５０Ｓはトランジ
スタＱN1のソース領域、５０ＤＳはトランジスタＱN1の
ドレイン領域とトランジスタＱN2のソース領域とに兼用
の領域、５０ＤはトランジスタＱN2のドレイン領域、５
２Ｄ1 ，５２Ｄ2 は基板１０に対するオーミックコンタ
クトを可能にする領域である。
ランジスタのソース・ドレイン形成時のイオン注入処理
によりＮ+ 型領域５０Ｓ，５０ＤＳ，５０Ｄ，５２Ｄ
1 ，５２Ｄ2 が形成される。ここで、５０Ｓはトランジ
スタＱN1のソース領域、５０ＤＳはトランジスタＱN1の
ドレイン領域とトランジスタＱN2のソース領域とに兼用
の領域、５０ＤはトランジスタＱN2のドレイン領域、５
２Ｄ1 ，５２Ｄ2 は基板１０に対するオーミックコンタ
クトを可能にする領域である。
【００３１】次に、基板上面には、ゲート電極層４０，
４２、出力配線層４４等を覆ってＣＶＤ法等によりシリ
コンオキサイド等からなる層間絶縁膜３１を形成する。
そして、レジスト層をマスクとする選択エッチング処理
によりＰ+ 型領域４６Ｓ1 ，４６Ｓ2 ，４８Ｓ1 ，４８
Ｓ2 及びＮ+ 型領域５０Ｓ，５２Ｄ1 ，５２Ｄ2 の各々
の被接続部に対応する接続孔を絶縁膜３１及びその下の
絶縁膜に形成する。この後、基板上面にＡｌ合金等の配
線材を被着してその被着層をパターニングすることによ
り電源配線層５４，５６及び出力配線層５８を形成す
る。
４２、出力配線層４４等を覆ってＣＶＤ法等によりシリ
コンオキサイド等からなる層間絶縁膜３１を形成する。
そして、レジスト層をマスクとする選択エッチング処理
によりＰ+ 型領域４６Ｓ1 ，４６Ｓ2 ，４８Ｓ1 ，４８
Ｓ2 及びＮ+ 型領域５０Ｓ，５２Ｄ1 ，５２Ｄ2 の各々
の被接続部に対応する接続孔を絶縁膜３１及びその下の
絶縁膜に形成する。この後、基板上面にＡｌ合金等の配
線材を被着してその被着層をパターニングすることによ
り電源配線層５４，５６及び出力配線層５８を形成す
る。
【００３２】電源配線層５４は、低電位ＶSSが与えられ
るもので、接続部５４Ｓ1 ，５４Ｓ，５４Ｓ2 において
それぞれＰ+ 型領域４８Ｓ1 ，Ｎ+ 型領域５０Ｓ，Ｐ+
型領域４８Ｓ2 に接続される。また、電源配線層５６
は、高電位ＶDDが与えられるもので、接続部５６Ｄ1 ，
５６Ｓ1 ，５６Ｓ2 ，５６Ｄ2 においてそれぞれＮ+ 型
領域５２Ｄ1 ，Ｐ+ 型領域４６Ｓ1 ，Ｐ+ 型領域４６Ｓ
2 ，Ｎ+ 型領域５２Ｄ2に接続される。
るもので、接続部５４Ｓ1 ，５４Ｓ，５４Ｓ2 において
それぞれＰ+ 型領域４８Ｓ1 ，Ｎ+ 型領域５０Ｓ，Ｐ+
型領域４８Ｓ2 に接続される。また、電源配線層５６
は、高電位ＶDDが与えられるもので、接続部５６Ｄ1 ，
５６Ｓ1 ，５６Ｓ2 ，５６Ｄ2 においてそれぞれＮ+ 型
領域５２Ｄ1 ，Ｐ+ 型領域４６Ｓ1 ，Ｐ+ 型領域４６Ｓ
2 ，Ｎ+ 型領域５２Ｄ2に接続される。
【００３３】出力配線層５８は、接続部５８Ｄ1 ，５８
Ｄ2 ，５８Ｄ3 においてそれぞれＮ+ 型領域５０Ｄ，Ｐ
+ 型領域４６Ｄ，出力配線層４４に接続される。出力配
線層４４から取出される出力Ｚは、入力Ｘ，Ｙが共に
“Ｈ”であればトランジスタＱN1，ＱN2が共にオンし且
つトランジスタＱP1，ＱP2が共にオフするので、“Ｌ”
となり、入力Ｘ，Ｙのいずれかが“Ｌ”であればトラン
ジスタＱP1，ＱP2のいずれかがオンし且つトランジスタ
ＱN1，ＱN2のいずれかがオフするので、“Ｈ”となる。
Ｄ2 ，５８Ｄ3 においてそれぞれＮ+ 型領域５０Ｄ，Ｐ
+ 型領域４６Ｄ，出力配線層４４に接続される。出力配
線層４４から取出される出力Ｚは、入力Ｘ，Ｙが共に
“Ｈ”であればトランジスタＱN1，ＱN2が共にオンし且
つトランジスタＱP1，ＱP2が共にオフするので、“Ｌ”
となり、入力Ｘ，Ｙのいずれかが“Ｌ”であればトラン
ジスタＱP1，ＱP2のいずれかがオンし且つトランジスタ
ＱN1，ＱN2のいずれかがオフするので、“Ｈ”となる。
【００３４】
【発明の効果】以上のように、この発明によれば、ゲー
ト絶縁膜を有し且つＣＭＯＳ型トランジスタを形成可能
な補助セルを少なくとも１つの標準セル群に関して配置
することにより設計変更に容易に対処できるようにした
ので、コスト低減及び納期短縮が可能となる効果が得ら
れる。その上、次のような効果も得られる。
ト絶縁膜を有し且つＣＭＯＳ型トランジスタを形成可能
な補助セルを少なくとも１つの標準セル群に関して配置
することにより設計変更に容易に対処できるようにした
ので、コスト低減及び納期短縮が可能となる効果が得ら
れる。その上、次のような効果も得られる。
【００３５】（ａ）補助セル内にはトランジスタを任意
に配置することができ、設計の自由度が高い。
に配置することができ、設計の自由度が高い。
【００３６】（ｂ）補助セルの不使用時にはトランジス
タが形成されないため、ロジック・ベリファイのときに
ダミー処理が不要であると共に、高インピーダンス化の
ための処理も不要である。
タが形成されないため、ロジック・ベリファイのときに
ダミー処理が不要であると共に、高インピーダンス化の
ための処理も不要である。
【００３７】（ｃ）補助セルの不使用時にはセル内の不
純物ドープ領域、セル内のウェル領域、半導体基板等を
電源電位に固定するだけで簡単に動作の安定性を確保す
ることができる。
純物ドープ領域、セル内のウェル領域、半導体基板等を
電源電位に固定するだけで簡単に動作の安定性を確保す
ることができる。
【図１】 この発明の一実施例による集積回路装置の上
面図である。
面図である。
【図２】 ゲート絶縁膜形成までの工程を終えた補助セ
ルの状態を示す上面図である。
ルの状態を示す上面図である。
【図３】 図２のＡ−Ａ’線に沿う断面図である。
【図４】 図２のＢ−Ｂ’線に沿う断面図である。
【図５】 補助セルの不使用時の構成を示す上面図であ
る。
る。
【図６】 図５のＣ−Ｃ’線に沿う断面図である。
【図７】 図５のＤ−Ｄ’線に沿う断面図である。
【図８】 補助セルにＮＡＮＤゲートを形成した構成を
示す上面図である。
示す上面図である。
【図９】 図８のＥ−Ｅ’線に沿う断面図である。
【図１０】 図８のＦ−Ｆ’線に沿う断面図である。
【図１１】 図８のＧ−Ｇ’線に沿う断面図である。
【図１２】 図８のＮＡＮＤゲートの回路構成を示す回
路図である。
路図である。
１０：半導体基板、ＳＣ11，ＳＣ12，ＳＣ21，ＳＣ22，
ＳＣ31，ＳＣ32：標準セル、ＡＣ1 〜ＡＣ3 ：補助セ
ル、１２：ウェル領域、１４Ｐ，１４Ｎ：Ｐチャンネル
用，Ｎチャンネル用素子孔、１６Ｄ1 ，１６Ｄ2 ：基板
接続孔、１６Ｓ1，１６Ｓ2 ：ウェル接続孔、２０：フ
ィールド絶縁膜、２２Ｐ，２２Ｎ：ゲート絶縁膜、２
４，２６Ｓ1 ，２６Ｓ2 ：Ｐ+ 型領域、２８，３０Ｄ
1 ，３０Ｄ2 ：Ｎ+ 型領域、３２，３４：電源配線層。
ＳＣ31，ＳＣ32：標準セル、ＡＣ1 〜ＡＣ3 ：補助セ
ル、１２：ウェル領域、１４Ｐ，１４Ｎ：Ｐチャンネル
用，Ｎチャンネル用素子孔、１６Ｄ1 ，１６Ｄ2 ：基板
接続孔、１６Ｓ1，１６Ｓ2 ：ウェル接続孔、２０：フ
ィールド絶縁膜、２２Ｐ，２２Ｎ：ゲート絶縁膜、２
４，２６Ｓ1 ，２６Ｓ2 ：Ｐ+ 型領域、２８，３０Ｄ
1 ，３０Ｄ2 ：Ｎ+ 型領域、３２，３４：電源配線層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−100942（ＪＰ，Ａ) 特開 昭59−40547（ＪＰ，Ａ) 特開 昭61−99349（ＪＰ，Ａ) 特開 平４−137651（ＪＰ，Ａ) 特開 平３−160756（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 H01L 27/118
Claims (3)
- 【請求項１】 半導体基板の一主表面に複数の標準セル
群を配置して成るコンプリメンタリＭＯＳ型集積回路装
置において、 コンプリメンタリＭＯＳ型トランジスタを形成可能な補
助セルであってフィールド絶縁膜のＰチャンネル用及び
Ｎチャンネル用の素子孔内にそれぞれ第１及び第２のゲ
ート絶縁膜のみが形成されているものを前記複数の標準
セル群のうちの少なくとも１つの標準セル群に関して前
記主表面に配置したことを特徴とするコンプリメンタリ
ＭＯＳ型集積回路装置。 - 【請求項２】 前記補助セルを使用しないとき前記Ｐチ
ャンネル用及びＮチャンネル用の素子孔にそれぞれ対応
して形成されるＰ型領域及びＮ型領域を一対の電源ライ
ンのうちの高電位及び低電位の電源ラインにそれぞれ接
続する第１及び第２の接続手段を設けたことを特徴とす
る請求項１記載のコンプリメンタリＭＯＳ型集積回路装
置。 - 【請求項３】 前記補助セルを使用しないとき前記補助
セル内のウェル領域及び前記半導体基板をこれらの間の
ＰＮ接合が逆方向にバイアスされるように一対の電源ラ
インのうちの一方及び他方の電源ラインにそれぞれ接続
する第１及び第２の接続手段を設けたことを特徴とする
請求項１記載のコンプリメンタリＭＯＳ型集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149931A JP2921266B2 (ja) | 1992-05-18 | 1992-05-18 | コンプリメンタリｍｏｓ型集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149931A JP2921266B2 (ja) | 1992-05-18 | 1992-05-18 | コンプリメンタリｍｏｓ型集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326868A JPH05326868A (ja) | 1993-12-10 |
| JP2921266B2 true JP2921266B2 (ja) | 1999-07-19 |
Family
ID=15485698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4149931A Expired - Fee Related JP2921266B2 (ja) | 1992-05-18 | 1992-05-18 | コンプリメンタリｍｏｓ型集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2921266B2 (ja) |
-
1992
- 1992-05-18 JP JP4149931A patent/JP2921266B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326868A (ja) | 1993-12-10 |
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