JP3006134B2 - スタティック半導体記憶装置 - Google Patents

スタティック半導体記憶装置

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【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はスタティック半導体記憶
装置に関し、特に低消費電力化をするためにTFTを負
荷素子として用いたスタティック型のメモリセルに関す
る。
【0002】
【従来の技術】従来のスタティック型のメモリセルにつ
いての基本回路であるフリップフロップの回路図を図2
に示す。図において10a,10bはメモリセルの負荷
であるP型の薄膜トランジスタ(TFT)、11a,1
1bは駆動用N型MOSトランジスタ、12a,12b
は転送用N型MOSトランジスタ、13はワード線、1
4a,14bはディジット線である。図3(a)は従来
のスタティック型のメモリセルを示すパターン配置図、
図3(b)は図3(a)のA−A線相当部で切断した半
導体チップの断面図である。105d,105cは駆動
用N型MOSトランジスタ11a,11bのドレイン領
域であり、かつTFT10b,10aのゲート領域にも
つながっている。111はTFT10aのドレイン10
8dと駆動用トランジスタ11bのゲート106a1と
を接続するコンタクト、108sはTFTのソース領域
であり、メモリセルに電源電圧Vccを供給する電源線
にも相当している。103は選択酸化法によって形成さ
れた厚さ1μmの素子分離用絶縁膜、104bは厚さ2
0nmのTFTのゲート酸化膜、105a,105bは
転送用N型MOSトランジスタ12bのソース・ドレイ
ン領域、108はTFTのソース・ドレイン領域を形成
する厚さ50nmの多結晶シリコン膜、106bは転送
用N型MOSトランジスタ12a,12bのゲート電極
である。
【0003】このようにして作られた従来のメモリセル
は1つのメモリセルが選択されると転送用トランジスタ
12a,12bがONし、ディジット線14a,14b
からの信号がメモリセルに供給され10a,11aのイ
ンバータ回路と10b,11bのインバータ回路が正帰
還されたフリップフロップによって記憶される。
【0004】
【発明が解決しようとする課題】この従来のメモリセル
においていくつかの問題がある。第1は駆動用MOSト
ランジスタのゲートを形成する第1の多結晶シリコン膜
(106a1)とTFTのソース・ドレイン領域を作る
第2の多結晶シリコン膜108との層間絶縁膜の厚さが
TFTのゲート酸化膜104bと同程度の厚さになって
いるので、TFTのソース・ドレイン領域を形成するた
め第2の多結晶シリコン膜108にボロンを注入する際
絶縁膜がうすい為にこれを貫通して1層目の多結晶シリ
コン膜(ゲート電極106a1等)まで注入されてしま
い、特性への影響がでてくることがある。
【0005】第2はTFTのソース・ドレイン部分を形
成する場合にレジスト膜などをマスクとしてイオン注入
を行なう必要があるため、工程が煩雑となる。第3にT
FTのサイズは拡散層(105c)の寸法で決定される
為サイズを変更する場合はこの拡散層の幅を変えなけれ
ばならず、α線によるソフトエラーの悪化にもつながる
場合が生じる。
【0006】
【課題を解決するための手段】本発明は、一対のCMO
Sインバータの入出力端を互いに交差接続したフリップ
フロップをメモリセルに有し、前記CMOSインバータ
の負荷素子が薄膜トランジスタであるスタティック半導
体記憶装置において、前記薄膜トランジスタは、半導体
基板の表面部に選択的に形成された不純物拡散層からな
るゲート電極と、前記不純物拡散層上に形成された第1
のゲート絶縁膜と、前記第1のゲート絶縁膜上に選択的
に設けられた第2のゲート絶縁膜と、前記第1,第2の
ゲート絶縁膜上に設けられたシリコン薄膜と、前記シリ
コン薄膜上を層間絶縁膜を介して横断する一の電源線と
を有し、前記シリコン薄膜に前記一の電源線と自己整合
して設けられた不純物拡散領域が設けられているという
ものである。
【0007】
【実施例】図1(a)は本発明の一実施例におけるメモ
リセル部のパターン配置図、図1(b)は図1(a)の
A−A線相当部で切断した半導体チップの断面図であ
る。
【0008】この実施例は、一対のCMOSインバータ
の入出力端を互いに交差接続したフリップフロップをメ
モリセルに有し、前述のCMOSインバータの負荷素子
が薄膜トランジスタ10a,10bであるスタティック
半導体記憶装置において、薄膜トランジスタ10a,1
0bは、半導体基板の表面部のPウェル102に選択的
に形成されたN+ 型の不純物拡散層(105c)からな
るゲート電極と、前述不純物拡散層上に形成された第1
のゲート絶縁膜(ゲート酸化膜104b)と、第1のゲ
ート絶縁膜上に選択的に設けられた第2のゲート絶縁膜
(層間絶縁膜107)と、第1,第2のゲート絶縁膜上
に設けられたシリコン薄膜(2層目の多結晶シリコン膜
108)と、多結晶シリコン膜108上を層間絶縁膜1
09を介して横断する一の電源線(接地線110)とを
有し、多結晶シリコン薄膜108に接地線と自己整合し
て設けられたP型の不純物拡散領域108d,108s
が設けられているというものである。
【0009】ゲート酸化膜104bは厚さ20nmの熱
酸化膜であるが、ゲート酸化膜104aとは別の絶縁膜
にしてもよい。層間絶縁膜107は厚さ100nmのC
VD法による酸化シリコン膜であるが、リンなどをドー
プしてゲート酸化膜とのエッチングレートに差をつける
ことが望ましい。層間絶縁膜107は、拡散層105c
と多結晶シリコン膜108の交差部上で一部が除去され
開孔112が設けられている。接地線110は3層目の
多結晶シリコン膜からなり、その幅は開孔112の幅よ
り大きい。接地線110をマスクにしてボロンをイオン
注入することによってTFTのソース領域(108s)
(電源線)、ドレイン領域(108d)が形成される。
従って、従来例におけるイオン注入専用のレジスト膜
(マスク)を必要としない。開孔12は、1層目の多結
晶シリコン膜である駆動用MOSトランジスタのゲート
電極106a1と2層目の多結晶シリコン膜110とを
接続するためのコンタクト孔111と同一の工程で形成
することができる。1層目の多結晶シリコン膜と2層目
の多結晶シリコン膜との間には、厚い層間絶縁膜がある
ので、ボロンイオンが1層目の多結晶シリコン膜に注入
されることは避けられる。更に、TFTのサイズは、主
に接地線110と開孔112とにより定まり、拡散層1
05cの寸法とは無関係に小型化可能であり、α線によ
るソフトエラーの悪化は生じない。このようなソフトエ
ラーは駆動用MOSトランジスタ11a,11bのドレ
イン領域と接地間の容量に依存することはよく知られて
いる通りである。一方TFTの方は、漏れ電流を少なく
するため小型化するのが有利である。
【0010】なお、113は接地線110と駆動用MO
Sトランジスタ11a,11bのソース領域とを結ぶコ
ンタクト孔である。
【0011】以上の説明において、導電型を逆にし、電
源線と接地線を入れかえたものにも本発明を適用でき
る。
【発明の効果】以上説明したように本発明の構造にする
ことによりTFTのソース・ドレイン領域を上層の一の
電源線(接地線又は電源線)と自己整合して形成するこ
とができ、しかもTFTのサイズは駆動用MOSトラン
ジスタのドレイン領域とは独立に調整することが可能で
あり、かつ、駆動用MOSトランジスタのゲート電極と
TFTのソース・ドレイン領域との層間絶縁膜を厚くす
ることができ、TFTのソース・ドレイン領域形成のめ
のイオン注入時のゲート層への突き抜けを防ぐことがで
きる。
【0012】以上要するに、高性能のスタティック半導
体記憶装置を実現できる効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例を示すパターン配置図(図1
(a))および断面図(図1(b))である。
【図2】TFTを負荷素子として有するスタティック型
のメモリセルの回路図である。
【図3】従来例を示すパターン配置図(図3(a))お
よび断面図(図3(b))である。
【符号の説明】
10a,10b P型のTFT 11a,11b 駆動用N型MOSトランジスタ 12a,12b 転送用N型MOSトランジスタ 13 ワード線 14a,14b ディジット線 101 N型シリコン基板 102 Pウェル 103 素子分離用酸化膜 104a,104b ゲート酸化膜 105a〜105d 拡散層 106a1,106a2 駆動用MOSトランジスタ
のゲート電極(1層目の多結晶シリコン膜) 107 層間絶縁膜 108 2層目の多結晶シリコン膜 108d,108s 2層目の多結晶シリコン膜に設
けられたP型の不純物拡散領域 109 層間絶縁膜 110 接地線(3層目の多結晶シリコン膜) 111 コンタクト孔 112 開孔 113 コンタクト孔
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8244 H01L 27/11

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 一対のCMOSインバータの入出力端を
    互いに交差接続したフリップフロップをメモリセルに有
    し、前記CMOSインバータの負荷素子が薄膜トランジ
    スタであるスタティック半導体記憶装置において、前記
    薄膜トランジスタは、半導体基板の表面部に選択的に形
    成された不純物拡散層からなるゲート電極と、前記不純
    物拡散層上に形成された第1のゲート絶縁膜と、前記第
    1のゲート絶縁膜上に選択的に設けられた第2のゲート
    絶縁膜と、前記第1,第2のゲート絶縁膜上に設けられ
    たシリコン薄膜と、前記シリコン薄膜上を層間絶縁膜を
    介して横断する一の電源線とを有し、前記シリコン薄膜
    に前記一の電源線と自己整合して設けられた不純物拡散
    領域が設けられていることを特徴とするスタティック半
    導体記憶装置。
  2. 【請求項2】 CMOSインバータの駆動用MOSトラ
    ンジスタのゲート電極は1層目の多結晶シリコン膜から
    なり、シリコン薄膜は2層目の多結晶シリコン膜からな
    り、一の電源線は3層目の多結晶シリコン膜からなる請
    求項1記載のスタティック半導体記憶装置。
  3. 【請求項3】 一の電源線は接地線である請求項1記載
    のスタティック半導体記憶装置。
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