JP4801488B2 - フリップフロップ回路及びそれを用いたスタティックram - Google Patents
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Description
1)上層のトランジスタ(TFT)の活性半導体層およびゲイト絶縁膜の形成
2)TFTのゲイト配線の形成
3)TFTのソース/ドレインの形成
4)TFTの第1の層間絶縁物の形成
5)下層のトランジスタのソースへのコンタクトホールの形成。
6)TFTのゲイト配線へのコンタクトホールの形成。
7)第1の層間配線の形成(下層のトランジスタのソースとTFTのゲイト配線を結ぶ)
8)TFTの第2の層間絶縁物の形成
9)TFTのソースもしくはドレインへのコンタクトホールの形成と第2の層間配線の形成(TFTのソースもしくはドレインから延びる配線)
本発明はこのような問題点に鑑みてなされたものであり、プロセスをより簡単にすることを目的とする。
本発明を用いて、先に示した下層のトランジスタのソースとTFTのゲイト配線の接続する場合のプロセスは以下のようになる。
1)上層のトランジスタ(TFT)の活性半導体層およびゲイト絶縁膜の形成
2)下層のトランジスタのソースへのコンタクトホールの形成。
3)TFTのゲイト配線の(=下層トランジスタのソースへの配線)形成
4)TFTのソース/ドレインの形成
5)TFTの層間絶縁物の形成
6)TFTのソースもしくはドレインへのコンタクトホールの形成。
7)第2の層間配線の形成(TFTのソースもしくはドレインから延びる配線)
このように、コンタクトホールおよび層間絶縁物の形成の工程が省略され、歩留りが向上する。
図2、図3には本実施例を用いて、フリップフロップ回路を形成する例を示す。図2(A)は、下層トランジスタのソース/ドレインおよびゲイト配線等を示す。図の左上の十文字200はマーカーを意味する。図の斜線部はソース/ドレインを表し、太線はゲイト配線を意味する。すなわち、図2(A)においては、下層トランジスタのドレイン201、202、同じくソース203、ゲイト配線206、207が示される。ソース203は、そのまま電源供給線204、205となり、接地される。(図2(A))
図2から特徴的なことは、下層のトランジスタのチャネルとTFTのチャネルが60〜120°の角度をなすように配置されていることであり、こうすることにより無駄なスペースを極力無くすことができる。より集積度を高めるには、この角度は80〜100°、好ましくは90°となるようにすることが効果的である。
図4(A)は、このSRAM回路の下層トランジスタのソース/ドレインおよびゲイト配線等を示す。図の斜線部はソース/ドレインを表し、太線はゲイト配線を意味する。すなわち、図2(A)においては、下層トランジスタのドレイン401、402、選択トランジスタのソース403、404、ゲイト配線405、406、およびワード線(選択トランジスタのゲイト配線)407が示される。下層トランジスタのソースはVLの電位に保たれる。(図4(A))
図4(D)は、図4(A)、(B)、(C)を重ね合わせたものである。このようにして、SRAMの1ビットセルが形成される。図4に示したセルは1ビットの面積を極力少なくするようにレイアウトされたものである。
その後、アモルファスシリコン膜を100〜5000Å、好ましくは300〜1000Å堆積し、これを、550〜600℃の還元雰囲気に4〜24時間放置して、結晶化せしめた。この工程は、レーザー照射によっておこなってもよい。そして、このようにして結晶化させたシリコン膜をパターニング・エッチングして、TFTの活性半導体層508とした。さらに、酸素雰囲気中、900〜1100℃で、1〜5時間アニールして、表面に熱酸化膜509を形成した。(図5(A))
実施例1(図1)の場合には、TFTとしてPチャネル型を用いたが、これは移動度が小さく、単結晶シリコン上の移動度の大きなNMOSトランジスタと組み合わせてCMOSを構成する上で問題があったが、本実施例では、下層のMOSトランジスタが移動度の小さいPMOSであり、移動度のバランスが取りやすかった。
さらに、全面に絶縁被膜を形成し、これを異方性エッチングすることにより、ゲイト電極の側面に側壁604を形成した。そして、側壁をマスクとして、高濃度の砒素イオンを注入して、N型のソース608、ドレイン607を形成した。ここで、ソース608は図4の回路と同様にVLに保たれる。さらに、層間絶縁物609を形成し、下層のトランジスタとした。(図6(A))
さらに、厚さ1200Åの酸化珪素膜612を形成した。この酸化珪素膜はTFTのゲイト絶縁膜として機能する。そして、レーザー照射によって結晶化せしめた。そして、このようにして結晶化させたシリコン膜をパターニング・エッチングして、TFTの活性半導体層613とした。さらに、半導体層上に酸化珪素によって、ドーピングマスク614を形成した。(図6(C))
その後、450℃で1時間の熱アニールをおこない、TFTのソース/ドレインを活性化させた。さらに、下層のトランジスタのドレイン配線617にコンタクトホールを形成し、アルミニウム配線617、618を5000Åの厚さに形成した。このようにして、図4に示すものと同等な回路を形成することができた。(図6(E))
本発明において、アルミニウムを主成分とする金属材料を上層のトランジスタのゲイト電極として用いる方法を示した。しかし、このアルミニウムをボンディングパッドにまで延在する最上層のアルミニウムに比べて1/4〜1/2の厚さに薄くして、高精度パターンとすることは有効であった。また、この配線を下層のトランジスタのソース/ドレインと同一導電型の半導体またはタングステン等のシリサイドを用いてもよい。
102 フィールド絶縁物
103 下層のトランジスタのゲイト酸化膜
104 下層のトランジスタのゲイト配線
105 下層のトランジスタのソース
106 下層のトランジスタのドレイン
107 下層のトランジスタの層間絶縁物
108 TFTの活性半導体層
109 TFTのゲイト酸化膜
110 下層のトランジスタのソース配線
111 下層のトランジスタのドレイン配線
112 TFTのゲイト配線
113 TFTのソース
114 TFTのドレイン
115 TFTの層間絶縁物
116〜118 配線
Claims (3)
- 第1のトランジスタ及び第2のトランジスタと、前記第1のトランジスタ及び前記第2のトランジスタを覆う絶縁膜と、前記絶縁膜上に設けられた第1のTFT及び第2のTFTとを有し、
前記第1のトランジスタのゲイト配線と前記第2のトランジスタのドレインは電気的に接続され、
前記第2のトランジスタのゲイト配線と前記第1のトランジスタのドレインは電気的に接続され、
前記第1のTFTのドレインと前記第2のTFTのゲイト配線は電気的に接続され、
前記第2のTFTのドレインと前記第1のTFTのゲイト配線は電気的に接続され、
前記第1のTFTのドレインと前記第2のトランジスタのゲイト配線は電気的に接続され、
前記第2のTFTのドレインと前記第1のトランジスタのゲイト配線は電気的に接続され、
前記第1のトランジスタのドレインと前記第2のTFTのゲイト配線は電気的に接続され、
前記第2のトランジスタのドレインと前記第1のTFTのゲイト配線は電気的に接続され、
前記第1のトランジスタのドレインに接続されたドレイン配線は、前記第2のTFTのゲイト配線と一体となった配線であり、
前記第2のトランジスタのドレインに接続されたドレイン配線は、前記第1のTFTのゲイト配線と一体となった配線であり、
前記第1のトランジスタ及び前記第2のトランジスタのソースは接地され、
前記第1のTFT及び前記第2のTFTのソースは外部の電源と電気的に接続されてなるフリップフロップ回路。 - 前記第1のトランジスタのゲイト配線に電気的に接続された第1のコンタクトと、
前記第2のトランジスタのドレインに電気的に接続された第2のコンタクトと、
前記第2のトランジスタのゲイト配線に電気的に接続された第3のコンタクトと、
前記第1のトランジスタのドレインに電気的に接続された第4のコンタクトを有し、
前記第1のコンタクト及び前記第2のコンタクトは前記第1のTFTのゲイト配線を介して電気的に接続され、
前記第3のコンタクト及び前記第4のコンタクトは前記第2のTFTのゲイト配線を介して電気的に接続されてなる、請求項1に記載のフリップフロップ回路。 - 請求項1または2に記載のフリップフロップ回路を用いたスタティックRAM。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006112431A JP4801488B2 (ja) | 1993-11-22 | 2006-04-14 | フリップフロップ回路及びそれを用いたスタティックram |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31603893 | 1993-11-22 | ||
JP1993316038 | 1993-11-22 | ||
JP2006112431A JP4801488B2 (ja) | 1993-11-22 | 2006-04-14 | フリップフロップ回路及びそれを用いたスタティックram |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31122894A Division JP3836166B2 (ja) | 1993-11-22 | 1994-11-21 | 2層構造のトランジスタおよびその作製方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006287238A JP2006287238A (ja) | 2006-10-19 |
JP4801488B2 true JP4801488B2 (ja) | 2011-10-26 |
Family
ID=37408725
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006112431A Expired - Lifetime JP4801488B2 (ja) | 1993-11-22 | 2006-04-14 | フリップフロップ回路及びそれを用いたスタティックram |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4801488B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8354674B2 (en) * | 2007-06-29 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer |
US8049253B2 (en) | 2007-07-11 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP2013161878A (ja) * | 2012-02-02 | 2013-08-19 | Renesas Electronics Corp | 半導体装置、および半導体装置の製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2892683B2 (ja) * | 1989-05-29 | 1999-05-17 | 株式会社日立製作所 | 半導体記憶装置およびその製造方法 |
JPH01309368A (ja) * | 1988-06-07 | 1989-12-13 | Nec Corp | Mos型半導体記憶回路装置 |
JP3011416B2 (ja) * | 1989-04-14 | 2000-02-21 | 株式会社東芝 | スタティック型メモリ |
JPH03102875A (ja) * | 1989-09-18 | 1991-04-30 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP3006134B2 (ja) * | 1991-04-23 | 2000-02-07 | 日本電気株式会社 | スタティック半導体記憶装置 |
JP2894391B2 (ja) * | 1991-09-20 | 1999-05-24 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
-
2006
- 2006-04-14 JP JP2006112431A patent/JP4801488B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2006287238A (ja) | 2006-10-19 |
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JPS6138858B2 (ja) |
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A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
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R250 | Receipt of annual fees |
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