JP2001068546A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001068546A JP2001068546A JP23694899A JP23694899A JP2001068546A JP 2001068546 A JP2001068546 A JP 2001068546A JP 23694899 A JP23694899 A JP 23694899A JP 23694899 A JP23694899 A JP 23694899A JP 2001068546 A JP2001068546 A JP 2001068546A
- Authority
- JP
- Japan
- Prior art keywords
- region
- forming
- insulating film
- element region
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 43
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 55
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 55
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 54
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000005530 etching Methods 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims abstract description 26
- 238000010438 heat treatment Methods 0.000 claims abstract description 13
- 238000005468 ion implantation Methods 0.000 claims description 22
- 239000011229 interlayer Substances 0.000 claims description 18
- 230000002093 peripheral effect Effects 0.000 claims description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 10
- 239000011261 inert gas Substances 0.000 claims description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 7
- 239000007789 gas Substances 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 5
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 150000002500 ions Chemical class 0.000 abstract 1
- 239000012299 nitrogen atmosphere Substances 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 28
- 229920005591 polysilicon Polymers 0.000 description 22
- 238000002513 implantation Methods 0.000 description 15
- 238000002955 isolation Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 10
- 238000000137 annealing Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 1
- 101100366711 Arabidopsis thaliana SSL13 gene Proteins 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 101100366561 Panax ginseng SS11 gene Proteins 0.000 description 1
- 229960000583 acetic acid Drugs 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 239000012362 glacial acetic acid Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000009776 industrial production Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 239000011630 iodine Substances 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 微細化によりゲート間スペースが縮小された
構造であっても、ＬＤＤ構造を同一基板上で形成しなが
ら、良好なセルフアラインコンタクト構造の形成を可能
とする。 【解決手段】 半導体基板上にゲート電極を形成する工
程と、第１素子領域にＬＤＤ領域を形成し、第２素子領
域にソース／ドレイン領域を形成する工程と、第１及び
第２素子領域に窒化シリコン膜を形成する工程と、第１
及び第２素子領域に酸化シリコン膜を形成しエッチバッ
クして、第１素子領域にはサイドウォールが形成され、
第２素子領域にはゲート間スペースに酸化シリコン膜が
形成される工程と、第１素子領域に窒化シリコン膜を介
してイオン注入を行ってソース／ドレイン領域を形成し
ＬＤＤ構造を形成する工程と、窒素雰囲気で熱処理を行
った後に、第１素子領域のサイドウォールと第２素子領
域のゲート間スペースの酸化シリコン膜をウェットエッ
チング除去する工程を実施する。
構造であっても、ＬＤＤ構造を同一基板上で形成しなが
ら、良好なセルフアラインコンタクト構造の形成を可能
とする。 【解決手段】 半導体基板上にゲート電極を形成する工
程と、第１素子領域にＬＤＤ領域を形成し、第２素子領
域にソース／ドレイン領域を形成する工程と、第１及び
第２素子領域に窒化シリコン膜を形成する工程と、第１
及び第２素子領域に酸化シリコン膜を形成しエッチバッ
クして、第１素子領域にはサイドウォールが形成され、
第２素子領域にはゲート間スペースに酸化シリコン膜が
形成される工程と、第１素子領域に窒化シリコン膜を介
してイオン注入を行ってソース／ドレイン領域を形成し
ＬＤＤ構造を形成する工程と、窒素雰囲気で熱処理を行
った後に、第１素子領域のサイドウォールと第２素子領
域のゲート間スペースの酸化シリコン膜をウェットエッ
チング除去する工程を実施する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳しくは、ＬＤＤ構造を有する素子領
域とセルフアラインコンタクト構造を有する素子領域が
同一基板上に形成された半導体装置の製造方法に関す
る。
方法に関し、より詳しくは、ＬＤＤ構造を有する素子領
域とセルフアラインコンタクト構造を有する素子領域が
同一基板上に形成された半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来の半導体装置の製造方法、特に微細
化・高密度化が求められゲート間スペースを狭くする必
要があるＤＲＡＭの製造方法においは、ゲート間スペー
スへのコンタクトの形成工程においてセルフアラインコ
ンタクト方式が採用されている。このセルフアラインコ
ンタクト方式によるコンタクトの形成は一般に次のよう
にして行われている（特開平９−１３４９５６号および
特開平１０−１４４６３３号公報）。
化・高密度化が求められゲート間スペースを狭くする必
要があるＤＲＡＭの製造方法においは、ゲート間スペー
スへのコンタクトの形成工程においてセルフアラインコ
ンタクト方式が採用されている。このセルフアラインコ
ンタクト方式によるコンタクトの形成は一般に次のよう
にして行われている（特開平９−１３４９５６号および
特開平１０−１４４６３３号公報）。
【０００３】上層配線と下層配線（ゲート電極）を有
し、上層配線が半導体基板表面の下層配線間の導電性領
域（不純物拡散領域）にコンタクトを介して電気的に接
続された構造を形成する場合、まず、図２（ａ）に示す
ように、半導体基板１０１上に素子分離領域１０２及び
酸化シリコン膜からなるゲート酸化膜１０３を形成し、
このゲート絶縁膜１０３を含む基板表面に不純物導入ポ
リシリコンを積層し、さらに酸化シリコン膜を所定の厚
さに積層する。続いて、形成しようとするゲート配線の
形状を有するレジストパターンを形成し、このレジスト
パターンをマスクとして異方性エッチングを行い、不純
物導入ポリシリコンからなるゲート電極１０４及び酸化
シリコン膜からなるゲート上絶縁膜１０５を所定の形状
に形成する。
し、上層配線が半導体基板表面の下層配線間の導電性領
域（不純物拡散領域）にコンタクトを介して電気的に接
続された構造を形成する場合、まず、図２（ａ）に示す
ように、半導体基板１０１上に素子分離領域１０２及び
酸化シリコン膜からなるゲート酸化膜１０３を形成し、
このゲート絶縁膜１０３を含む基板表面に不純物導入ポ
リシリコンを積層し、さらに酸化シリコン膜を所定の厚
さに積層する。続いて、形成しようとするゲート配線の
形状を有するレジストパターンを形成し、このレジスト
パターンをマスクとして異方性エッチングを行い、不純
物導入ポリシリコンからなるゲート電極１０４及び酸化
シリコン膜からなるゲート上絶縁膜１０５を所定の形状
に形成する。
【０００４】その後、基板の全面にＣＶＤにより酸化シ
リコン膜を形成し、続いて全面エッチバックを行い、サ
イドウォール１０６を形成する。ゲート電極１０４の上
面および側面に接してそれぞれ形成されたゲート上絶縁
膜１０５及びサイドウォール１０６は、コンタクトホー
ルの開口の際の保護膜としての役割をもつ。
リコン膜を形成し、続いて全面エッチバックを行い、サ
イドウォール１０６を形成する。ゲート電極１０４の上
面および側面に接してそれぞれ形成されたゲート上絶縁
膜１０５及びサイドウォール１０６は、コンタクトホー
ルの開口の際の保護膜としての役割をもつ。
【０００５】次に、基板上に酸化シリコン膜１０７を介
して窒化シリコン膜１０８を形成する。この窒化シリコ
ン膜１０８は、コンタクトホールの開口の際のエッチン
グストッパとしての役割をもつ。
して窒化シリコン膜１０８を形成する。この窒化シリコ
ン膜１０８は、コンタクトホールの開口の際のエッチン
グストッパとしての役割をもつ。
【０００６】続いて、基板上の窒化シリコン膜１０８上
に層間絶縁膜１０９となる酸化シリコン膜を積層し、こ
の層間絶縁膜１０９上にコンタクトホールの開口形状を
もつレジストパターン１１０を形成する。
に層間絶縁膜１０９となる酸化シリコン膜を積層し、こ
の層間絶縁膜１０９上にコンタクトホールの開口形状を
もつレジストパターン１１０を形成する。
【０００７】次に、図２（ｂ）に示すように、レジスト
パターン１１０をマスクとして、層間絶縁膜１０９を窒
化シリコン膜１０８に対して選択的に異方性エッチング
し、窒化シリコン膜１０８を露出させる。その後、窒化
シリコン膜１０８を酸化シリコン膜１０７に対して選択
的に異方性エッチングし、酸化シリコン膜１０７を露出
させ、続いて、エッチングガスを変更して酸化シリコン
膜１０７をエッチングし、基板表面の導電性領域を露出
させ、図２（ｃ）に示すようにコンタクトホール１１３
を形成する。そして、このコンタクトホールに導電性材
料を埋め込むことによりセルフアラインコンタクト構造
が形成される。
パターン１１０をマスクとして、層間絶縁膜１０９を窒
化シリコン膜１０８に対して選択的に異方性エッチング
し、窒化シリコン膜１０８を露出させる。その後、窒化
シリコン膜１０８を酸化シリコン膜１０７に対して選択
的に異方性エッチングし、酸化シリコン膜１０７を露出
させ、続いて、エッチングガスを変更して酸化シリコン
膜１０７をエッチングし、基板表面の導電性領域を露出
させ、図２（ｃ）に示すようにコンタクトホール１１３
を形成する。そして、このコンタクトホールに導電性材
料を埋め込むことによりセルフアラインコンタクト構造
が形成される。
【０００８】一方、従来、ＭＯＳ型電解効果トランジス
タは、微細化に伴うゲート長の減少に起因するショート
チャネル効果やホットキャリアの抑制のためにＬＤＤ構
造を有している。
タは、微細化に伴うゲート長の減少に起因するショート
チャネル効果やホットキャリアの抑制のためにＬＤＤ構
造を有している。
【０００９】このＬＤＤ構造は、一般に、ＭＯＳ型電界
効果トランジスタの製造工程において次のようにして形
成される（特開平７−２０２１７９号公報）。
効果トランジスタの製造工程において次のようにして形
成される（特開平７−２０２１７９号公報）。
【００１０】まず、シリコン基板２０１上に素子分離領
域２０２及び酸化シリコン膜からなるゲート絶縁膜２０
３を形成し、このゲート絶縁膜２０３を含む基板表面に
不純物導入ポリシリコンを積層し、さらに酸化シリコン
膜を所定の厚さに積層する。次に、形成しようとするゲ
ート配線の形状を有するレジストパターンを形成し、こ
のレジストパターンをマスクとして異方性エッチングを
行い、図３（ａ）に示すように、不純物導入ポリシリコ
ンからなるゲート電極２０４及び酸化シリコン膜からな
るゲート上絶縁膜２０５を所定の形状に形成する。
域２０２及び酸化シリコン膜からなるゲート絶縁膜２０
３を形成し、このゲート絶縁膜２０３を含む基板表面に
不純物導入ポリシリコンを積層し、さらに酸化シリコン
膜を所定の厚さに積層する。次に、形成しようとするゲ
ート配線の形状を有するレジストパターンを形成し、こ
のレジストパターンをマスクとして異方性エッチングを
行い、図３（ａ）に示すように、不純物導入ポリシリコ
ンからなるゲート電極２０４及び酸化シリコン膜からな
るゲート上絶縁膜２０５を所定の形状に形成する。
【００１１】その後、図３（ｂ）に示すように、ゲート
上絶縁膜２０５が積層されたゲート電極２０４をマスク
として、比較的少ない注入量、低い注入エネルギーでイ
オン注入を全面に行い、ＬＤＤ領域２０７を形成する。
上絶縁膜２０５が積層されたゲート電極２０４をマスク
として、比較的少ない注入量、低い注入エネルギーでイ
オン注入を全面に行い、ＬＤＤ領域２０７を形成する。
【００１２】次に、図３（ｃ）に示すように、基板の全
面にＣＶＤにより酸化シリコン膜を形成し、続いて全面
エッチバックを行い、サイドウォール２０６を形成す
る。
面にＣＶＤにより酸化シリコン膜を形成し、続いて全面
エッチバックを行い、サイドウォール２０６を形成す
る。
【００１３】その後、図３（ｄ）に示すように、注入量
および注入エネルギーを大きくしてイオン注入を行い、
接合の深さが深く高濃度にドープされたソース／ドレイ
ン領域２０８を形成する。このイオン注入時において、
サイドウォール２０６はマスクの役割を果たす。これに
より、イオン注入による高濃度ドーピングに影響を受け
ることのない領域が形成され、ゲート下部のチャンネル
領域とソース／ドレイン領域２０８との間にＬＤＤ領域
２０７が残留形成される。
および注入エネルギーを大きくしてイオン注入を行い、
接合の深さが深く高濃度にドープされたソース／ドレイ
ン領域２０８を形成する。このイオン注入時において、
サイドウォール２０６はマスクの役割を果たす。これに
より、イオン注入による高濃度ドーピングに影響を受け
ることのない領域が形成され、ゲート下部のチャンネル
領域とソース／ドレイン領域２０８との間にＬＤＤ領域
２０７が残留形成される。
【００１４】
【発明が解決しようとする課題】上記セルフアラインコ
ンタクト構造を有するＤＲＡＭメモリセル領域と上記Ｌ
ＤＤ構造を有するＭＯＳ型電界効果トランジスタが形成
された周辺回路領域とが同一基板上に配置された半導体
装置を製造する場合において、近年の一層の微細化・高
密度化により、次のような問題が生じるようになった。
ンタクト構造を有するＤＲＡＭメモリセル領域と上記Ｌ
ＤＤ構造を有するＭＯＳ型電界効果トランジスタが形成
された周辺回路領域とが同一基板上に配置された半導体
装置を製造する場合において、近年の一層の微細化・高
密度化により、次のような問題が生じるようになった。
【００１５】メモリセル領域において集積度を高めるた
めにゲート間の間隔を狭くした結果、周辺回路のＬＤＤ
構造形成のために酸化シリコン膜を形成し全面エッチバ
ックを行いサイドウォールを形成すると、メモリセル領
域においてゲート間スペースがシリコン酸化膜で埋め込
まれるという問題が生じるようになった。現在、メモリ
セル領域のゲート間隔は０．２μｍ以下にまで狭くする
ことが求められており、一方、ＬＤＤ構造を形成するた
めのサイドウォールを構成するシリコン酸化膜の厚さは
通常０．１μｍ程度は必要である。このため、メモリセ
ル領域のゲート間スペースがシリコン酸化膜で埋め込ま
れてしまうのである。その結果、サイドウォール形成後
の製造プロセスにおいて以下のような問題が生じる。
めにゲート間の間隔を狭くした結果、周辺回路のＬＤＤ
構造形成のために酸化シリコン膜を形成し全面エッチバ
ックを行いサイドウォールを形成すると、メモリセル領
域においてゲート間スペースがシリコン酸化膜で埋め込
まれるという問題が生じるようになった。現在、メモリ
セル領域のゲート間隔は０．２μｍ以下にまで狭くする
ことが求められており、一方、ＬＤＤ構造を形成するた
めのサイドウォールを構成するシリコン酸化膜の厚さは
通常０．１μｍ程度は必要である。このため、メモリセ
ル領域のゲート間スペースがシリコン酸化膜で埋め込ま
れてしまうのである。その結果、サイドウォール形成後
の製造プロセスにおいて以下のような問題が生じる。
【００１６】図４及び図５はＤＲＡＭメモリセル領域Ｒ
mcとその周辺回路領域Ｒpcの製造工程断面図である。
mcとその周辺回路領域Ｒpcの製造工程断面図である。
【００１７】まず、図４（ａ）に示すように、半導体基
板３０１上に素子分離領域３０２及び酸化シリコン膜か
らなるゲート絶縁膜（不図示）を形成し、このゲート絶
縁膜を含む基板表面に不純物導入ポリシリコンを積層
し、さらに酸化シリコン膜からなる絶縁膜を積層する。
板３０１上に素子分離領域３０２及び酸化シリコン膜か
らなるゲート絶縁膜（不図示）を形成し、このゲート絶
縁膜を含む基板表面に不純物導入ポリシリコンを積層
し、さらに酸化シリコン膜からなる絶縁膜を積層する。
【００１８】続いて、形成しようとするゲート配線の形
状を有するレジストパターンを形成し、このレジストパ
ターンをマスクとして異方性エッチングを行い、同図に
示すように、不純物導入ポリシリコンからなるゲート電
極３０４及び酸化シリコン膜からなるゲート上絶縁膜３
０５を所定の形状に形成する。
状を有するレジストパターンを形成し、このレジストパ
ターンをマスクとして異方性エッチングを行い、同図に
示すように、不純物導入ポリシリコンからなるゲート電
極３０４及び酸化シリコン膜からなるゲート上絶縁膜３
０５を所定の形状に形成する。
【００１９】その後、図４（ｂ）に示すように、ゲート
上絶縁膜３０５が積層されたゲート電極３０４と素子分
離領域３０２をマスクとして、比較的少ない注入量、低
い注入エネルギーでイオン注入を周辺回路領域Ｒpcに行
い、ＬＤＤ領域３０７を形成する。一方、メモリセル領
域Ｒmcには所定の条件でイオン注入を行ってソース／ド
レイン領域３１１を形成する。
上絶縁膜３０５が積層されたゲート電極３０４と素子分
離領域３０２をマスクとして、比較的少ない注入量、低
い注入エネルギーでイオン注入を周辺回路領域Ｒpcに行
い、ＬＤＤ領域３０７を形成する。一方、メモリセル領
域Ｒmcには所定の条件でイオン注入を行ってソース／ド
レイン領域３１１を形成する。
【００２０】次に、図４（ｃ）に示すように、基板の全
面にＣＶＤにより酸化シリコン膜を形成し、続いて全面
エッチバックを行い、サイドウォール３０６を形成す
る。
面にＣＶＤにより酸化シリコン膜を形成し、続いて全面
エッチバックを行い、サイドウォール３０６を形成す
る。
【００２１】次いで、図４（ｄ）に示すように、周辺回
路領域Ｒpcに、注入量および注入エネルギーを大きくし
てイオン注入を行い、接合の深さが深く高濃度にドープ
されたソース／ドレイン領域３０８を形成する。これに
よりＬＤＤ構造が形成される。
路領域Ｒpcに、注入量および注入エネルギーを大きくし
てイオン注入を行い、接合の深さが深く高濃度にドープ
されたソース／ドレイン領域３０８を形成する。これに
よりＬＤＤ構造が形成される。
【００２２】ここで、図４（ｃ）に示す工程において、
メモリセル領域Ｒmcのゲート間隔が狭い場合、サイドウ
ォール３０６を形成したときに、ゲート間スペースがサ
イドウォール形成用の酸化シリコン膜で埋め込まれてし
まう。この場合において周辺回路領域ＲpcにＬＤＤ構造
を形成した状態を図５（ａ）に示す。
メモリセル領域Ｒmcのゲート間隔が狭い場合、サイドウ
ォール３０６を形成したときに、ゲート間スペースがサ
イドウォール形成用の酸化シリコン膜で埋め込まれてし
まう。この場合において周辺回路領域ＲpcにＬＤＤ構造
を形成した状態を図５（ａ）に示す。
【００２３】その後、図５（ｂ）に示すように、全面
に、電気的絶縁のため及びコンタクトホール形成の際の
エッチングストッパとしての下地絶縁膜３１２を形成す
る。
に、電気的絶縁のため及びコンタクトホール形成の際の
エッチングストッパとしての下地絶縁膜３１２を形成す
る。
【００２４】さらに、下地絶縁膜３１２上に層間絶縁膜
３０９を形成し、この層間絶縁膜３０９上にコンタクト
ホールの開口形状をもつレジストパターンを形成する。
３０９を形成し、この層間絶縁膜３０９上にコンタクト
ホールの開口形状をもつレジストパターンを形成する。
【００２５】次に、図４（ｃ）に示すように、レジスト
パターン（不図示）をマスクとして、層間絶縁膜３０９
を下地絶縁膜３１２に対して選択的に異方性エッチング
し、下地絶縁膜を３１２を露出させる。続いて、基板表
面を露出させるために、さらにエッチングを行う。この
とき、周辺回路領域Ｒpcではコンタクトホール３１３が
形成されるが、メモリセル領域Ｒmcにおいては、ゲート
間スペースに埋め込まれた酸化シリコン膜を除去しなけ
ればならないため開口が困難となる。すなわち、さらに
エッチングを続行すると、図５（ｄ）に示すように、ゲ
ート上絶縁膜３０５の一部が除去されたり、ゲート電極
側壁付近のシリコン酸化膜が除去されるため、ゲート電
極の露出部３１４が形成される。このまま、開口された
ホールに導電性材料を埋め込むと短絡不良が生じる。
パターン（不図示）をマスクとして、層間絶縁膜３０９
を下地絶縁膜３１２に対して選択的に異方性エッチング
し、下地絶縁膜を３１２を露出させる。続いて、基板表
面を露出させるために、さらにエッチングを行う。この
とき、周辺回路領域Ｒpcではコンタクトホール３１３が
形成されるが、メモリセル領域Ｒmcにおいては、ゲート
間スペースに埋め込まれた酸化シリコン膜を除去しなけ
ればならないため開口が困難となる。すなわち、さらに
エッチングを続行すると、図５（ｄ）に示すように、ゲ
ート上絶縁膜３０５の一部が除去されたり、ゲート電極
側壁付近のシリコン酸化膜が除去されるため、ゲート電
極の露出部３１４が形成される。このまま、開口された
ホールに導電性材料を埋め込むと短絡不良が生じる。
【００２６】このような問題を解決するために、特開平
８−１３９３１４号公報には、層間絶縁膜を形成しない
で直接ビット線とのコンタクトを形成する場合ではある
が、次のような製造方法が開示されている。
８−１３９３１４号公報には、層間絶縁膜を形成しない
で直接ビット線とのコンタクトを形成する場合ではある
が、次のような製造方法が開示されている。
【００２７】まず、前述の図４（ａ）、（ｂ）を用いて
説明した方法と同様にして、図６（ａ）に示す構造を形
成する。
説明した方法と同様にして、図６（ａ）に示す構造を形
成する。
【００２８】次に、図６（ｂ）に示すように、全面にＣ
ＶＤ酸化膜からなる下地絶縁膜３１２を形成し、その
後、導電性の多結晶シリコン（又はアモルファスシリコ
ン）膜を全面に形成し、異方性ドライエッチングにより
全面エッチバックしてサイドウォール３０６を形成す
る。その際、メモリセル領域Ｒmcでは、ゲート間スペー
スが多結晶シリコンで埋め込まれる。
ＶＤ酸化膜からなる下地絶縁膜３１２を形成し、その
後、導電性の多結晶シリコン（又はアモルファスシリコ
ン）膜を全面に形成し、異方性ドライエッチングにより
全面エッチバックしてサイドウォール３０６を形成す
る。その際、メモリセル領域Ｒmcでは、ゲート間スペー
スが多結晶シリコンで埋め込まれる。
【００２９】続いて、下地絶縁膜３１２の上から不純物
のイオン注入を行って、同図に示すように、高濃度ソー
ス／ドレイン領域３０８を形成する。
のイオン注入を行って、同図に示すように、高濃度ソー
ス／ドレイン領域３０８を形成する。
【００３０】次に、図６（ｃ）に示すように、レジスト
パターン３１０を形成し、このレジストパターンをマス
クとして、下地絶縁膜３１２の一部をエッチングして、
基板表面の活性領域（不純物拡散領域）の一部を露出さ
せてコンタクトホール３１３を形成する。このとき、メ
モリセル領域Ｒmcでは、ゲート間スペースに埋め込まれ
たサイドウォールを構成する多結晶シリコンもエッチン
グする必要があるが、この多結晶シリコンは、下地絶縁
膜３１２を構成する酸化シリコン膜に対してエッチング
選択比が高く、また、下地絶縁膜３１２はゲート上絶縁
膜３０５と比較して薄いので、下地絶縁膜３１２のエッ
チング時にゲート電極３０４が露出することなく自己整
合的にコンタクトホールを形成できる。
パターン３１０を形成し、このレジストパターンをマス
クとして、下地絶縁膜３１２の一部をエッチングして、
基板表面の活性領域（不純物拡散領域）の一部を露出さ
せてコンタクトホール３１３を形成する。このとき、メ
モリセル領域Ｒmcでは、ゲート間スペースに埋め込まれ
たサイドウォールを構成する多結晶シリコンもエッチン
グする必要があるが、この多結晶シリコンは、下地絶縁
膜３１２を構成する酸化シリコン膜に対してエッチング
選択比が高く、また、下地絶縁膜３１２はゲート上絶縁
膜３０５と比較して薄いので、下地絶縁膜３１２のエッ
チング時にゲート電極３０４が露出することなく自己整
合的にコンタクトホールを形成できる。
【００３１】その後、レジストパターン３１０を除去し
た後、コンタクトホール３１３を介して基板表面の活性
領域に電気的に接続するビット線の形成を行う。
た後、コンタクトホール３１３を介して基板表面の活性
領域に電気的に接続するビット線の形成を行う。
【００３２】しかしながら、このような製造方法は、層
間絶縁膜を形成した後にコンタクトホールを形成する場
合に適用すると、酸化シリコン膜からなる下地絶縁膜
は、酸化シリコン膜やＢＰＳＧ膜等からなる層間絶縁膜
に対してエッチング選択比が同じあるいは近いため、メ
モリセル領域Ｒmcでは自己整合的にコンタクトホールを
形成できず（すなわちセルフアラインコンタクト構造を
形成できず）、コンタクトホールの形成時にホール内に
ゲート電極を露出させてしまう。また、周辺回路領域Ｒ
pcでは、コンタクトホール形成時に下地絶縁膜３１２が
エッチングストッパ膜として機能せず、良好なコンタク
トホールの形成が困難となる。
間絶縁膜を形成した後にコンタクトホールを形成する場
合に適用すると、酸化シリコン膜からなる下地絶縁膜
は、酸化シリコン膜やＢＰＳＧ膜等からなる層間絶縁膜
に対してエッチング選択比が同じあるいは近いため、メ
モリセル領域Ｒmcでは自己整合的にコンタクトホールを
形成できず（すなわちセルフアラインコンタクト構造を
形成できず）、コンタクトホールの形成時にホール内に
ゲート電極を露出させてしまう。また、周辺回路領域Ｒ
pcでは、コンタクトホール形成時に下地絶縁膜３１２が
エッチングストッパ膜として機能せず、良好なコンタク
トホールの形成が困難となる。
【００３３】一方、特開平１０−２０００６７号公報に
は、セルフアラインコンタクト構造は形成しないが、ゲ
ート間スペースを確保するためにサイドウォールを除去
する工程を有するＣＯＢ型ＤＲＡＭの製造方法が開示さ
れている。
は、セルフアラインコンタクト構造は形成しないが、ゲ
ート間スペースを確保するためにサイドウォールを除去
する工程を有するＣＯＢ型ＤＲＡＭの製造方法が開示さ
れている。
【００３４】まず、図７（ａ）に示すように、Ｐ型基板
（PSUB）にＮウェル（NWELL）を形成した後、そのＮウ
ェル内にＰウェル（PWELL）を形成した基板を用い、基
板上に素子分離領域４２０及びゲート絶縁膜（不図示）
を形成した後、不純物導入ポリシリコン膜４３１ａをＣ
ＶＤにより積層し、さらにタングステンシリサイド膜４
３１ｂを積層する。続いて、ゲート配線の形状を有する
レジストパターンを形成し、このレジストパターンをマ
スクとしてエッチングを行い、ゲート電極４３１を形成
する。その後、ゲート電極４３１と素子分離領域４２０
をマスクとしてイオン注入を行い、ＬＤＤ領域４１１を
形成する。
（PSUB）にＮウェル（NWELL）を形成した後、そのＮウ
ェル内にＰウェル（PWELL）を形成した基板を用い、基
板上に素子分離領域４２０及びゲート絶縁膜（不図示）
を形成した後、不純物導入ポリシリコン膜４３１ａをＣ
ＶＤにより積層し、さらにタングステンシリサイド膜４
３１ｂを積層する。続いて、ゲート配線の形状を有する
レジストパターンを形成し、このレジストパターンをマ
スクとしてエッチングを行い、ゲート電極４３１を形成
する。その後、ゲート電極４３１と素子分離領域４２０
をマスクとしてイオン注入を行い、ＬＤＤ領域４１１を
形成する。
【００３５】次に、図７（ｂ）に示すように、エッチン
グマスク（エッチングストッパ膜）として酸化シリコン
膜４２１を形成した後、ポリシリコン（多結晶シリコ
ン）膜を形成し、これを異方性エッチングによりエッチ
バックしてサイドウォール４４１を形成する。その後、
Ｎチャネル領域およびＰチャネル領域にそれぞれ所定の
条件でイオン注入を行い、ソース／ドレイン領域４１２
を形成し、ＬＤＤ構造を形成する。
グマスク（エッチングストッパ膜）として酸化シリコン
膜４２１を形成した後、ポリシリコン（多結晶シリコ
ン）膜を形成し、これを異方性エッチングによりエッチ
バックしてサイドウォール４４１を形成する。その後、
Ｎチャネル領域およびＰチャネル領域にそれぞれ所定の
条件でイオン注入を行い、ソース／ドレイン領域４１２
を形成し、ＬＤＤ構造を形成する。
【００３６】次に、図７（ｃ）に示すように、ポリシリ
コンで構成されるサイドウォール４４１を除去した後、
低圧ＣＶＤ法により窒化シリコン膜４２２を数十ｎｍ程
度の膜厚で堆積し、さらにその上に、層間絶縁膜である
ＮＳＧ膜４２３及びＢＰＳＧ膜４２４を形成する。
コンで構成されるサイドウォール４４１を除去した後、
低圧ＣＶＤ法により窒化シリコン膜４２２を数十ｎｍ程
度の膜厚で堆積し、さらにその上に、層間絶縁膜である
ＮＳＧ膜４２３及びＢＰＳＧ膜４２４を形成する。
【００３７】次いで、図８（ｄ）に示すように、ＢＰＳ
Ｇ膜４２４をリフローして平坦化した後、ポリシリコン
膜４４２をＣＶＤにより堆積し、その上にレジストパタ
ーンＲ１を形成する。
Ｇ膜４２４をリフローして平坦化した後、ポリシリコン
膜４４２をＣＶＤにより堆積し、その上にレジストパタ
ーンＲ１を形成する。
【００３８】次に、このレジストパターンＲ１をマスク
として、ポリシリコン膜４４２、ＢＰＳＧ膜４２４、Ｎ
ＳＧ膜４２３を順次異方性エッチングし、ゲート電極上
でエッチングを停止する。このとき、ゲート電極４３１
は窒化シリコン膜４２２で覆われているため、このエッ
チングでゲート電極４３１が露出することはない。次
に、図８（ｅ）に示すように、レジストパターンＲ１を
除去した後、ポリシリコン膜４４２をＣＶＤにより堆積
し、これを異方性エッチングすることによりホール内壁
にポリシリコンで構成されるサイドウォール４４２ａを
形成する。そして、ポリシリコン膜４４２、サイドウォ
ール４４２ａをマスクとしてＮＳＧ膜４２３、窒化シリ
コン膜４２２を順次異方性エッチングして、シュリンク
されたコンタクトホールNCH、BCHを同時に開口する。そ
の後、コンタクトホールに不純物導入ポリシリコンを埋
め込んでコンタクトを形成する。
として、ポリシリコン膜４４２、ＢＰＳＧ膜４２４、Ｎ
ＳＧ膜４２３を順次異方性エッチングし、ゲート電極上
でエッチングを停止する。このとき、ゲート電極４３１
は窒化シリコン膜４２２で覆われているため、このエッ
チングでゲート電極４３１が露出することはない。次
に、図８（ｅ）に示すように、レジストパターンＲ１を
除去した後、ポリシリコン膜４４２をＣＶＤにより堆積
し、これを異方性エッチングすることによりホール内壁
にポリシリコンで構成されるサイドウォール４４２ａを
形成する。そして、ポリシリコン膜４４２、サイドウォ
ール４４２ａをマスクとしてＮＳＧ膜４２３、窒化シリ
コン膜４２２を順次異方性エッチングして、シュリンク
されたコンタクトホールNCH、BCHを同時に開口する。そ
の後、コンタクトホールに不純物導入ポリシリコンを埋
め込んでコンタクトを形成する。
【００３９】上記の方法は、いずれにおいても、サイド
ウォールの形成工程におけるエッチバック時のエッチン
グストッパ膜（下地絶縁膜３１２、酸化シリコン膜４２
１）が酸化シリコン膜で構成され、そのため、サイドウ
ォールを構成する材料は、この酸化シリコン膜に対して
エッチング選択比の大きいポリシリコンやアモルファス
シリコンに制限されている。
ウォールの形成工程におけるエッチバック時のエッチン
グストッパ膜（下地絶縁膜３１２、酸化シリコン膜４２
１）が酸化シリコン膜で構成され、そのため、サイドウ
ォールを構成する材料は、この酸化シリコン膜に対して
エッチング選択比の大きいポリシリコンやアモルファス
シリコンに制限されている。
【００４０】そこで本発明の目的は、ＬＤＤ構造を有す
る素子領域とセルフアラインコンタクト構造を有する素
子領域が同一基板上に形成された半導体装置の製造方法
において、微細化・高密度化によりゲート間スペースが
縮小された構造であっても、ＬＤＤ構造を同一基板上の
他の領域で形成しながら、良好なセルフアラインコンタ
クト構造の形成が可能な、新たな製造方法を提供するこ
とにある。
る素子領域とセルフアラインコンタクト構造を有する素
子領域が同一基板上に形成された半導体装置の製造方法
において、微細化・高密度化によりゲート間スペースが
縮小された構造であっても、ＬＤＤ構造を同一基板上の
他の領域で形成しながら、良好なセルフアラインコンタ
クト構造の形成が可能な、新たな製造方法を提供するこ
とにある。
【００４１】
【課題を解決するための手段】本発明は、半導体基板上
に形成された窒化シリコン膜を介して前記半導体基板に
イオン注入を行った後、前記窒化シリコン膜を熱処理す
ることを特徴とする半導体装置の製造方法に関する。
に形成された窒化シリコン膜を介して前記半導体基板に
イオン注入を行った後、前記窒化シリコン膜を熱処理す
ることを特徴とする半導体装置の製造方法に関する。
【００４２】また本発明は、ＬＤＤ構造を有する第１素
子領域とセルフアラインコンタクト構造を有する第２素
子領域が同一基板上に形成された半導体装置の製造方法
において、半導体基板上に導電膜を形成し、その上に第
１絶縁膜を積層し、次いでフォトリソグラフィによって
上面にゲート上絶縁膜が積層されたゲート電極を形成す
る工程と、第１素子領域においてＬＤＤ領域を形成し、
第２素子領域においてソース／ドレイン領域を形成する
工程と、少なくとも第１素子領域および第２素子領域を
含む領域の全面に窒化シリコン膜を形成する工程と、少
なくとも第１素子領域および第２素子領域を含む領域の
全面に、窒化シリコン膜に対してエッチング選択比が大
きい第２絶縁膜を形成し、これを異方性エッチングによ
りエッチバックして、第１素子領域においてはゲート電
極およびゲート上絶縁膜の側面に前記窒化シリコン膜を
介してサイドウォールが形成され、第２素子領域におい
てはゲート間スペースに第２絶縁膜が形成される工程
と、少なくとも第１素子領域を含む領域の全面にイオン
注入を行ってソース／ドレイン領域を形成し、第１素子
領域にＬＤＤ構造を形成する工程と、不活性ガス雰囲気
で熱処理を行った後に、第１素子領域のサイドウォール
を構成する第２絶縁膜と第２素子領域のゲート間スペー
スに形成された第２絶縁膜をエッチング除去する工程
と、層間絶縁膜を形成した後、第１素子領域および第２
素子領域にそれぞれ異方性エッチングによりコンタクト
ホールを開口して、基板表面のソース／ドレイン領域の
一部をそれぞれ露出させる工程と、各コンタクトホール
に導電性材料を埋め込んでコンタクトを形成し、第２素
子領域ではセルフアラインコンタクト構造が形成される
工程を有することを特徴とする半導体装置の製造方法に
関する。
子領域とセルフアラインコンタクト構造を有する第２素
子領域が同一基板上に形成された半導体装置の製造方法
において、半導体基板上に導電膜を形成し、その上に第
１絶縁膜を積層し、次いでフォトリソグラフィによって
上面にゲート上絶縁膜が積層されたゲート電極を形成す
る工程と、第１素子領域においてＬＤＤ領域を形成し、
第２素子領域においてソース／ドレイン領域を形成する
工程と、少なくとも第１素子領域および第２素子領域を
含む領域の全面に窒化シリコン膜を形成する工程と、少
なくとも第１素子領域および第２素子領域を含む領域の
全面に、窒化シリコン膜に対してエッチング選択比が大
きい第２絶縁膜を形成し、これを異方性エッチングによ
りエッチバックして、第１素子領域においてはゲート電
極およびゲート上絶縁膜の側面に前記窒化シリコン膜を
介してサイドウォールが形成され、第２素子領域におい
てはゲート間スペースに第２絶縁膜が形成される工程
と、少なくとも第１素子領域を含む領域の全面にイオン
注入を行ってソース／ドレイン領域を形成し、第１素子
領域にＬＤＤ構造を形成する工程と、不活性ガス雰囲気
で熱処理を行った後に、第１素子領域のサイドウォール
を構成する第２絶縁膜と第２素子領域のゲート間スペー
スに形成された第２絶縁膜をエッチング除去する工程
と、層間絶縁膜を形成した後、第１素子領域および第２
素子領域にそれぞれ異方性エッチングによりコンタクト
ホールを開口して、基板表面のソース／ドレイン領域の
一部をそれぞれ露出させる工程と、各コンタクトホール
に導電性材料を埋め込んでコンタクトを形成し、第２素
子領域ではセルフアラインコンタクト構造が形成される
工程を有することを特徴とする半導体装置の製造方法に
関する。
【００４３】
【発明の実施の形態】以下、本発明の好適な実施の形態
について説明する。
について説明する。
【００４４】まず、図１（ａ）に示すように、半導体基
板１上に素子分離領域２及び酸化シリコン膜からなるゲ
ート絶縁膜（不図示）を形成し、このゲート絶縁膜を含
む基板表面にＣＶＤ法等により不純物導入ポリシリコン
を積層し、さらに酸化シリコンや窒化シリコン等からな
る絶縁膜を積層する。
板１上に素子分離領域２及び酸化シリコン膜からなるゲ
ート絶縁膜（不図示）を形成し、このゲート絶縁膜を含
む基板表面にＣＶＤ法等により不純物導入ポリシリコン
を積層し、さらに酸化シリコンや窒化シリコン等からな
る絶縁膜を積層する。
【００４５】続いて、形成しようとするゲート配線の形
状を有するレジストパターンを形成し、このレジストパ
ターンをマスクとして異方性エッチングを行い、同図に
示すように、不純物導入ポリシリコンからなるゲート電
極４及び酸化シリコン膜からなるゲート上絶縁膜５を所
定の形状に形成する。
状を有するレジストパターンを形成し、このレジストパ
ターンをマスクとして異方性エッチングを行い、同図に
示すように、不純物導入ポリシリコンからなるゲート電
極４及び酸化シリコン膜からなるゲート上絶縁膜５を所
定の形状に形成する。
【００４６】その後、図１（ｂ）に示すように、ゲート
上絶縁膜５が積層されたゲート電極４と素子分離領域２
をマスクとして、比較的少ない注入量、低い注入エネル
ギーでイオン注入を周辺回路領域Ｒpcに行い、ＬＤＤ領
域７を形成する。一方、メモリセル領域Ｒmcには所定の
条件でイオン注入を行ってソース／ドレイン領域１１を
形成する。その際、Ｎチャネル領域、Ｐチャネル領域が
それぞれ窓開けされたレジストパターンを順次形成し、
Ｎチャネル領域にはヒ素又はリンを、Ｐチャネル領域に
はＢＦ2をイオン注入する。ＬＤＤ領域７の形成のため
には、イオン注入量は１×１０12〜１×１０14atom／cm
2、注入エネルギーは数十ｋｅＶで行うことが好まし
い。メモリセル領域Ｒmcのソース／ドレイン領域１１
は、イオン注入量１×１０15〜１×１０16atom／cm2、
注入エネルギーは数十〜百数十ｋｅＶで形成することが
できる。
上絶縁膜５が積層されたゲート電極４と素子分離領域２
をマスクとして、比較的少ない注入量、低い注入エネル
ギーでイオン注入を周辺回路領域Ｒpcに行い、ＬＤＤ領
域７を形成する。一方、メモリセル領域Ｒmcには所定の
条件でイオン注入を行ってソース／ドレイン領域１１を
形成する。その際、Ｎチャネル領域、Ｐチャネル領域が
それぞれ窓開けされたレジストパターンを順次形成し、
Ｎチャネル領域にはヒ素又はリンを、Ｐチャネル領域に
はＢＦ2をイオン注入する。ＬＤＤ領域７の形成のため
には、イオン注入量は１×１０12〜１×１０14atom／cm
2、注入エネルギーは数十ｋｅＶで行うことが好まし
い。メモリセル領域Ｒmcのソース／ドレイン領域１１
は、イオン注入量１×１０15〜１×１０16atom／cm2、
注入エネルギーは数十〜百数十ｋｅＶで形成することが
できる。
【００４７】次に、図１（ｃ）に示すように、少なくと
もメモリセル領域Ｒmc及び周辺回路領域Ｒpcを含む領域
の全面に下地絶縁膜として窒化シリコン膜１２を形成す
る。この窒化シリコン膜１２は、ＬＤＤ構造形成用のサ
イドウォールを形成する工程におけるエッチバック時の
エッチングストッパ膜として機能する。また、その後に
行うサイドウォールのエッチング除去において、基板表
面の保護マスクとしても機能する。さらに、周辺回路領
域Ｒpcにおいて、層間絶縁膜上の配線と基板表面の不純
物拡散領域とのコンタクト形成のためのコンタクトホー
ル開口の際においてエッチングストッパ膜としての役割
も有する。
もメモリセル領域Ｒmc及び周辺回路領域Ｒpcを含む領域
の全面に下地絶縁膜として窒化シリコン膜１２を形成す
る。この窒化シリコン膜１２は、ＬＤＤ構造形成用のサ
イドウォールを形成する工程におけるエッチバック時の
エッチングストッパ膜として機能する。また、その後に
行うサイドウォールのエッチング除去において、基板表
面の保護マスクとしても機能する。さらに、周辺回路領
域Ｒpcにおいて、層間絶縁膜上の配線と基板表面の不純
物拡散領域とのコンタクト形成のためのコンタクトホー
ル開口の際においてエッチングストッパ膜としての役割
も有する。
【００４８】このような窒化シリコン膜１２の厚さは、
上記役割の点で１０ｎｍ以上であることが好ましく、例
えば２０ｎｍ程度もあれば上記効果を十分に発揮するこ
とができる。また厚さの上限は１００ｎｍ以下が好まし
く、５０ｎｍ以下がより好ましい。このシリコン窒化膜
の厚さは、ＬＤＤ構造の形成において、ＬＤＤ領域のチ
ャネル方向の長さ（ゲート下部のチャネル領域とソース
／ドレイン領域と間の距離）にも影響するため、サイド
ウォールを構成する絶縁膜の厚さとともに適宜考慮して
設定する。また、ＬＤＤ構造の形成において、ソース／
ドレイン領域８を形成するための高濃度イオン注入は、
この窒化シリコン膜１２を介して行うため、十分なイオ
ン注入を行う観点からも窒化シリコン膜が厚過ぎること
は望ましくなく、上記範囲の適度な厚みとすることが好
ましい。
上記役割の点で１０ｎｍ以上であることが好ましく、例
えば２０ｎｍ程度もあれば上記効果を十分に発揮するこ
とができる。また厚さの上限は１００ｎｍ以下が好まし
く、５０ｎｍ以下がより好ましい。このシリコン窒化膜
の厚さは、ＬＤＤ構造の形成において、ＬＤＤ領域のチ
ャネル方向の長さ（ゲート下部のチャネル領域とソース
／ドレイン領域と間の距離）にも影響するため、サイド
ウォールを構成する絶縁膜の厚さとともに適宜考慮して
設定する。また、ＬＤＤ構造の形成において、ソース／
ドレイン領域８を形成するための高濃度イオン注入は、
この窒化シリコン膜１２を介して行うため、十分なイオ
ン注入を行う観点からも窒化シリコン膜が厚過ぎること
は望ましくなく、上記範囲の適度な厚みとすることが好
ましい。
【００４９】このような窒化シリコン膜１２の形成方法
としては、ＣＶＤ法等により行うことができる。特に、
良好なステップカバレッジが得られるＬＰＣＶＤ法によ
り行うことが好ましい。
としては、ＣＶＤ法等により行うことができる。特に、
良好なステップカバレッジが得られるＬＰＣＶＤ法によ
り行うことが好ましい。
【００５０】なお、この窒化シリコン膜１２は、ＣＶＤ
法等により酸化シリコン膜を形成した後、この酸化シリ
コン膜上に積層してもよい。この酸化シリコン膜によ
り、コンタクトホールの開口を深さ方向においてより高
精度に行うことができる。また、シリコン基板と窒化シ
リコン膜との応力緩和に寄与する。
法等により酸化シリコン膜を形成した後、この酸化シリ
コン膜上に積層してもよい。この酸化シリコン膜によ
り、コンタクトホールの開口を深さ方向においてより高
精度に行うことができる。また、シリコン基板と窒化シ
リコン膜との応力緩和に寄与する。
【００５１】次に、図１（ｃ）に示すように、少なくと
もメモリセル領域Ｒmc及び周辺回路領域Ｒpcを含む領域
の全面に絶縁膜を形成し、異方性ドライエッチングによ
りエッチバックしてサイドウォール６を形成する。この
サイドウォールを構成する絶縁膜の材料としては、窒化
シリコンに対して十分に大きなエッチング選択比を有す
るものを用いる。また、サイドウォールを構成する絶縁
膜の材料は、後の工程でこの絶縁膜をエッチング除去す
る必要があることから、例えばフッ酸含有溶液を用いた
ウェットエッチングで容易にエッチング除去可能なもの
であることが好ましい。このような絶縁膜材料として
は、例えば、従来サイドウォールの材料として最もよく
使用されている酸化シリコンを用いることができる。酸
化シリコン膜は、ＣＶＤ等によって膜厚制御を高精度か
つ容易に行うことができ、堆積後エッチバックにより所
望のサイドウォールを形成することができる。その他、
サイドウォールを構成する絶縁膜の材料としては、ポリ
シリコン（多結晶シリコン）やアモルファスシリコン、
ＰＳＧ等も使用することができる。
もメモリセル領域Ｒmc及び周辺回路領域Ｒpcを含む領域
の全面に絶縁膜を形成し、異方性ドライエッチングによ
りエッチバックしてサイドウォール６を形成する。この
サイドウォールを構成する絶縁膜の材料としては、窒化
シリコンに対して十分に大きなエッチング選択比を有す
るものを用いる。また、サイドウォールを構成する絶縁
膜の材料は、後の工程でこの絶縁膜をエッチング除去す
る必要があることから、例えばフッ酸含有溶液を用いた
ウェットエッチングで容易にエッチング除去可能なもの
であることが好ましい。このような絶縁膜材料として
は、例えば、従来サイドウォールの材料として最もよく
使用されている酸化シリコンを用いることができる。酸
化シリコン膜は、ＣＶＤ等によって膜厚制御を高精度か
つ容易に行うことができ、堆積後エッチバックにより所
望のサイドウォールを形成することができる。その他、
サイドウォールを構成する絶縁膜の材料としては、ポリ
シリコン（多結晶シリコン）やアモルファスシリコン、
ＰＳＧ等も使用することができる。
【００５２】サイドウォールを構成する絶縁膜の厚さ
は、ＬＤＤ領域のチャネル方向の長さに影響するため、
前記の下地絶縁膜を構成する窒化シリコン膜１２の厚さ
とともに、所定のＬＤＤ領域のチャネル方向の長さに応
じて適宜考慮して設定する。具体的には、この絶縁膜の
厚さは５０ｎｍ以上であることが好ましく、一方、上限
は２００ｎｍ以下が好ましい。
は、ＬＤＤ領域のチャネル方向の長さに影響するため、
前記の下地絶縁膜を構成する窒化シリコン膜１２の厚さ
とともに、所定のＬＤＤ領域のチャネル方向の長さに応
じて適宜考慮して設定する。具体的には、この絶縁膜の
厚さは５０ｎｍ以上であることが好ましく、一方、上限
は２００ｎｍ以下が好ましい。
【００５３】上記のようしてサイドウォールを形成した
後においては、例えばサイドウォールを構成する絶縁膜
の厚さを１００ｎｍ以上に設定した場合は、メモリセル
領域Ｒmcのゲート間の間隔が２００ｎｍ以下であると、
ゲート間スペースは図１（ｃ）に示すように埋め込まれ
てしまう。本願発明の製造方法は、このような、セルフ
アラインコンタクト構造を有する素子領域のゲート電極
の間隔が、ＬＤＤ構造のサイドウォールを構成する絶縁
膜の厚さの２倍以下である半導体装置の製造に好適なも
のである。
後においては、例えばサイドウォールを構成する絶縁膜
の厚さを１００ｎｍ以上に設定した場合は、メモリセル
領域Ｒmcのゲート間の間隔が２００ｎｍ以下であると、
ゲート間スペースは図１（ｃ）に示すように埋め込まれ
てしまう。本願発明の製造方法は、このような、セルフ
アラインコンタクト構造を有する素子領域のゲート電極
の間隔が、ＬＤＤ構造のサイドウォールを構成する絶縁
膜の厚さの２倍以下である半導体装置の製造に好適なも
のである。
【００５４】次に、図１（ｄ）に示すように、基板上か
ら、ゲート上絶縁膜５が積層されたゲート電極４、ゲー
ト電極側壁の窒化シリコン膜１２、サイドウォール６及
び素子分離領域２をマスクとし、下地絶縁膜を構成する
窒化シリコン膜１２を介して、前述のＬＤＤ領域７の形
成時よりも大きなイオン注入量、注入エネルギーでイオ
ン注入を行って、高濃度で深い接合のソース／ドレイン
領域８を形成する。これにより、ＬＤＤ構造が形成され
る。このときのイオン注入は、Ｎチャネル領域であれば
ヒ素又はリンを、Ｐチャネル領域であればＢＦ2をイオ
ン注入し、イオン注入量は１×１０15〜１×１０16atom
／cm2、注入エネルギーは数十〜百数十ｋｅＶで行うこ
とができる。
ら、ゲート上絶縁膜５が積層されたゲート電極４、ゲー
ト電極側壁の窒化シリコン膜１２、サイドウォール６及
び素子分離領域２をマスクとし、下地絶縁膜を構成する
窒化シリコン膜１２を介して、前述のＬＤＤ領域７の形
成時よりも大きなイオン注入量、注入エネルギーでイオ
ン注入を行って、高濃度で深い接合のソース／ドレイン
領域８を形成する。これにより、ＬＤＤ構造が形成され
る。このときのイオン注入は、Ｎチャネル領域であれば
ヒ素又はリンを、Ｐチャネル領域であればＢＦ2をイオ
ン注入し、イオン注入量は１×１０15〜１×１０16atom
／cm2、注入エネルギーは数十〜百数十ｋｅＶで行うこ
とができる。
【００５５】その後、不活性ガス雰囲気下で熱処理（ア
ニール）を行う。その際、不活性ガス雰囲気としては、
窒素、ヘリウム、ネオン、アルゴン等の不活性ガス、あ
るいはこれらの混合ガスを用いることができる。なかで
も、工業的製造の点から、窒素またはアルゴン、あるい
はこれらの混合ガスが好ましい。さらには、窒素ガスが
より好ましい。
ニール）を行う。その際、不活性ガス雰囲気としては、
窒素、ヘリウム、ネオン、アルゴン等の不活性ガス、あ
るいはこれらの混合ガスを用いることができる。なかで
も、工業的製造の点から、窒素またはアルゴン、あるい
はこれらの混合ガスが好ましい。さらには、窒素ガスが
より好ましい。
【００５６】圧力は、常圧でよいが、加圧下あるいは減
圧下で行ってもよい。熱処理温度は７００℃以上が好ま
しく、７５０℃以上がより好ましい。一方、熱処理温度
の上限は９００℃以下が好ましく、８５０℃以下がより
好ましい。熱処理時間は、熱処理温度等により適宜設定
されるが、５分〜１０時間、条件によっては５分〜３０
分程度行えばよい。熱処理装置としては、通常の熱処理
に使用される熱拡散炉や、ＲＴＰ、ＲＴＡ等のランプア
ニール装置などを用いることができる。アニールの条件
は、既に形成されているＬＤＤ領域やソース／ドレイン
領域の不純物プロファイルに悪影響を与えないように温
度や時間等、上記諸条件の範囲内で適宜設定する。具体
的には、例えば、窒素のみの常圧雰囲気下、８００℃、
１０分間程度で十分な熱処理効果が得られる。
圧下で行ってもよい。熱処理温度は７００℃以上が好ま
しく、７５０℃以上がより好ましい。一方、熱処理温度
の上限は９００℃以下が好ましく、８５０℃以下がより
好ましい。熱処理時間は、熱処理温度等により適宜設定
されるが、５分〜１０時間、条件によっては５分〜３０
分程度行えばよい。熱処理装置としては、通常の熱処理
に使用される熱拡散炉や、ＲＴＰ、ＲＴＡ等のランプア
ニール装置などを用いることができる。アニールの条件
は、既に形成されているＬＤＤ領域やソース／ドレイン
領域の不純物プロファイルに悪影響を与えないように温
度や時間等、上記諸条件の範囲内で適宜設定する。具体
的には、例えば、窒素のみの常圧雰囲気下、８００℃、
１０分間程度で十分な熱処理効果が得られる。
【００５７】このようなアニールによって、前述のイオ
ン注入によりダメージを受け劣化し、エッチング耐性の
低下した窒化シリコン膜１２の膜質を回復させることが
できる。窒化シリコン膜１２の膜質の回復によって、次
に行うサイドウォール及びメモリセル領域Ｒmcのゲート
間に埋め込まれた絶縁膜のエッチング除去の際に、この
回復された窒化シリコン膜１２が十分に基板表面を保護
できるとともに、このエッチング除去後においても、後
に行うコンタクトホールの開口の際のエッチングストッ
パとして十分に機能することができる。アニールを行わ
ないと、イオン注入により劣化しエッチング耐性の低下
した窒化シリコン膜１２は、エッチング除去工程におい
てさらに膜質が劣化しあるいは剥離にまで至り、基板表
面の保護を十分に行えないばかりか、後に行われるコン
タクトホールの開口時においてエッチングストッパ膜と
して十分に機能しなくなり、さらに素子形成後の基板表
面の電気的絶縁の役割も果たせなくなる。
ン注入によりダメージを受け劣化し、エッチング耐性の
低下した窒化シリコン膜１２の膜質を回復させることが
できる。窒化シリコン膜１２の膜質の回復によって、次
に行うサイドウォール及びメモリセル領域Ｒmcのゲート
間に埋め込まれた絶縁膜のエッチング除去の際に、この
回復された窒化シリコン膜１２が十分に基板表面を保護
できるとともに、このエッチング除去後においても、後
に行うコンタクトホールの開口の際のエッチングストッ
パとして十分に機能することができる。アニールを行わ
ないと、イオン注入により劣化しエッチング耐性の低下
した窒化シリコン膜１２は、エッチング除去工程におい
てさらに膜質が劣化しあるいは剥離にまで至り、基板表
面の保護を十分に行えないばかりか、後に行われるコン
タクトホールの開口時においてエッチングストッパ膜と
して十分に機能しなくなり、さらに素子形成後の基板表
面の電気的絶縁の役割も果たせなくなる。
【００５８】アニールを行った後は、図１（ｅ）に示す
ように、周辺回路領域Ｒpcのサイドウォール６及びメモ
リセル領域Ｒmcのゲート間に埋め込まれた絶縁膜をエッ
チングにより除去する。例えば、サイドウォールを構成
する絶縁膜が酸化シリコン膜である場合は、フッ酸溶
液、フッ化アンモン含有フッ酸溶液等によるウェットエ
ッチングで容易に除去することができる。また、サイド
ウォールを構成する絶縁膜がポリシリコン膜である場合
は、硝酸およびヨード入り氷酢酸（ＣＨ3ＣＯＯＨ＋
Ｉ2）を含有したフッ酸溶液等によるウェットエッチン
グで容易に除去することができる。
ように、周辺回路領域Ｒpcのサイドウォール６及びメモ
リセル領域Ｒmcのゲート間に埋め込まれた絶縁膜をエッ
チングにより除去する。例えば、サイドウォールを構成
する絶縁膜が酸化シリコン膜である場合は、フッ酸溶
液、フッ化アンモン含有フッ酸溶液等によるウェットエ
ッチングで容易に除去することができる。また、サイド
ウォールを構成する絶縁膜がポリシリコン膜である場合
は、硝酸およびヨード入り氷酢酸（ＣＨ3ＣＯＯＨ＋
Ｉ2）を含有したフッ酸溶液等によるウェットエッチン
グで容易に除去することができる。
【００５９】次に、図１（ｆ）に示すように、酸化シリ
コン膜やＢＰＳＧ膜等からなる層間絶縁膜１０をＣＶＤ
法等により形成し、この層間絶縁膜１０上にコンタクト
ホールの開口形状をもつレジストパターン（不図示）を
形成する。続いて、このレジストパターンをマスクとし
て、層間絶縁膜１０を窒化シリコン膜１２に対して選択
的に異方性エッチングし、窒化シリコン膜１２を露出さ
せる。次いで、窒化シリコン膜１２を基板材料に対して
選択的に異方性エッチングを行い、基板上のソース／ド
レイン領域の一部を露出させて、コンタクトホール１３
を形成する。基板上の窒化シリコン膜１２がエッチング
除去されるとともにゲート電極上の窒化シリコン膜１２
もエッチング除去されるが、ゲート電極４の直上に配置
されたゲート上絶縁膜５によりゲート電極４が露出する
ことはない。このようにして形成されたコンタクトホー
ル１３に導電性材料を埋め込むことにより、セルフアラ
インコンタクト構造が形成される。
コン膜やＢＰＳＧ膜等からなる層間絶縁膜１０をＣＶＤ
法等により形成し、この層間絶縁膜１０上にコンタクト
ホールの開口形状をもつレジストパターン（不図示）を
形成する。続いて、このレジストパターンをマスクとし
て、層間絶縁膜１０を窒化シリコン膜１２に対して選択
的に異方性エッチングし、窒化シリコン膜１２を露出さ
せる。次いで、窒化シリコン膜１２を基板材料に対して
選択的に異方性エッチングを行い、基板上のソース／ド
レイン領域の一部を露出させて、コンタクトホール１３
を形成する。基板上の窒化シリコン膜１２がエッチング
除去されるとともにゲート電極上の窒化シリコン膜１２
もエッチング除去されるが、ゲート電極４の直上に配置
されたゲート上絶縁膜５によりゲート電極４が露出する
ことはない。このようにして形成されたコンタクトホー
ル１３に導電性材料を埋め込むことにより、セルフアラ
インコンタクト構造が形成される。
【００６０】なお、前述のように窒化シリコン膜１２が
酸化シリコン膜を介して形成されている場合は、窒化シ
リコン膜１２を露出させた後、窒化シリコン膜１２を酸
化シリコン膜に対して選択的に異方性エッチングし、酸
化シリコン膜を露出させ、続いてエッチングガス等の条
件を変えて酸化シリコン膜をエッチング除去して基板表
面のソース／ドレイン領域の一部を露出させる。但し、
窒化シリコン膜１２の下に形成される酸化シリコン膜
は、ゲート上絶縁膜が同じ酸化シリコン膜からなる場合
はゲート上絶縁膜より薄いことが必要である。
酸化シリコン膜を介して形成されている場合は、窒化シ
リコン膜１２を露出させた後、窒化シリコン膜１２を酸
化シリコン膜に対して選択的に異方性エッチングし、酸
化シリコン膜を露出させ、続いてエッチングガス等の条
件を変えて酸化シリコン膜をエッチング除去して基板表
面のソース／ドレイン領域の一部を露出させる。但し、
窒化シリコン膜１２の下に形成される酸化シリコン膜
は、ゲート上絶縁膜が同じ酸化シリコン膜からなる場合
はゲート上絶縁膜より薄いことが必要である。
【００６１】図１（ｆ）に示す工程の後は、図示してい
ないが、右側（Ｒmc）のコンタクトホール１３にタング
ステンやポリシリコン等の導電性材料が埋め込まれて、
メモリセル容量部またはビット線と電気的に接続され
る。また、左側（Ｒpc）のコンタクトホールにも同様に
タングステン等の導電性材料が埋め込まれて、上層配線
と電気的に接続される。
ないが、右側（Ｒmc）のコンタクトホール１３にタング
ステンやポリシリコン等の導電性材料が埋め込まれて、
メモリセル容量部またはビット線と電気的に接続され
る。また、左側（Ｒpc）のコンタクトホールにも同様に
タングステン等の導電性材料が埋め込まれて、上層配線
と電気的に接続される。
【００６２】
【発明の効果】以上の説明から明らかなように本発明に
よれば、ＬＤＤ構造を有する素子領域とセルフアライン
コンタクト構造を有する素子領域が同一基板上に形成さ
れた半導体装置の製造方法において、微細化・高密度化
によりゲート間スペースが縮小された構造であっても、
ＬＤＤ構造を同一基板上の他の領域で形成しながら、良
好なセルフアラインコンタクト構造の形成が可能であ
る。また、ＬＤＤ構造形成用のサイドウォールを形成す
る工程におけるエッチバック時のエッチングストッパ膜
として窒化シリコン膜を用いることにより、サイドウォ
ールを構成する材料として、ポリシリコンやアモルファ
スシリコン以外の他の有用な絶縁材料を適用可能とし
た。
よれば、ＬＤＤ構造を有する素子領域とセルフアライン
コンタクト構造を有する素子領域が同一基板上に形成さ
れた半導体装置の製造方法において、微細化・高密度化
によりゲート間スペースが縮小された構造であっても、
ＬＤＤ構造を同一基板上の他の領域で形成しながら、良
好なセルフアラインコンタクト構造の形成が可能であ
る。また、ＬＤＤ構造形成用のサイドウォールを形成す
る工程におけるエッチバック時のエッチングストッパ膜
として窒化シリコン膜を用いることにより、サイドウォ
ールを構成する材料として、ポリシリコンやアモルファ
スシリコン以外の他の有用な絶縁材料を適用可能とし
た。
【図１】本発明の製造方法の製造工程断面図である。
【図２】従来の製造方法の製造工程断面図である。
【図３】従来の製造方法の製造工程断面図である。
【図４】従来の製造方法の製造工程断面図である。
【図５】従来の製造方法の製造工程断面図である。
【図６】従来の製造方法の製造工程断面図である。
【図７】従来の製造方法の製造工程断面図である。
【図８】従来の製造方法の製造工程断面図である。
１ 半導体基板 ２ 素子分離領域 ４ ゲート電極 ５ ゲート上絶縁膜 ６ サイドウォール ７ ＬＤＤ領域 ８ ソース／ドレイン領域 １０ 層間絶縁膜 １１ ソース／ドレイン領域 １２ 窒化シリコン膜（下地絶縁膜） １３ コンタクトホール １０１、２０１、３０１ 半導体基板 １０２、２０２、３０２ 素子分離領域 １０３、２０３ ゲート絶縁膜 １０４、２０４、３０４ ゲート電極 １０５、２０５、３０５ ゲート上絶縁膜 １０６、２０６、３０６ サイドウォール １０７ 酸化シリコン膜 １０８ 窒化シリコン膜 １０９、３０９ 層間絶縁膜 １１０、３１０ レジストパターン １１３、３１３ コンタクトホール ２０７、３０７ ＬＤＤ領域 ２０８、３０８、３１１ ソース／ドレイン領域 ３１２ 下地絶縁膜 ３１４ ゲート電極露出部 Ｒpc 周辺回路領域 Ｒmc メモリセル領域 ４１１ ＬＤＤ領域 ４１２ ソース／ドレイン領域 ４２０ 素子分離領域 ４２１ 酸化シリコン膜 ４２２ 窒化シリコン膜 ４２３ ＮＳＧ膜 ４２４ ＢＰＳＧ膜 ４３１ａ 不純物導入ポリシリコン膜 ４３１ｂ タングステンシリサイド膜 ４３１ ゲート電極 ４４１ サイドウォール ４４２ ポリシリコン膜 ４４２ａ サイドウォール Ｒ１ レジストパターン NCH、BCH コンタクトホール
フロントページの続き Ｆターム(参考） 5F033 JJ04 JJ19 KK01 QQ09 QQ10 QQ16 QQ21 QQ25 QQ35 QQ37 RR04 RR15 SS11 TT02 WW03 XX03 5F083 AD10 GA27 JA02 JA32 JA39 JA56 JA60 MA02 MA19 MA20 PR03 PR06 PR21 PR29 PR41
Claims (10)
- 【請求項１】 ＬＤＤ構造を有する第１素子領域とセル
フアラインコンタクト構造を有する第２素子領域が同一
基板上に形成された半導体装置の製造方法において、 半導体基板上に導電膜を形成し、その上に第１絶縁膜を
積層し、次いでフォトリソグラフィによって上面にゲー
ト上絶縁膜が積層されたゲート電極を形成する工程と、 第１素子領域においてＬＤＤ領域を形成し、第２素子領
域においてソース／ドレイン領域を形成する工程と、 少なくとも第１素子領域および第２素子領域を含む領域
の全面に窒化シリコン膜を形成する工程と、 少なくとも第１素子領域および第２素子領域を含む領域
の全面に、窒化シリコン膜に対してエッチング選択比が
大きい第２絶縁膜を形成し、これを異方性エッチングに
よりエッチバックして、第１素子領域においてはゲート
電極およびゲート上絶縁膜の側面に前記窒化シリコン膜
を介してサイドウォールが形成され、第２素子領域にお
いてはゲート間スペースに第２絶縁膜が形成される工程
と、 少なくとも第１素子領域を含む領域の全面にイオン注入
を行ってソース／ドレイン領域を形成し、第１素子領域
にＬＤＤ構造を形成する工程と、 不活性ガス雰囲気で熱処理を行った後に、第１素子領域
のサイドウォールを構成する第２絶縁膜と第２素子領域
のゲート間スペースに形成された第２絶縁膜をエッチン
グ除去する工程と、 層間絶縁膜を形成した後、第１素子領域および第２素子
領域にそれぞれ異方性エッチングによりコンタクトホー
ルを開口して、基板表面のソース／ドレイン領域の一部
をそれぞれ露出させる工程と、 各コンタクトホールに導電性材料を埋め込んでコンタク
トを形成し、第２素子領域ではセルフアラインコンタク
ト構造が形成される工程を有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 第２絶縁膜をエッチング除去する方法が
フッ酸含有溶液を用いたウェットエッチングである請求
項１記載の半導体装置の製造方法。 - 【請求項３】 第２絶縁膜が酸化シリコン膜である請求
項１又は２記載の半導体装置の製造方法。 - 【請求項４】 不活性ガス雰囲気での熱処理が、７００
〜９００℃の範囲内で行われる請求項１、２又は３記載
の半導体装置の製造方法。 - 【請求項５】 前記不活性ガスが、窒素またはアルゴ
ン、あるいはこれらの混合ガスである請求項１〜４のい
ずれか１項に記載の半導体装置の製造方法。 - 【請求項６】 第２素子領域のゲート電極の間隔が、第
２絶縁膜の厚さの２倍以下である請求項１〜５のいずれ
か１項に記載の半導体装置の製造方法。 - 【請求項７】 第２素子領域がＤＲＡＭメモリセルが形
成された領域であり、第１素子領域がＭＯＳ型電界効果
トランジスタが形成された周辺回路領域である請求項１
〜６のいずれか１項に記載の半導体装置の製造方法。 - 【請求項８】 半導体基板上に形成された窒化シリコン
膜を介して前記半導体基板にイオン注入を行った後、前
記窒化シリコン膜を熱処理することを特徴とする半導体
装置の製造方法。 - 【請求項９】 前記熱処理は不活性ガス雰囲気中で行う
請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記不活性ガスが、窒素またはアルゴ
ン、あるいはこれらの混合ガスである請求項９記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23694899A JP3324648B2 (ja) | 1999-08-24 | 1999-08-24 | 半導体装置の製造方法 |
| US09/645,074 US6346448B1 (en) | 1999-08-24 | 2000-08-23 | Method of manufacturing a semiconductor device |
| KR10-2000-0049415A KR100414382B1 (ko) | 1999-08-24 | 2000-08-24 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23694899A JP3324648B2 (ja) | 1999-08-24 | 1999-08-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001068546A true JP2001068546A (ja) | 2001-03-16 |
| JP3324648B2 JP3324648B2 (ja) | 2002-09-17 |
Family
ID=17008138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23694899A Expired - Fee Related JP3324648B2 (ja) | 1999-08-24 | 1999-08-24 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6346448B1 (ja) |
| JP (1) | JP3324648B2 (ja) |
| KR (1) | KR100414382B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031684A (ja) * | 2001-07-11 | 2003-01-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100931479B1 (ko) * | 2002-11-06 | 2009-12-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| JP2013026494A (ja) * | 2011-07-22 | 2013-02-04 | Elpida Memory Inc | 半導体装置およびその製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100583121B1 (ko) * | 2000-06-29 | 2006-05-24 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 콘택홀 제조방법 |
| KR100420119B1 (ko) | 2001-05-04 | 2004-03-02 | 삼성전자주식회사 | 엘디디형 소오스/드레인 영역을 갖는 반도체소자 및 그제조방법 |
| US6773997B2 (en) * | 2001-07-31 | 2004-08-10 | Semiconductor Components Industries, L.L.C. | Method for manufacturing a high voltage MOSFET semiconductor device with enhanced charge controllability |
| KR100481864B1 (ko) * | 2002-10-29 | 2005-04-11 | 삼성전자주식회사 | 반도체 소자의 형성방법 |
| US7229880B2 (en) * | 2003-11-19 | 2007-06-12 | Promos Technologies Inc. | Precision creation of inter-gates insulator |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003837B1 (en) | 1993-12-16 | 1997-03-22 | Lg Semicon Co Ltd | Fabrication of mosfet |
| JPH10200067A (ja) | 1996-12-29 | 1998-07-31 | Sony Corp | 半導体装置の製造方法 |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US5793089A (en) * | 1997-01-10 | 1998-08-11 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| JPH11238882A (ja) * | 1998-02-23 | 1999-08-31 | Sony Corp | 半導体装置の製造方法 |
| JP2000306860A (ja) * | 1999-04-20 | 2000-11-02 | Nec Corp | 半導体装置の製造方法 |
-
1999
- 1999-08-24 JP JP23694899A patent/JP3324648B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-23 US US09/645,074 patent/US6346448B1/en not_active Expired - Fee Related
- 2000-08-24 KR KR10-2000-0049415A patent/KR100414382B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031684A (ja) * | 2001-07-11 | 2003-01-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100931479B1 (ko) * | 2002-11-06 | 2009-12-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| JP2013026494A (ja) * | 2011-07-22 | 2013-02-04 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US9263456B2 (en) | 2011-07-22 | 2016-02-16 | Ps4 Luxco S.A.R.L. | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010030127A (ko) | 2001-04-16 |
| KR100414382B1 (ko) | 2004-01-13 |
| JP3324648B2 (ja) | 2002-09-17 |
| US6346448B1 (en) | 2002-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6388296B1 (en) | CMOS self-aligned strapped interconnection | |
| US6992358B2 (en) | Semiconductor device and method for manufacturing the same | |
| US6555450B2 (en) | Contact forming method for semiconductor device | |
| US20060134858A1 (en) | Method of manufacturing semiconductor device | |
| JP3215345B2 (ja) | 半導体装置の製造方法 | |
| JP2591927B2 (ja) | Ｄｒａｍセルの製造方法 | |
| JP2001148472A (ja) | 半導体装置及びその製造方法 | |
| JP2001196564A (ja) | 半導体装置及びその製造方法 | |
| US7417283B2 (en) | CMOS device with dual polycide gates and method of manufacturing the same | |
| JP2001217403A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2000306860A (ja) | 半導体装置の製造方法 | |
| KR20020001604A (ko) | 반도체 집적 회로 장치와 그 제조 방법 | |
| JPH11265987A (ja) | 不揮発性メモリ及びその製造方法 | |
| JP2809183B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3324648B2 (ja) | 半導体装置の製造方法 | |
| US6333249B2 (en) | Method for fabricating a semiconductor device | |
| JP3367480B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH11243195A (ja) | 半導体装置およびその製造方法 | |
| US6486516B1 (en) | Semiconductor device and a method of producing the same | |
| JPH10242299A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2003289131A (ja) | 半導体装置の製造方法 | |
| US20030197232A1 (en) | Semiconductor device and method of producing the same | |
| JP2003124338A (ja) | 半導体装置及びその製造方法 | |
| US5290728A (en) | Method for producing a semiconductor device | |
| JP3116889B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |