KR100414382B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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닛본 덴끼 가부시끼가이샤
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Abstract

감소된 게이트간공간들로 저농도확산(LDD)영역들 및 자가정렬된 접촉들 가진 트랜지스터들을 구비한 반도체장치의 제조방법이 개시된다. 일 실시예에 따르면, 이 방법은 반도체기판(001)상에 게이트 및 상부절연층(004 및 005)을 형성하는 단계를 구비할 것이다. LDD영역들(007)은 제1영역(Rpc)에 형성될 것이고, 소스/드레인영역(011)은 제2영역(Rmc)에 형성될 것이다. 질화실리콘을 포함할 것인 식각저지층(012)은 그 후에 형성될 것이다. 이산화실리콘을 포함할 것인 측벽(006)은 제1영역(Rpc)내의 게이트층(004)상에 형성될 것이며 제2영역(Rmc)내의 게이트간공간들은 측벽층으로 채워질 것이다. 소스/드레인영역(008)은 그 후 제1소자영역(Rpc)에 형성될 것이다. 열처리는, 소스/드레인영역들(008)이 형성되는 동안 나빠질 수 있는 식각저지층(012)의 적절한 식각저항성질을 회복할 수 있도록 적용된다. 제1영역(Rpc)내의 측벽들(006)과 제2영역(Rmc)에서 게이트공간들내의 측벽층재료는 그 후, 예를 들면, 습식식각에 의해 제거될 것이다.

Description

반도체장치의 제조방법{Method of manufacturing a semiconductor device}
본 발명은 일반적으로 반도체장치의 제조에 관한 것이며, 보다 상세하게는 동일기판상에 저농도확산(lightly-doped diffusion, LDD)영역들과 자가정렬접촉(self-aligned contact)구조들을 구비한 반도체장치의 제조에 관한 것이다.
반도체장치 제조에서의 지속적인 목표는 증가된 밀도와 소형화이다. 그러한 목표들은 100만개의 반복되는 메모리셀들을 구비할 것인 DRAM들(dynamic random access memories)과 같은 메모리장치에서 특히 중요하게 된다. 인접한 구조들간의 공간을 감소시키는 것이 장치의 밀도를 증가시키기 위한 한 방법이 될 수 있다.
예를 들면, IGFET들(insulated gate field effect transistors)과 같은 회로소자들을 구비한 반도체장치에서, 게이트간간격을 줄이는 것이 바람직할 수 있다.
감소된 게이트간간격은 (비아(via)들을 구비한) 접촉들을 형성하는데 어려움을 줄 수 있다. 반도체장치들은 전형적으로, 접촉들로 서로 연결될 것인 하나 이상의 층들을 구비할 수 있다. 간격을 감소시켜서 밀도를 증가시키기 위해서는, 그러한 접촉들이 트랜지스터게이트들과 같은 인접한 구조들에 가능한 한 가깝게 놓여지는 것이 바람직할 수 있다. 조밀하게 이격된 접촉들을 형성하는 바람직한 방법은 자가정렬된 접촉들을 형성하는 것이다. 자가정렬접촉방법들은 일본 공개특허공보 평9-134956호와 평10-144633호에 개시되어 있다.
이제 도 2(a)를 참조하면, 자가정렬된 접촉들의 형성에 관한 기존의 접근법은 반도체기판(101)상에 소자분리영역들(102)과 게이트절연체(103)를 형성하는 단계를 구비할 것이다. 소자분리영역들(102) 및/또는 게이트절연체(103)는 이산화실리콘을 포함할 것이다. 트랜지스터게이트층(104)이 그후 반도체기판(101) 위에 형성될 것이다. 이 게이트층(104)은 불순물이 도핑된 다결정 및/또는 비정질 실리콘(이하, 통합하여 '폴리실리콘'이라 함)을 포함할 것이다. 상부절연층(105)이 그 후 트랜지스터게이트층(104) 위에 형성될 것이다.
그 후 게이트패턴(미도시)이 원하는 게이트형상을 담게 상부절연층(105) 위에 형성될 수 있다. 게이트패턴은 리소그라피공정 등과 같은 패터닝공정으로 형성된 포토레지스트와 같은 레지스트를 포함할 것이다. 그 후 이방성식각이 도 2(a)에 보인 것 같은 소정의 형상으로 상부절연층(105), 게이트층(104) 및/또는 게이트절연체(103)를 형성하도록 게이트패턴을 전사할 수 있다.
측벽(sidewall)절연막이 그 후 패터닝된 게이트구조들 위에 형성될 수 있다. 측벽절연막은, 예를 들면, CVD(chemical vapor deposition)기술로 증착된 이산화실리콘을 포함할 것이다. 에치백단계는 그 후 측벽들(106)을 형성하도록 측벽절연막을 제거할 것이다. 상부절연층(105)과 측벽들(106)은 후속하는 식각단계들로부터 게이트층(104)을 보호하는 역할을 할 수 있다. 특히, 그러한 구조들은 접촉홀이 게이트층(104)에 매우 근접하게 형성될 때 게이트층(104)이 노출되는 것을 방지할 수 있다.
제1 및 제2식각저지층들(108 및 107)이 그 후 기판 위에 형성될 것이다. 제1식각저지층(108)은 질화실리콘을 포함할 것이다. 제2식각저지층(107)은 산화실리콘을 포함할 것이다. 식각저지층은 접촉홀이 형성될 때 반도체기판(101)이 노출되는것을 방지할 것이다.
식각저지층들(108 및 107)의 형성 후에, 층간절연막(109)이 형성될 것이다. 층간절연막(109)은 산화실리콘을 포함할 것이다. 접촉홀식각마스크(110)는 그 후 층간절연막(109) 위에 형성될 것이다. 접촉홀식각마스크(110)는 접촉홀의 소망하는 위치에 개구들을 구비할 것이다. 접촉홀식각마스크 형성 후의 기존 반도체장치가 도 2(a)에 보여졌다. 접촉홀식각마스크(110)는 패터닝된 레지스트층이나 그와 유사한 것을 포함할 것이다.
이제 도 2(b)를 참조하면, 기존의 방법은 제1접촉홀식각으로 계속할 것이다. 제1접촉홀식각은 제1식각저지층(108)에 대해 선택적인 이방성식각일 것이다. 따라서, 제1접촉홀식각 후, 접촉홀이 식각저지층(108)을 노출하도록 층간절연막(109)을 통해 형성될 것이다. 제1접촉홀식각 후의 기존의 반도체장치가 도 2(b)에 보여졌다.
제2접촉홀식각이 그 후, 역시 이방성이며 제2식각저지층(107)에 대해 선택적인 것으로서 일어날 것이다. 그러한 식각은 접촉홀의 바닥에서 제1식각저지층(108)을 제거하여 제2식각저지층을 노출시킬 수 있다. 제3접촉홀식각이 그 후 접촉홀의 바닥에서 제2식각저지층(107)을 제거하여, 접촉홀(113)의 바닥에서 반도체기판(101)을 노출시킬 수 있다. 모든 접촉홀식각단계들 후의 기존의 반도체장치가 도 2(c)에 보여졌다.
다시 도 2(c)를 참조하면, 일단 접촉홀(113)이 형성되면, 접촉홀(113)은 전도성재료로 채워질 것이다. 이런 식으로 자가정렬접촉이 형성될 것이다. 측벽(106)및/또는 상부절연층(105)에 의해 제공되는 보호로 인해 게이트층(104)과 접촉 간에는 최소한의 공간도 필요하지 않게 접촉은 자가정렬될 것이다.
게이트간간격의 감소에 더하여, 소형화는 IGFET들을 위한 게이트길이들을 더 작게 하는 결과도 가져왔다. 불행하게도, 더 작은 게이트길이들은 트랜지스터성능 및/또는 신뢰성에 악영향을 줄 수 있는 단락채널(short channel)효과와 핫캐리어(hot carrier)효과를 초래할 수 있다. 그러한 악영향을 다루는 한 방법으로 LDD(lightly doped drains라고도 함)영역들을 갖는 트랜지스터들을 형성하는 방법이 있을 수 있다.
LDD영역의 형성에 관한 기존의 접근방법이 일본 공개특허공보 평7-202179호에 개시되어 있다. LDD구조는 MOS(metal-oxide-semiconductor)형 IGFET의 제조에서 형성된다.
이제 도 3(a)를 참조하면, LDD영역들을 갖는 MOS트랜지스터들을 형성하는 기존의 방법은 반도체기판(201)상에 소자분리영역들(202)과 게이트절연체들(203)을 형성하는 단계를 구비할 수 있다. 트랜지스터게이트층(204)이 그 후 반도체기판(201) 위에 형성될 것이다. 상부절연층(205)이 그 후 트랜지스터게이트층(204) 위에 형성될 것이다. 게이트식각마스크(미도시)는 그 후 상부절연층(205) 위에 형성될 것이다. 게이트식각마스크는 소망의 게이트형상을 구비할 것이다.
이방성식각은, 도 3(a)에 보인 것 같은 소망의 형상으로 형성시키기 위하여 게이트패턴을 게이트식각마스크로부터 상부절연층(205), 게이트층(204) 및/또는 게이트절연체(203)로 전사할 수 있다.
소자분리영역들(202) 및/또는 게이트절연체(203)는 이산화실리콘을 포함할 것이다. 게이트층(204)은 불순물이 도핑된 폴리실리콘을 포함할 것이다. 상부절연층(205)은 이산화실리콘을 포함할 것이다. 게이트식각마스크는 리소그라피공정 등과 같은 패터닝공정으로 형성된 포토레지스트와 같은 레지스트를 포함할 것이다.
이제 도 3(b)를 참조하면, LDD이온주입단계가 그후 수행될 것이다. LDD이온주입은, 아래에서 논의될 후속하는 소스/드레인주입에 대해 비교적 적은 주입량과 낮은 에너지의 전체면 주입일 것이다. LDD이온주입단계에서, 상부절연층(205), 게이트층(204) 및 게이트절연체(203)에 의해 형성된 구조는 주입마스크로서의 역할을 할 것이다. LDD영역은 도 3(b)에서 참조번호 207로 보여진다.
LDD주입단계 후에, 측벽절연막이 반도체기판(201) 위에 형성될 수 있다. 측벽절연막은 그 후 측벽들(206)을 형성하도록 에치백될 것이다. 측벽절연막은 CVD 이산화실리콘을 포함할 것이다. 측벽(206) 형성 후의 기존의 반도체장치가 도 3(c)에 보여졌다.
이제 도 3(d)를 참조하면, 측벽들(206)의 형성 후에, 소스/드레인이온주입단계가 수행될 것이다. 소스/드레인이온주입은, 위에서 논의된 LDD주입단계에 대해 비교적 큰 주입량 및 에너지의 전체면 주입일 것이다. 소스/드레인이온주입단계에서, 측벽들(206), 상부절연층(205), 게이트층(204) 및 게이트절연체(203)에 의해 형성된 구조는 주입마스크로서의 역할을 할 것이다. 소스/드레인영역들은 도 3(d)에 참조번호 208로 보여진다. 소스/드레인 주입을 위한 주입마스크는 LDD영역의 적어도 일부를 덮을 수 있다. 결과적으로, 도 3(d)에 보인 것처럼, LDD영역들(207)은소스/드레인영역들(208)과 트랜지스터게이트 아래에 형성된 채널 영역간에 남아 있을 수 있다.
자가정렬접촉들과 LDD영역들을 갖는 트랜지스터들은 반도체장치에서 소형화와 밀도를 현저하게 하는 반면에, 그러한 특징들의 포함하는 것은 제조공정에 문제를 일으킬 수 있다.
한가지 문제는 (메모리셀어레이와 같은) 고밀도영역과, (주변영역 같은) LDD영역들을 갖는 다른 영역을 가지는 장치들에서 발생할 것이다. 특히, 고밀도영역은 매우 작은 게이트간간격을 갖기 때문에, 측벽에치백단계는 메모리셀어레이내의 게이트들간으로부터 측벽절연층을 충분히 제거할 수 없다. 예를 들어, 반도체장치상의 고밀도영역은 0.2㎛이하의 게이트간간격을 가질 것이다. 동시에, LDD영역을 위한 측벽은 약 0.1㎛일 수 있다. 따라서, 0.1㎛의 측벽이 0.2㎛이하의 게이트간간격에 형성될 때, 측벽에치백단계는 고밀도영역에서 게이트간공간들을 명확하게 할 수 없을 것이다. 그러한 문제는 소형화와 밀도를 계속 증가시키기 위한 처리를 더욱 어렵게 할 것이다.
이제 도 4(a) 내지 도 4(d)를 참조하면, 고밀도영역과 LDD영역들을 갖는 반도체장치를 위한 기존의 제조방법이 일련의 단면도들로 보여진다. 도 4(a) 내지 도 4(d)는 고밀도영역일 수 있는 DRAM메모리셀영역(Rmc)과 LDD영역일 수 있는 주변회로영역(Rpc)을 갖는 반도체장치를 보여준다.
이제 도 4(a)를 참조하면, 이 방법은 반도체기판(301)상에 소자분리영역들(302)과 게이트절연체(미도시)를 형성하는 단계를 구비할 것이다.트랜지스터게이트층(304)이 그 후 반도체기판(301) 위에 형성될 것이다. 상부절연층(305)이 그 후 트랜지스터게이트층(304) 위에 형성될 것이다. 게이트식각마스크(미도시)는 그 후 상부절연층(305) 위에 형성될 것이다. 소자분리영역들(302) 및/또는 게이트절연체는 산화실리콘을 포함할 것이다. 게이트층(304)은 불순물이 도핑된 폴리실리콘을 포함할 것이다. 상부절연층(305)은 이산화실리콘을 포함할 것이다.
게이트식각마스크(미도시)는 그 후 소망의 게이트패턴을 구비하게 상부절연층(305) 위에 형성될 것이다. 이방성식각이 게이트패턴을 게이트식각마스크로부터 상부절연층(305), 게이트층(304) 및/또는 게이트절연체로 전사하여 게이트구조를 형성시킬 수 있다. 게이트구조들은 도 4(a)에 보여졌다.
이제 도 4(b)를 참조하면, LDD 및 어레이소스/드레인 이온주입이 그 후 수행될 것이다. LDD이온주입은, 뒤따르는 후속 주변소스/드레인주입에 대해 비교적 적은 주입량과 낮은 에너지를 갖는 주변영역들을 위한 주입일 것이다. LDD이온주입은 주변회로영역(Rpc)에 LDD영역(307)을 형성할 것이다. 어레이소스/드레인주입은 메모리셀영역(Rmc)에 어레이소스/드레인영역(311)을 형성할 것이다.
이제 도 4(c)를 참조하면, 측벽절연막이 그 후 반도체기판(301) 위에 형성될 것이다. 측벽절연막은 그 후 주변회로영역(Rpc) 및 메모리셀영역(Rmc)에 측벽(306)을 형성하도록 에치백될 것이다. 측벽절연막은 CVD이산화실리콘을 포함할 것이다.
이제 도 4(d)를 참조하면, 측벽들(306)의 형성 후에, 주변소스/드레인이온주입이 수행될 것이다. 주변소스/드레인이온주입단계는, 위에서 논의된 LDD주입단계에 대해 비교적 많은 주입량과 큰 에너지로 행해지는 주변회로영역(Rpc)에 대한 주입일 것이다.
도 4(d)는 메모리셀영역(Rmc)내의 게이트간간격들이, 측벽에치백이 반도체기판(301)을 노출할 수 있을 정도로 충분히 큰 경우를 보여준다. 메모리셀영역(Rmc)에서의 게이트간간격이 도 4(d)의 게이트간간격보다 작은 경우의 일 예를 도 5(a)를 참조하여 설명한다.
도 5(a)에 보인 것처럼, 작은 게이트간간격을 갖는 메모리셀영역(Rmc)에서는, 게이트간영역들에는 충분히 명확하게 된 측벽절연층이 없을 것이다.
이제 도 5(b)를 참조하면, 베이스절연층(312)이 반도체기판(301) 위에 형성될 것이다. 베이스절연층(312)은 여러 층들간에 절연체를 제공할 것이며 식각저지 역할도 할 것이다.
층간절연막(309)이 그 후 베이스절연층(312) 위에 형성될 것이다. 접촉홀식각마스크(미도시)가 그 후 층간절연막(309) 위에 형성될 수 있다. 접촉홀식각마스크는 레지스트를 포함할 것이며 접촉홀의 소망의 위치에 개구들을 구비할 것이다. 이방성식각이 그 후 식각마스크 역할을 하는 베이스절연층(312)까지 층간절연막(309)을 관통하는 접촉홀을 형성할 것이다. 게다가, 메모리셀영역(Rmc)내의 추가적인 식각은, 도 5(c)에 보인 것처럼, 베이스절연층(312)을 관통하는 접촉홀을 형성할 수 있다.
이상적으로는, 메모리셀영역(Rmc)내의 추가적인 식각은 반도체기판을 노출시킨다. 그러나, 전술한 것처럼, 게이트간간격이 감소함으로써, 접촉영역의 대향측들 상의 측벽들은 서로 잠식할 수 있다. 결과적으로, 메모리셀영역(Rmc)내의 식각은접촉홀을 명확하게 할 수 없을 것이다. 따라서, 도 5(d)에 보인 것처럼, 주변회로영역(Rpc)에서는, 접촉홀(313)이 베이스절연층(312)까지 연장될 것이다. 그러나, 메모리셀영역(Rmc)에서는, 측벽절연막의 일부분들이 바람직하지 않게 접촉홀들(314)의 바닥에 남아 있을 것이다.
이제 도 5(d)를 참조하면, 메모리셀영역에서의 추가적인 식각이 게이트간공간들을 분명하게 하기 위하여 수행될 것이다. 그러나, 그러한 식각은 바람직하지 않게도 게이트층(304)을 노출시킬 것이다. 결과적으로, 접촉홀(314)이 전도성재료로 채워지면, 단락(short circuit)이 그러한 전도성재료와 게이트층(304)의 노출된 영역들 간에 형성될 것이다.
전술한 결점을 다루는 하나의 접근방법이 일본 공개특허공보 평8-139314호에 보여졌다. 그러나, 일본 공개특허공보 평8-139314호의 방법은 층간절연막을 형성함 없이 반도체기판에 직접 접촉을 형성한다. 그 방법을 도 6(a) 내지 도 6(c)를 참조하여 설명한다.
제 2의 기존 방법은 도 6(a)에 보여진 것들과 같은 구조들을 형성할 것이다. 그러한 구조들은 도 4(a) 및 도 4(b)에 관련하여 설명된 것과 유사한 방법으로 형성될 것이다. 그러한 구조들은 반도체기판(301), 소자분리영역들(302), 게이트절연체(미도시), 트랜지스터게이트층(304), 상부절연층(305), LDD영역들(307) 및 어레이소스/드레인영역들(311)을 구비할 것이다. LDD영역들(307)은 주변회로영역(Rpc)에 형성될 것이다. 어레이소스/드레인영역들(311)은 메모리셀영역(Rmc)에 형성될 것이다.
이제 도 6(b)를 참조하면, 베이스절연층(312)이 그 후 반도체기판(301) 위에 형성될 것이다. 베이스절연층(312)은, 예를 들면, CVD이산화실리콘을 포함할 것이다. 앞서 기술한 기존의 방법들과 달리, 폴리실리콘층이 그 후 장치의 표면 위에 형성될 것이다. 그러한 폴리실리콘층은 그 후 예를 들면, 이방성식각에 의해 에치백되어 주변회로영역(Rpc)에 폴리실리콘측벽들(306)을 형성할 것이다. 메모리셀영역(Rmc)내에서, 게이트간공간들은 폴리실리콘으로 채워질 것이다.
폴리실리콘측벽들(306)의 형성 후에, 주변소스/드레인이온주입이 수행될 것이다. 주변소스/드레인이온주입단계는 앞서의 LDD주입단계에 대해 비교적 많은 주입량과 큰 에너지로 행해지는 주변회로영역(Rpc)에 대한 주입일 것이다.
이제 도 6(c)를 참조하면, 식각마스크(310)가 그 후 반도체기판(301) 위에 형성될 것이다. 식각마스크(310)층은 레지스트재료를 포함할 것이며, 접촉홀들의 소망된 위치에 개구들을 구비할 것이다. 그러한 식각마스크개구들의 바닥에 있는 베이스절연층(312)의 일부분들은 그 후 주변회로영역(Rpc)과 메모리셀영역(Rmc)에 접촉홀(313)을 형성하도록 제거될 것이다. 메모리셀영역(Rmc)내에서, 그러한 식각단계는 식각마스크개구의 바닥에서 노출된 폴리실리콘을 제거하는 단계를 구비할 것이다. 그러한 단계는 폴리실리콘과, 산화실리콘을 포함할 것인 베이스절연층(312) 간에 높은 선택도를 갖는 식각을 포함할 것이다.
도 6(c)에 보인 것처럼, 베이스절연층(312)은 상부절연층(305)에 대해 상대적으로 얇기 때문에, 반도체기판은 게이트층(304)을 노출함 없이 노출될 수 있다. 즉, 상부절연층(305)은 게이트층(304)의 상부를 절연할 것이며 동시에 베이스절연층(312)의 남아 있는 부분들은 측면들을 절연시킬 것이다.
식각마스크(310)는 그 후 제거될 수 있으며, 전도성배선은 접촉홀들(313)을 통해 반도체기판(301)의 활성영역들까지 형성될 수 있다.
그러나, 전술한 것처럼, 도 6(a) 내지 도 6(c)의 방법은 기판까지의 "직접"접촉들을 형성하며 층간절연막을 형성하지 않는다. 그러한 방법이 층간절연막과 관련하여 사용되었다면, 결점들이 발생할 수 있었을 것이다.
하나의 결점으로는 베이스절연층(312)의 오버에칭과 그 결과로서의 게이트층(304)의 노출이 될 수 있다. 게이트층(304)의 노출로, 전도성재료가 접촉홀을 채울 때 단락이 일어날 것이다. 구체적으로는, 층간절연막은 도핑되지 않은 이산화실리콘(비도핑된 규산염유리((nondoped silicate glass) 또는 NSG라고도 함) 및 BPSG(borophosphosilicate glass)을 포함하는 이산화실리콘을 포함할 것이다. 동시에, 베이스절연층(312)은, 상술한 것처럼, 산화실리콘도 포함할 것이다. 결과적으로, 접촉홀식각은 베이스절연층(312) 및 층간절연막간의 선택도를 의미없게 하여, 얇은 베이스절연층(312)을 오버에칭함 없이 접촉홀을 식각하는 것을 어렵게 하였다.
다른 결점으로는 주변회로영역(Rpc)에 형성된 접촉의 질일 수 있다. 전술한 것처럼, 접촉홀식각은 베이스절연층(312)과 층간절연막간의 선택도를 의미없게 하였다. 그 결과, 베이스절연층(312)은 식각저지부로서 역할을 할 수 없고, 접촉홀은 오버에치 및/또는 언더에치될 수 있다.
접촉 및 LDD영역을 형성하는 다른 접근방법은, COB(contact over bit line)형 DRAM의 제조방법을 보여주는 일본 공개특허공보 평10-200067호에 보여진다. 이 방법은 LDD영역들이 만들어질 수 있도록 측벽들이 형성되며, 그 후 측벽들이 접촉을 형성하도록 제거되는 접근법을 보여준다. 그러나, 이 방법은 자가정렬된 접촉들을 보여주지 않는다. 이 방법을 도 7의 (a)와 (b)를 참조하여 설명한다.
이제 도 7의 (a)를 참조하면, p형 반도체기판(PSUB)이 그 안에 형성된 n-우물(NWELL)을 구비할 것이다. p-우물(PWELL)이 n-우물 내에 형성될 것이다. 소자분리영역들(420)과 게이트절연막(미도시)이 기판상에 형성될 수 있다. 게이트층이 폴리실리콘(431a) 및 텅스텐실리사이드(431b)의 층을 구비하도록 형성될 것이다. 게이트식각마스크(미도시)는 소망의 게이트형상을 구비하게 게이트층 위에 형성될 것이며, 레지스트로부터 형성될 것이다. 식각단계가 그 후 게이트전극들(431)을 형성하도록 수행될 것이다. 그 후 이온주입단계가 LDD영역들(411)을 형성할 것이다.
다음으로, 도 7의 (b)에 보인 것처럼, 이산화실리콘의 식각저지막(421)이 기판 위에 형성될 것이다. 폴리실리콘으로 된 층이 그 후 식각저지막(421) 위에 형성될 것이고, 그 후 예를 들면 이방성식각으로 에치백되어 폴리실리콘측벽들(441)이 형성될 것이다. 그 후 이온주입단계가 소스/드레인영역들(412)을 형성할 것이다.
다음으로, 도 7의 (c)에 보인 것처럼, 폴리실리콘측벽(441)은 제거될 것이고 질화실리콘막(422)이 식각저지막(421) 위에 형성될 것이다. 질화실리콘막(422)은 감압CVD공정으로 수십nm까지 증착될 것이다. 이 공정은 또 제1층간절연막(423)과 제2층간절연막(424)을 형성하는 단계도 구비할 것이다. 제1층간절연막(423)은 NSG를 포함할 것이다. 제2층간절연막(424)은 BPSG를 포함할 것이다.
다음으로, 도 8의 (d)에 보인 것처럼, 제2층간절연막(424)은 리플로우(reflow)되고 평탄하게 될 것이다. 폴리실리콘막(442)이 그 후, 예를 들면 CVD법에 의해 증착될 것이다. 식각마스크(R1)가 그 후 폴리실리콘막(442)상에 형성될 수 있다. 식각마스크(R1)는 패터닝된 레지스트층 등일 것이다.
다음으로, 이방성식각이 제자리에 있는 식각마스크(R1)로 행해질 것이다. 그러한 이방성식각은 게이트전극 보다 위에서 중단될 것이다. 질화실리콘막(422)은 게이트전극(431)이 그러한 식각에 의해 노출되는 것으로부터 보호할 것이다.
이제 도 8의 (e)를 참조하면, 그 후 다른 폴리실리콘막이 CVD법이나 그와 유사한 방법으로 층착될 것이다. 그러한 폴리실리콘막은 이방성식각에 의해 식각되어 폴리실리콘측벽(442a)을 형성할 것이다. 제1절연층(423), 질화실리콘막(422) 및 식각저지층(421)의 일부분들은 그 후 기판을 노출시키고 접촉홀들(NCH 및 BCH)을 형성하도록 이방성식각될 것이다.
접촉홀들(NCH, BCH)은 그 후 불순물로 도핑된 폴리실리콘으로 채워져, 접촉홀들을 형성할 것이다.
앞서 설명한 두 가지 방법들에서, 베이스절연막(312)과 식각저지층(421)은 이산화실리콘으로 형성될 것이다. 따라서, 측벽들(LDD영역들을 이루는데 사용된 측벽들)을 형성하는 재료로는 이산화실리콘에 대해 높은 식각선택도를 갖는 것이 선택될 수 있다. 그러므로, 그러한 측벽재료는 폴리실리콘일 수 있다.
상술한 논의에 비추어 볼 때, 구조들간에 감소된 간격들, 이를테면 0.2㎛이하의 게이트간간격들을 갖는 장치들을 위해 자가정렬된 접촉들과 LDD영역들을 구비하는 반도체장치를 형성하는 방법에 도달하는 것이 바람직하다.
도 1(a) 내지 도 1(f)는 본 발명의 일 실시예에 따른 방법의 측단면도들,
도 2(a) 내지 도 2(c)는 자가정렬접촉을 형성하는 통상적인 방법의 측단면도들,
도 3(a) 내지 도 3(d)는 LDD영역을 갖는 MOS전계효과트랜지스터를 형성하는 통상적인 방법의 측단면도들,
도 4(a) 내지 도 4(d)는 고밀도영역과 LDD영역을 갖는 반도체장치를 형성하는 방법의 측단면도들,
도 5(a) 내지 도 5(d)는 고밀도영역과 도 4(a) 내지 도 4(d)에 보여진 LDD영역을 갖는 반도체장치를 형성하는 방법의 측단면도들,
도 6(a) 내지 도 6(c)는 고밀도영역과 LDD영역을 갖는 반도체장치를 형성하는 제2의 통상적인 방법의 측단면도들,
도 7(a) 내지 도 7(c)는 COB형 DRAM소자를 형성하는 방법의 측단면도들, 및
도 8(d) 및 도 8(e)는 COB형 DRAM소자를 형성하는 방법의 추가적인 측단면도들이다.
본 발명에 따르면, 반도체장치를 제조하는 방법은 반도체기판 위에 형성된 식각저지층에 이온을 주입하는 단계를 구비할 수 있다. 식각저지층은 그 후 그러한 이온 주입에 의해 영향을 받았을 것인 식각저항을 향상시키기 위하여 열처리될 것이다.
실시예들의 일 양태에 따르면, 이 방법은 저농도확산(LDD)영역들을 구비한 제1영역과 감소된 게이트간간격에 대해 형성된 자가정렬된 접촉들을 구비한 제2영역을 갖는 반도체장치를 형성하는 단계를 구비할 것이다.
실시예들의 일 양태에 따르면, 이 방법은 게이트층과 상부절연층을 구비하는 게이트구조를 형성하는 단계, LDD영역들을 제1영역에 그리고 소스/드레인영역을 제2영역에 형성하는 단계, 및 제1 및 제2영역들 위에 식각저지층을 형성하는 단계를 구비할 것이다. 그 후 측벽층이, 식각저지층 위에 형성된 다음, 식각저지층에 대해 높은 선택도로 식각되어 제1영역에 측벽들을 형성하고 제2영역의 게이트간공간들이 측벽층들로 채워진 채로 남아있을 수 있게 될 것이다. 소스/드레인영역들이 그 후 제1소자영역에 형성될 것이다. 열처리가 그 후에 행해질 수 있다. 측벽들과 게이트간공간들내의 측벽층의 일부분은 그 후 제거될 것이다. 층간절연막이 그 후 제1 및 제2영역들 위에 형성될 수 있다. 접촉홀들이 그 후 반도체기판의 일부분들을 노출하도록 층간절연막을 관통하게 식각될 것이다. 접촉홀들은 그 후 적어도제2영역 내에 자가정렬된 접촉들을 형성하도록 채워질 것이다.
이하, 본 발명의 여러 실시예들을 도면들을 참조하여 상세히 설명한다.
이제 도 1(a) 내지 도 1(f)를 참조하여, 자가정렬된 접촉들과 저농도확산(LDD)영역들을 구비한 반도체장치를 형성하는 방법을 일련의 측단면도들을 참조하여 설명될 것이다. 도 1(a) 내지 도 1(f)의 여러 도면들은 메모리셀영역(Rmc)일 것인 고밀도영역과 주변회로영역(Rpc)일 것인 LDD영역을 포함한다.
이제 도 1(a)를 참조하면, 본 발명에 따른 방법은 반도체기판(001)상에 소자분리영역들(002)과 게이트절연체(미도시)를 형성하는 단계를 구비할 것이다. 소자분리영역들(002)과 게이트절연체는, 예를 들면, 이산화실리콘을 포함할 것이다.
게이트층(004)이 그 후 반도체기판(001) 위에 형성될 것이다. 게이트층(004)은 불순물이 도핑된 다결정 및/또는 비정질 실리콘(통합하여 '폴리실리콘'이라 함)을 포함할 것이다. 게다가, 상부절연층(005)이 트랜지스터게이트층(004) 위에 형성될 것이다. 상부절연층(005)은 이산화실리콘 및/또는 질화실리콘을 포함할 것이다.
그 후 게이트패턴(미도시)이 형성될 것이다. 게이트패턴은 반도체장치를 위한 게이트배선패턴을 구비할 것이다. 게이트패턴은 리소그라피 등과 같은 패터닝 공정으로 형성된 포토레지스트와 같은 레지스트를 포함할 것이다. 식각마스크로서 역할을 하는 게이트패턴으로, 이방성식각이, 도 1(a)에 보인 것 같은 소정 형상의 게이트구조를 형성하도록 상부절연층(005), 게이트층(004) 및/또는 게이트절연체의 노출된 부분들을 통과하게 식각할 수 있다.
이제 도 1(b)를 참조하면, 하나 이상의 이온주입단계들이 수행될 것이다. 이온주입단계는 주변회로영역(Rpc)에 행해져 LDD영역들(007)을 형성시킬 것이다. 그러한 이온주입단계는 주변회로영역(Rpc)에 소스/드레인영역을 형성하는 후속하는 단계보다 적은 주입량과 낮은 에너지로 수행될 것이다. 게다가, 하나 이상의 이온주입단계들이 메모리셀소스/드레인영역(011)을 형성하도록 메모리셀영역(Rmc)에 수행될 것이다.
하나의 특정 배치에서, 주입마스크들이 주변회로영역(Rpc)과 메모리셀영역(Rmc)을 선택적으로 마스크하도록 형성될 수 있다. 그러나, 하나의 예로서, 메모리셀영역(Rmc)이 레지스트 등으로 마스크되며 동시에 주변회로영역(Rpc)이 노출되고 LDD영역(007)이 그 안에 형성될 것이다. 그 후, 주변회로영역(Rpc)은 레지스트 등으로 마스크될 것이며 메모리셀영역(Rmc)은 노출되고 메모리셀소스/드레인영역들(011)이 그 안에 형성될 것이다.
상보성 소자들(예, n-채널 트랜지스터들 및 p-채널 트랜지스터들)을 구비한 반도체메모리장치에서, 여러 주입단계들이 n-채널 및 p-채널 LDD들 및/또는 메모리셀소스/드레인영역들을 형성하도록 특정 도핑제성분소스들을 이용할 것이다. 그러나, 몇몇 예로서, n-채널 영역들은 비소 및/또는 인을 주입함으로써 형성될 것이다. p-채널 영역은 BF2(difluoroborane)를 주입함으로써 형성될 것이다.
하나의 매우 특정한 방법으로, 주변회로영역(Rpc)에서, LDD영역들(007)은 1×1012내지 1 ×1014atoms/cm2정도의 범위내의 주입량과 약 10 내지 100keV 정도의범위내의 주입에너지로 형성될 것이다. 메모리셀영역(Rmc)에서, 메모리셀소스/드레인영역들(011)은 1×1015내지 1×1016atoms/cm2정도의 범위내의 주입량과 약 10 내지 180keV의 정도의 범위내의 주입에너지로 형성될 것이다.
이제 도 1(c)를 참조하면, 식각저지층(012)이 주변회로영역(Rpc)과 메모리셀영역(Rmc)을 구비한 반도체장치의 표면 위에 형성될 것이다. 식각저지층(012)은 다음과 같은 기능들 중의 하나 이상을 가진다: LDD영역들을 형성하는데 이용되는 측벽들의 형성에서 식각저지부로서의 역할; 그러한 측벽들이 제거될 때 식각저지부로서의 역할; 및/또는 주변회로영역(Rpc)에서 접촉홀식각저지부로서의 역할.
식각저지층(012)은 바람직하게는 질화실리콘을 포함할 것이다. 식각저지층(012)은 약 10nm이상, 더 바람직하게는 20nm 정도의 하한범위(lower range)두께를 가질 것이다. 식각저지층(012)은 약 100nm이하, 더 바람직하게는 약 50nm이하의 상한범위(higher range)두께를 가질 것이다.
그러한 식각저지층(012)은 소스/드레인주입영역들을 마스크할 수 있기 때문에, 식각저지층(012)의 두께는 연속적으로 형성된 LDD영역들의 사이즈에 영향을 줄 수 있다(즉, 식각저지층(012)과 연속적으로 형성된 측벽은 채널과 소스/드레인영역간의 LDD영역 사이즈를 결정할 수 있다). 따라서, 전술한 범위내의 두께가 바람직하다.
식각저지층(012)은 CVD질화실리콘일 것이다. 구체적으로는, 식각저지층(012)은 고압CVD접근법들보다 더 나은 스텝커버리지(step coverage)를 제공할 것인 저압(LPCVD)질화실리콘일 것이다.
질화실리콘의 식각저지층(012)은 이전에 형성된 이산화실리콘층(미도시) 위에 형성될 것이다. 그러한 이산화실리콘막은 하나의 예로서 CVD이산화실리콘일 수 있다. 그러한 초기 이산화실리콘막은 질화실리콘 식각저지층(012)과 반도체기판(001)간의 접촉홀형성 및/또는 응력완화를 향상시킬 수 있다.
식각저지층(012)의 형성 후, 측벽층이 주변회로영역(Rpc)과 메모리셀영역(Rmc)을 포함한 반도체장치의 표면 위에 형성될 것이다. 그러한 측벽층은 예를 들면 이방성식각에 의해 에치백되어, 측벽들(006)을 형성할 것이다. 측벽층재료는 식각저지층(012)과 측벽층간에 높은 식각선택도를 제공하도록 선택될 것이다. 그러한 식각선택도는, 식각저지층(012)이 본질적으로 온전함을 유지하면서도, 이방성식각에 의해 측벽들(006)이 형성될 수 있게 한다. 그러한 식각선택도는, 식각저지층(012)이 본질적으로 온전함을 유지면서도, 그러한 측벽들(006)이 등방성식각에 의해 제거될 수 있게 한다.
하나의 접근방법에 따르면, 측벽층은 이산화실리콘, 더 바람직하게는 CVD이산화실리콘을 포함할 것이다. CVD이산화실리콘층의 두께는 전형적으로 높은 정도로 제어될 수 있다. 이산화실리콘측벽들(006)은 예를 들면, 불화수소산을 담고 있는 것 같은 습식식각으로 쉽사리 제거되기도 할 것이다. 그러나, 그러한 특정 재료가 발명을 한정하는 것으로 해석되어서는 안된다. 대체될 수 있는 측벽층재료로는, 두 개의 가능한 예들로서, 폴리실리콘 및/또는 PSG(phosphosilicate glass)를 포함할 것이다.
전술한 것처럼, 측벽(006) 및 식각저지층(012)의 두께는 LDD영역(007)의 확장에 영향을 줄 수 있다. 따라서, 측벽(006)과 식각저지층(012) 둘 다의 두께는 LDD영역(007) 사이즈를 결정할 때 고려된다. 하나의 특정 예로서, 측벽층은 약 50nm이상 및 약200nm이하일 것이다.
측벽층형성 및 에치백 단계들은 상대적으로 좁은 게이트간간격으로 인해 주변회로영역(Rpc)에 측벽들(006)을 형성할 것이지만, 메모리셀영역(Rmc)내의 게이트간영역들은 측벽층으로 채워진 채로 남아 있을 수 있다. 예를 들어, 게이트간간격이 200nm이하이고 측벽층의 두께가 100nm이상이면, 측벽층에치백단계는 메모리셀영역(Rmc)의 게이트간공간들로부터 측벽층을 두드러지게 제거할 수 없을 것이다.
측벽에치백단계는, 아래에 보여지게 될 것처럼, 측벽층의 게이트간간격들을 명확하게 할 수 없을 것이지만, 메모리셀영역(Rmc)은 여전히 자가정렬된 접촉들을 구비할 것이다. 따라서, 본 발명은 LDD측벽(006) 두께의 두 배 이하인 접촉홀공간들을 위한 자가정렬된 접촉들을 제공할 수 있을 것이다.
이제 도 1(d)를 참조하면, 이온주입단계가 주변소스/드레인영역들(008)을 형성할 것이다. 그러한 이온주입단계는 LDD영역들(007)을 형성하는 이온주입단계보다 고농도 및/또는 많은 주입량으로 수행될 것이다. 더욱이, 게이트층(004), 상부 절연체(005), 식각저지층(012) 및 측벽(006)을 구비한 구조는 트랜지스터채널영역들과 더 깊게 및/또는 고농도로 된 소스/드레인영역들(008)간의 LDD영역들(007)이 얻어지게 하는 이온주입마스크서 역할을 할 수 있다.
LDD영역들(007)과 메모리셀소스/드레인영역들(011)을 형성하는데 이용되는 이온주입단계의 경우에서처럼, 주변회로영역(Rpc)이 상보성소자들을 구비하는 경우, 주변소스/드레인주입단계는 n-채널과 p-채널영역들을 형성하기 위하여 특정 도핑제성분소스들을 이용할 것이다. 몇몇 예들이지만, n-채널 주변소스/드레인영역들은 비소 및/또는 인을 주입함으로써 형성될 될 것이다. p-채널 주변소스/드레인영역들은 BF2를 주입함으로써 형성될 것이다.
하나의 매우 특정한 접근방법으로, 주변회로영역(Rpc)에서, 주변소스/드레인영역들(008)은 약 1 ×1015내지 1 ×1016atoms/cm2정도의 범위내의 주입량과 약 10 내지 190keV 정도의 범위내의 주입에너지로 형성될 것이다.
그 후, 하나 이상의 온도사이클들이 뒤따라 격자손상복구 및/또는 도핑제성분들의 확산을 허용할 수 있다. 그러한 온도사이클은 불활성가스분위기에서 수행되는 열처리(즉, 어닐(anneal))를 포함할 것이다. 몇몇 가능한 예들이지만, 그러한 불활성가스분위기는 질소가스, 헬륨, 네온 또는 아르곤의 그룹으로부터 선택된 한 가스 및/또는 그 그룹으로부터 선택된 가스들의 혼합가스를 포함할 것이다. 제조목적으로는, 질소가스 및/또는 아르곤이 이용될 것이며, 바람직하게는 질소가스가 이용될 것이다.
열처리단계는 대기압에서 수행될 것이지만, 그러한 단계는 더 높거나 낮은 기압에서 수행될 수도 있다.
특정 접근방법들에서, 열처리온도는 700℃, 바람직하게는 750℃이상일 것이다. 동시에, 열처리온도는 900℃이하, 바람직하게는 850℃이하일 것이다.
열처리시간(즉, 지속시간)은, 온도가 증가하는 비율을 포함하여, 온도에 따라 가변할 것이다. 따라서, 열처리시간은 5분 내지 10시간, 바람직하게는 5분 내지 30분간 정도의 범위일 것이다.
열처리는 통상의 열처리를 위한 램프어닐링기기를 구비한 장치에서 수행될 것이다. 그러한 장치는 열확산오븐, RTP(rapid thermal processor) 및/또는 RTA(rapid thermal anneal)기계 등을 구비할 수 있으며, 이에 한정되는 것은 아니다.
열처리분위기들, 온도들, 및 시간들은 LDD영역들(007), 메모리셀소스/드레인영역들(011), 및/또는 주변소스/드레인영역들(008)을 포함한 여러 기판영역들에서 원하는 불순물프로파일을 형성하도록 선택될 것이다. 하나의 특정 실시예에서, 만족할만한 결과가 대기압, 약 800℃의 온도, 및 대략 10분의 지속시간에서, 질소분위기에서의 열처리로 달성될 것이다.
식각저지층(012) 형성 후의 여러 이온주입단계들은 그러한 식각저지층(012)의 질을 감소시킬 것이다. 그러한 감소된 질은 여러 식각단계들에 대한 식각저지층(012)의 저항력을 역으로 감소시킬 것이다. 결과적으로, 식각저지층(012)의 질이 식각저항에 대하여 향상되지 않으면, 다양한 문제들이 생길 것이다. 열화된 식각저지층(012)은 반도체장치로부터 더 쉽사리 벗겨지고 이탈될 것이다. 감소된 식각저항으로 인해, 식각저지층(012)은, 아래에 기술될 것처럼, 측벽들(006)이 제거될 때 반도체기판(001) 표면을 보호할 수 없을 것이다. 더욱이, 감소된 식각저항으로 인해서도, 식각저지층(012)은 접촉홀식각저지부로서 역할을 할 수 없어 반도체기판(001)이 손상될 수 있다. 게다가, 식각저지층(012)은, 감소된 저항을 가지면, 접촉홀식각에서 바람직하지 않게 제거되어 게이트들과 같은 전도성구조들을 노출시킬 것이다. 따라서, 그 후에 전도성재료가 접촉홀에 형성될 때, 단락조건이 존재할 수 있다.
그러나, 본 발명에 따르면, 전술한 바와 같은 열처리단계는 식각저지층(012)의 질을 이롭게 회복시킬 것이다. 결과적으로, 그러한 열처리단계 후, 식각저지층(012)은 소망된 식각저항을 가져, 식각저지층이 측벽들(006)이 제거될 때 및/또는 접촉홀들이 형성될 때의 식각저지부로서 역할을 할 수 있다.
이제 도 1(e)를 참조하면, 열처리단계 후, 주변회로영역(Rpc)의 측벽들(006)이 제거될 수 있다. 그러한 단계는 메모리셀영역(Rmc)의 게이트간공간들 내의 측벽막을 제거시킬수도 있다.
하나의 특정 접근방법에서, 산화실리콘을 포함하는 측벽들(006)에 대하여, 그러한 측벽들(006)은 불화수소산, 또는 불화수소산 및 암모늄불화물을 포함하는 용액를 이용하여 습식화학식각으로 제거될 것이다. 다른 특정 접근방법에서, 폴리실리콘을 포함하는 측벽들(006)에 대하여, 그러한 측벽들(006)은 불화수소산 및 질산, 또는 아세트산 및 요오드를 포함하는 용액을 이용하여 습식화학식각으로 제거될 것이다.
이제 도 1(f)를 참조하면, 층간절연막(010)이 증착될 것이다. 층간절연막(010)은 CVD기술로 증착되는 BPSG 및/또는 이산화실리콘을 포함할 것이다. 접촉홀식각마스크(미도시)는 그 후 층간절연막(010) 위에 형성될 것이다. 하나의 배치에서, 접촉홀식각마스크는 레지스트로부터 형성될 것이며 접촉홀의 소망의위치에 개구들을 구비할 것이다.
접촉홀식각이 그 후 수행될 것이다. 그러한 접촉홀식각은 층간절연막(010)을 이방적으로 식각할 것이고 식각저지층(012)에 대하여 선택적일 것이다. 따라서, 그러한 단계 후, 접촉홀들은 층간절연막(010)을 관통하여 식각저지층(012)을 노출시키게 형성될 것이다. 접촉홀식각은, 반도체기판(001)에 대해 선택적인 식각으로, 식각저지층(012)을 이방적으로 식각하는 단계를 더 구비할 것이다. 도 1(f)에 보인 것처럼, 그러한 식각단계는 게이트층(004) 위에 형성된 식각저지층(012)의 일부를 제거할 것이다. 그러나, 게이트층은, 상부절연층(005)이 본질적으로 온전히 남을 수 있기 때문에, 보호되어져 남아있게 될 것이다. 동시에, 그러한 식각단계는 게이트층(004)의 측면들을 보호할 수 있는 식각저지층(012) 측벽을 형성할 것이다. 여러 접촉홀들은, 도 1(f)에서 참조번호 013으로 보여졌다.
앞서 설명하였던 것처럼, 일 실시예에 따르면, 식각저지층(012)은 이산화실리콘층 위에 형성된 질화실리콘을 포함할 것이다. 그러한 배치에서, 식각저지층(012)이 접촉홀을 형성하도록 이방성식각될 때, 그러한 식각은 이산화실리콘에 대하여 선택적일 것이다. 따라서, 그러한 접촉홀식각은 접촉홀의 바닥으로부터 식각저지층(012)을 제거하여 산화실리콘층을 노출할 것이다. 산화실리콘층은 그 후 반도체기판(001)을 노출하기 위하여 다른 식각으로 제거될 것이다.
그러나, 상부절연층(005)은 이산화실리콘으로부터 형성될 수도 있다. 그러한 경우, 이산화실리콘층이 식각저지층(012)보다 아래에 형성되면, 그러한 이산화실리콘층은 상부절연층(005)의 두께보다 작은 두께를 가져야 한다. 산화실리콘층의 그러한 작은 두께는, 산화실리콘층이 반도체기판(001)을 노출시키도록 식각될 때 상부절연층(005)이 제거되지 않는 것을 보장한다.
접촉홀들(013)의 형성 후, 그러한 접촉홀들(013)은 전도성재료로 채워져, 접촉들을 형성할 것이다. 그러한 접촉들은 주변회로영역(Rpc)내의 LDD구조들(007)을 갖는 트랜지스터를 위한 것일 것이고, 메모리셀영역(Rmc)내의 자가정렬된 접촉들일 것이다.
하나의 특정 배치에서, 메모리셀영역(Rmc)내의 접촉홀들(013)은 텅스텐 및/또는 폴리실리콘으로 채워질 것이다. 그 결과로서의 접촉구조들은, 비트선들 및/또는 메모리셀커패시터들과 같은 다른 메모리셀어레이구조들 및/또는 그 일부에 연결될 수 있다. 주변회로영역(Rpc)내의 접촉홀들(013)은 텅스텐이 등으로 채워질 것이고, 하나의 예로서, 더 높은 레벨배선층들에 연결될 수 있다.
여러 실시예들은 LDD영역들과 자가정렬된 접촉들을 구비할 수 있는 동시에 인접한 구조들간에 감소된 간격(이를테면 게이트간간격)을 제공할 수 있는 반도체장치를 제조하는 방법을 개시하였다. 특히, 반도체기판의 한 영역은 LDD영역들을 갖는 트랜지스터들을 구비할 것이고, 반도체기판의 다른 영역은 감소된 게이트간간격의 자가정렬된 접촉들을 구비할 것이다.
본 발명은 또 질화실리콘을 포함할 것인 식각저지층(012)도 개시하고 있다. 그러한 식각저지층(012)은 (LDD영역들(007)을 이루는데 사용되는) 측벽들(006)이 절연재료들 및/또는 폴리실리콘을 포함한 여러 재료들로부터 형성되도록 할 것이다. 그러한 식각저지층(012)은 트랜지스터게이트들과 같은 구조들을 보호할 수 있고, 동시에 LDD영역들(007)을 형성하는데 이용되는 측벽들(006)의 제거를 허락한다.
여러 특정한 실시예들이 여기에 상세히 기술되었지만, 본 발명은 발명의 정신과 범위를 벗어나지 않는 범위에서 다양하게 변경, 치환, 및 대체될 수 있다. 따라서, 본 발명은 첨부된 특허청구범위에 정의된 것만으로 한정되도록 의도된다.
상술한 바와 같이, 본 발명에 따른 반도체장치 제조방법은, LDD영역들과 자가정렬된 접촉들을 구비할 수 있는 동시에 인접한 구조들간에 감소된 간격(이를테면 게이트간간격)을 제공할 수 있다. 게다가, 반도체기판의 한 영역은 LDD영역들을 갖는 트랜지스터들을 구비할 수 있고, 반도체기판의 다른 영역은 감소된 게이트간간격의 자가정렬된 접촉들을 구비할 수 있다.

Claims (20)

  1. 제1영역 및 제2영역에 상부절연층을 갖는 전도성구조들을 형성하는 단계;
    제1영역에 저농도확산(LDD)영역을 형성하는 단계;
    제1 및 제2영역들 위에 식각저지층을 형성하는 단계;
    제1 및 제2영역들 위에 측벽층들을 형성하는 단계;
    식각저지층에 대해 선택적으로 측벽층을 식각하여 제1영역의 전도성구조들의 측면들상에 측벽들을 형성시키는 단계;
    제1영역에 소스/드레인영역을 형성하는 단계;
    반도체장치를 열처리하는 단계;
    식각저지층을 식각저지부로서 이용하여, 측벽들과 제2영역의 측벽층들 중에서 적어도 제2영역의 측벽층들을 제거하는 단계;
    제1 및 제2영역들 위에 층간절연막을 형성하는 단계; 및
    층간절연막과 식각저지층을 통하게 접촉홀을 식각하여 식각저지층으로부터 형성된 절연측벽들을 갖는 제2영역에 자가정렬된 접촉들을 형성하는 단계를 포함하는 반도체장치 제조방법.
  2. 제1항에 있어서, 측벽들을 제거하는 단계는 불화수소산을 포함하는 습식화학식각을 구비하는 반도체장치 제조방법.
  3. 제1항에 있어서, 측벽층은 이산화실리콘을 포함하는 반도체장치 제조방법.
  4. 제1항에 있어서, 열처리는 700℃ 내지 900℃ 정도의 범위내의 온도로 불활성가스분위기에서 수행되는 반도체장치 제조방법.
  5. 제4항에 있어서, 불활성가스분위기는 질소, 아르곤, 헬륨 및 네온으로 구성된 그룹으로부터 선택된 가스를 포함하는 반도체장치 제조방법.
  6. 제1항에 있어서, 제2영역내의 전도성구조들은 측벽층 두께의 2배이하인 게이트간간격을 갖는 트랜지스터게이트들을 구비하는 반도체장치 제조방법.
  7. 제1항에 있어서, 전도성구조들은 트랜지스터게이트들을 구비하며, 제1영역은 주변회로IGFET들(insulated gate field effect transistors)을 구비하고, 제2영역은 DRAM(dynamic random access memory)셀들을 구비하는 반도체장치 제조방법.
  8. 제1항에 있어서, 식각저지층은 질화실리콘을 포함하는 반도체장치 제조방법.
  9. 제1항에 있어서, 전도성구조들을 형성한 후 측벽층을 형성하기 전에 제2영역에 소스/드레인영역을 형성하는 단계를 더 포함하는 반도체장치 제조방법.
  10. 제1항에 있어서, 측벽층은 폴리실리콘을 포함하는 반도체장치 제조방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583121B1 (ko) * 2000-06-29 2006-05-24 주식회사 하이닉스반도체 반도체소자의 금속배선 콘택홀 제조방법
KR100420119B1 (ko) * 2001-05-04 2004-03-02 삼성전자주식회사 엘디디형 소오스/드레인 영역을 갖는 반도체소자 및 그제조방법
JP2003031684A (ja) * 2001-07-11 2003-01-31 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6773997B2 (en) * 2001-07-31 2004-08-10 Semiconductor Components Industries, L.L.C. Method for manufacturing a high voltage MOSFET semiconductor device with enhanced charge controllability
KR100481864B1 (ko) * 2002-10-29 2005-04-11 삼성전자주식회사 반도체 소자의 형성방법
KR100931479B1 (ko) * 2002-11-06 2009-12-11 매그나칩 반도체 유한회사 반도체 소자의 제조방법
US7229880B2 (en) * 2003-11-19 2007-06-12 Promos Technologies Inc. Precision creation of inter-gates insulator
JP6006921B2 (ja) * 2011-07-22 2016-10-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003837B1 (en) 1993-12-16 1997-03-22 Lg Semicon Co Ltd Fabrication of mosfet
JPH10200067A (ja) 1996-12-29 1998-07-31 Sony Corp 半導体装置の製造方法
US5793089A (en) * 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon
US5895955A (en) * 1997-01-10 1999-04-20 Advanced Micro Devices, Inc. MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch
JPH11238882A (ja) * 1998-02-23 1999-08-31 Sony Corp 半導体装置の製造方法
JP2000306860A (ja) * 1999-04-20 2000-11-02 Nec Corp 半導体装置の製造方法

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