JPH11238882A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH11238882A
JPH11238882A JP10040536A JP4053698A JPH11238882A JP H11238882 A JPH11238882 A JP H11238882A JP 10040536 A JP10040536 A JP 10040536A JP 4053698 A JP4053698 A JP 4053698A JP H11238882 A JPH11238882 A JP H11238882A
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forming
layer
conductive
sidewall mask
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Tetsuji Nagayama
哲治 長山
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    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Abstract

(57)【要約】 【課題】エッチングストッパ膜が除去されことなく、安
定したサイドウォールマスク層の除去が可能な半導体装
置の製造方法を提供する。 【解決手段】半導体基板１０に導電層３０と第１拡散層
１１を形成し、導電層３０を被覆してエッチングストッ
パ膜２１を形成し、導電層３０の側壁面と対向させてエ
ッチングストッパ膜２１の上層にシリコンを含有するサ
イドウォールマスク層３１ｂを形成し、第２拡散層１２
を形成する。ここで、サイドウォールマスク層３１ｂ形
成時または第２拡散層１２の形成時のいずれかで少なく
ともサイドウォールマスク層３１ｂ中に導電性不純物を
導入し、サイドウォールマスク層３１ｂ中の導電性不純
物を活性化する熱処理を施す。次に、サイドウォールマ
スク層３１ｂを除去し、エッチングストッパ膜２１の上
層に全面に絶縁膜２２を形成し、第２拡散層１２に達す
るコンタクトホールＣＨを絶縁膜２２に開口する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に微細なコンタクトを有する半導体装置の
製造方法に関する。
【０００２】
【従来の技術】近年のＶＬＳＩ等に見られるように半導
体装置の高集積化及び高性能化が進展するに伴い、酸化
シリコン（ＳｉＯ2 ）系材料層のドライエッチングにつ
いても技術的要素がますます厳しくなっている。
【０００３】その中でも、コンタクトホール工程の位置
合わせのためのマスク上の設計余裕を不要にできる自己
整合コンタクト（Self Aligned Contact; 以下ＳＡＣと
略）技術が注目されている。
【０００４】このＳＡＣ技術の開発は、特に０．２５μ
ｍルール以降の世代で活発化しており、その背景にはい
くつかの理由がある。一つは、露光機の性能による制限
であり、もう一つは、ＳＡＣを使ってチップやセルの面
積を積極的に縮めることである。
【０００５】特に前者は、最近発表された０．２５μｍ
量産向け露光機において、配線層の微細化のトレンド維
持が困難になっていることを意味する。これは、ステッ
パの位置合わせバラつきの改善不足が原因となってお
り、位置合わせバラつきが大きいため位置合わせの設計
余裕が大きくなる。その結果、配線幅を太くするか、あ
るいはホール径が小さくなりすぎて開口出来ないなどの
問題が出てくる。０．３μｍルールからこの兆候が見え
始めており、０．２５〜０．２μｍルールでは問題を回
避できない。
【０００６】この位置合わせの設計余裕を不要にできる
と言われている技術がＳＡＣである。ＳＡＣの形成法に
はいくつかあり、いずれも従来の露光だけを使った方法
に比べてプロセスが多少複雑になる欠点を持つのが一般
的である。しかし、将来的にその採用は不可欠であり、
ＳＡＣに関して様々な研究がなされている。
【０００７】上記のＳＡＣの形成法の例について、図１
３を用いて説明する。まず、図１３（ａ）に示す半導体
装置について説明する。シリコン半導体基板１０の上層
に、ゲート絶縁膜２０を介してポリシリコンの下側ゲー
ト電極３０ａをタングステンシリサイドの上側ゲート電
極３０ｂからなるゲート電極３０が形成されており、そ
の上層に酸化シリコンのオフセット絶縁膜２４が形成さ
れており、ゲート電極３０の両側部には酸化シリコンの
サイドウォールマスク層２５（これは、後述のＬＤＤ拡
散層を形成するためのスペーサとなる）が形成されてい
る。また、ゲート電極３０の両側部の半導体基板１０中
には、導電性不純物を低濃度に含有するＬＤＤ（Lightl
y Doped Drain ）拡散層１１および高濃度に含有するソ
ース・ドレイン拡散層１２が形成されており、以上のよ
うに電界効果ＭＯＳトランジスタが形成されている。さ
らに、オフセット絶縁膜２４およびサイドウォールマス
ク層２５を被覆して全面に例えば窒化シリコン（Ｓｉ3
Ｎ4 ）からなるエッチングストッパ膜２１が形成されて
いる。その上層に、例えば酸化シリコンの絶縁膜２２が
形成されている。
【０００８】上記の半導体装置に対してコンタクトホー
ルを開口する場合、図１３（ｂ）に示すように、絶縁膜
２２の上層にコンタクトホールパターンのレジスト膜Ｒ
を形成し、例えばＲＩＥ（反応性イオンエッチング）な
どのエッチングを施して、コンタクトホールＣＨを開口
する。この際、エッチングはエッチングストッパ膜２１
を露出させた時点で一度停止し、改めて上記のエッチン
グと条件の異なるエッチングを行い、半導体基板１０に
達するコンタクトホールを開口する。この方法によれ
ば、ＳＡＣによらない従来方法に対して露光工程が増え
ないため、コストの上昇が比較的少ない。また、ゲート
電極３０が窒化シリコンのエッチングストッパ膜２１に
被覆されているので、位置合わせの設計余裕が不要とな
り、チップやセルの面積を積極的に縮めることが可能と
なる。
【０００９】しかしながら、上記の窒化シリコンを用い
たＳＡＣを実用化するには、難度の高いエッチング技術
をクリアすることが必要となる。この際、窒化シリコン
に対して高選択比を有するエッチングにより、薄い窒化
シリコン膜（エッチングストッパ膜２１）上でエッチン
グを停止させる必要があるが、例えば図１３（ｂ）に示
すように、エッチング中にＣＦ系堆積物２６がコンタク
トホール底部に生成されることとなる。このＣＦ系堆積
物２６はエッチングで除去しにくく、セル面積を縮小さ
せてゲート電極３０間の距離を縮めていくと、多量のＣ
Ｆ系堆積物２６が堆積して「エッチストップ」と呼ばれ
る極端なマイクロローディング効果を引き起こし、コン
タクトホールの開口が不可能になってしまう。
【００１０】上記の問題を回避するために、図１４に示
すＳＡＣ構造が開発されている。まず、図１４（ａ）に
示す半導体装置について説明する。シリコン半導体基板
１０の上層に、ゲート絶縁膜２０を介してポリシリコン
の下側ゲート電極３０ａをタングステンシリサイドの上
側ゲート電極３０ｂからなるゲート電極３０が形成され
ており、その上層に窒化シリコンのオフセット絶縁膜２
４が形成されており、ゲート電極３０の両側部には窒化
シリコンのサイドウォールマスク層２５が形成されてい
る。また、ゲート電極３０の両側部の半導体基板１０中
には、導電性不純物を低濃度に含有するＬＤＤ拡散層１
１および高濃度に含有するソース・ドレイン拡散層１２
が形成されており、以上のように電界効果ＭＯＳトラン
ジスタが形成されている。その上層に、例えば酸化シリ
コンの絶縁膜２２が形成されている。この構造において
は、オフセット絶縁膜２４とサイドウォールマスク層２
５を窒化シリコンで形成しており、これらにエッチング
ストッパ膜としての機能を兼ねさせるものである。
【００１１】上記の半導体装置に対してコンタクトホー
ルを開口する場合、図１４（ｂ）に示すように、絶縁膜
２２の上層にコンタクトホールパターンのレジスト膜Ｒ
を形成し、例えばＲＩＥ（反応性イオンエッチング）な
どのエッチングを施して、コンタクトホールＣＨを開口
する。この際、エッチングストッパ膜として機能するオ
フセット絶縁膜２４とサイドウォールマスク層２５の膜
厚が図１３に示す半導体装置のエッチングストッパ膜よ
りも厚い分、対窒化シリコンの選択比を過剰に増大させ
なくても十分安定なＳＡＣを開口することが可能とな
る。しかし、この構造においても２５６ＭｂのＤＲＡＭ
（Dynamic Random Access Memory）クラスの世代におい
ては、ゲート電極間の距離が短く、開口部がスリット状
となり、エッチストップの危険性は図１３に示す半導体
装置と大差がなくなってしまう。
【００１２】上記のエッチストップの問題を解決するた
めに、ゲート電極間の距離を狭めてしまうサイドウォー
ルマスク層をＬＤＤ構造の拡散層を形成した後に除去す
る方法が開発されている。
【００１３】上記のサイドウォールマスク層を除去する
方法について図１５を参照して説明する。まず、図１５
（ａ）に示す半導体装置について説明する。シリコン半
導体基板１０の上層に、ゲート絶縁膜２０を介してポリ
シリコンの下側ゲート電極３０ａをタングステンシリサ
イドの上側ゲート電極３０ｂからなるゲート電極３０が
形成されている。ゲート電極３０を被覆して、例えば酸
化シリコンのエッチングストッパ膜２１が形成されてお
り、このエッチングストッパ膜２１を介してゲート電極
３０の両側部にシリコン系のサイドウォールマスク層３
１ｃが形成されている。これは、後述のＬＤＤ拡散層を
形成するためのスペーサとなる。ゲート電極３０の両側
部の半導体基板１０中には、導電性不純物を低濃度に含
有するＬＤＤ拡散層１１および高濃度に含有するソース
・ドレイン拡散層１２が形成されており、以上のように
電界効果ＭＯＳトランジスタが形成されている。
【００１４】上記の半導体装置に対して、例えばダウン
フロータイプのプラズマエッチングにより、エッチング
ストッパ膜２１に対して選択比を有してサイドウォール
マスク層３１ｃを選択的に除去する。以降の工程として
は、通常、例えば酸化シリコンからなる厚膜の層間絶縁
膜をトランジスタを被覆して全面に形成し、層間絶縁膜
を貫通して半導体基板１０に達するコンタクトホールを
開口した後、コンタクトホール内にプラグを埋め込み、
上層配線を形成するなどして所望の半導体装置を形成す
る。
【００１５】上記のコンタクトホールの開口において
は、サイドウォールマスク層３１ｃを除去することでゲ
ート電極３０間の距離が狭まってもＳＡＣなどのコンタ
クト開口部に障害物がなくなり、エッチストップを起こ
さないようにすることができる。また、エッチングスト
ッパ膜２１が半導体基板１０の活性領域や、図示しない
ＬＯＣＯＳ膜などの素子分離領域を被覆して形成されて
いることから、サイドウォールマスク層３１ｃを除去す
る際にエッチャントイオンが半導体基板に直接あたる、
あるいは、ＬＯＣＯＳ膜のバーズビークなどをエッチン
グすることによるダメージが発生しにくくなっており、
リーク電流などのデバイス特性の向上に大きく貢献す
る。上記の除去可能なサイドウォールマスク層として
は、シリコン系以外にも可能である。
【００１６】
【発明が解決しようとする課題】しかしながら、上記の
ようにサイドウォールマスク層を除去する方法において
は、次のような問題がある。これを図１５を参照して説
明する。図１５（ａ）に示す半導体装置のように、サイ
ドウォールマスク層３１ｃを形成した後に、ＬＤＤスペ
ーサとなるサイドウォールマスク層３１ｃをマスクとし
て半導体基板１０中に高濃度の導電性不純物をイオン注
入して、ソース・ドレイン拡散層１２を形成するが、こ
のときの不純物イオンはエッチングストッパ膜２１を貫
通して基板中に注入される。この際のイオン注入の制御
性を良くするためにエッチングストッパ膜２１を薄膜化
すると、等方性エッチングなどによりサイドウォールマ
スク層３１ｃのエッチング除去を行う場合に、サイドウ
ォールマスク層３１ｃを除去し終わらない内にエッチン
グストッパ膜２１の一部が除去されてしまう、即ち、エ
ッチング残り３１ｄがあるにもかかわらず、エッチング
ストッパ膜２１の一部が除去されて基板１０に突き抜け
る開口部Ｈが形成されてしまい、基板１０のえぐれが生
じることがある。
【００１７】上記の問題は、サイドウォールマスク層と
してステップカバレッジが優れているアモルファスシリ
コンを用いると、アモルファスシリコンはエッチングレ
ートが遅いために、さらに顕著になって発生する。
【００１８】本発明は上記の状況を鑑みてなされたもの
であり、従って本発明は、ＳＡＣとの併用およびデバイ
ス特性の向上につながるエッチングストッパ膜およびシ
リコン系のサイドウォールマスク層を用いる半導体装置
の製造方法において、安定したサイドウォールマスク層
の除去が可能な半導体装置の製造方法を提供することを
目的とする。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板に導
電層を形成する工程と、前記導電層をマスクとしてイオ
ン注入を行い、前記半導体基板中に導電性不純物を低濃
度に含有する第１拡散層を形成する工程と、前記導電層
を被覆してエッチングストッパ膜を形成する工程と、前
記導電層の側壁面と対向させて前記エッチングストッパ
膜の上層にシリコンを含有するサイドウォールマスク層
を形成する工程と、前記サイドウォールマスク層をマス
クとしてイオン注入を行い、前記半導体基板中に導電性
不純物を高濃度に含有して前記第１拡散層に接続する第
２拡散層を形成する工程と、前記エッチングストッパ膜
に対するエッチング選択比を有して前記サイドウォール
マスク層を除去する工程と、前記エッチングストッパ膜
の上層に全面に絶縁膜を形成する工程と、前記第２拡散
層に達するコンタクトホールを前記絶縁膜に開口する工
程とを有し、前記サイドウォールマスク層を形成する工
程または前記第２拡散層を形成する工程のいずれかが少
なくとも前記サイドウォールマスク層中に導電性不純物
を導入する工程を含み、かつ、前記サイドウォールマス
ク層を除去する工程の前に、サイドウォールマスク層中
の導電性不純物を活性化する熱処理工程を有する。
【００２０】上記の本発明の半導体装置の製造方法は、
半導体基板に導電層を形成し、導電層をマスクとしてイ
オン注入を行い、半導体基板中に導電性不純物を低濃度
に含有する第１拡散層を形成し、導電層を被覆してエッ
チングストッパ膜を形成し、導電層の側壁面と対向させ
てエッチングストッパ膜の上層にシリコンを含有するサ
イドウォールマスク層を形成し、サイドウォールマスク
層をマスクとしてイオン注入を行い、半導体基板中に導
電性不純物を高濃度に含有して前記第１拡散層に接続す
る第２拡散層を形成する。ここで、サイドウォールマス
ク層形成時または第２拡散層の形成時のいずれかで少な
くともサイドウォールマスク層中に導電性不純物を導入
し、サイドウォールマスク層中の導電性不純物を活性化
する熱処理を施す。次に、エッチングストッパ膜に対す
るエッチング選択比を有してサイドウォールマスク層を
除去する。次に、エッチングストッパ膜の上層に全面に
絶縁膜を形成し、第２拡散層に達するコンタクトホール
を絶縁膜に開口する。
【００２１】シリコン系材料をハロゲン系などのエッチ
ャントガスでエッチングする際、シリコン系材料中の不
純物の含有量あるいは活性化の程度によりエッチングレ
ートが変化し、例えばリンをドープしたシリコンを塩素
含有ガスでエッチングする際にはその現象が顕著に現れ
る。上記の本発明の半導体装置の製造方法においては、
サイドウォールマスク層を除去する前に熱処理を施して
サイドウォールマスク層中の不純物を活性化させること
で、サイドウォールマスク層のエッチングレートを高め
ることが可能となる。これにより、サイドウォールマス
ク層を除去する際に、サイドウォールマスク層を除去し
終わらない内にエッチングストッパ膜の一部が除去され
てしまう、あるいはさらにエッチングストッパ膜の一部
が除去されて半導体基板に突き抜ける開口部が形成さ
れ、半導体基板のえぐれが生じることを防止でき、安定
したサイドウォールマスク層の除去が可能となる。さら
に、この熱処理により同時にエッチングストッパ膜を緻
密化することが可能であり、エッチングストッパ膜に対
するサイドウォールマスク層のエッチングレートを高め
ることができる。この熱処理を施すタイミングは、サイ
ドウォールマスク層の成膜形成工程以降、サイドウォー
ルマスク層の除去工程前であればよく、特に限定はな
い。
【００２２】上記のシリコン系材料であるサイドウォー
ルマスク層中の不純物の含有量あるいは活性化の程度の
制御は、その成膜条件で行うことができる。例えば、リ
ンを導入する場合には、原料ガス中に含有させるPH3 の
流量比によりリンの含有量を制御でき、成膜温度により
リンの活性化の程度を制御できる。
【００２３】上記の本発明の半導体装置の製造方法は、
好適には、前記サイドウォールマスク層を形成する工程
において、前記サイドウォールマスク層中に導電性不純
物を含有させて形成する。熱処理によりサイドウォール
マスク層のエッチングレートを高めるのに寄与する導電
性不純物としては、第２拡散層などを形成する際にサイ
ドウォールマスク層中に導入される導電性不純物も有効
であるが、サイドウォールマスク層を形成する工程にお
いて、サイドウォールマスク層中に導電性不純物を含有
させて形成することにより、意図的に第２拡散層などを
形成する際に導電性不純物を導入しない領域においても
対応することができるようになる。
【００２４】上記の本発明の半導体装置の製造方法は、
好適には、前記熱処理工程の処理温度が前記サイドウォ
ールマスク層の形成工程における成膜温度よりも高温で
ある。これにより、サイドウォールマスク層中の不純物
を十分に活性化させ、エッチングレートを高めることが
可能となる。例えば、サイドウォールマスク層をアモル
ファスシリコンで形成する場合、成膜温度は通常６００
℃以下であり、サイドウォールマスク層中の不純物を活
性化させる熱処理温度は６００℃以上で行うことが好ま
しい。
【００２５】上記の本発明の半導体装置の製造方法は、
好適には、前記サイドウォールマスク層を形成する工程
が、前記エッチングストッパ膜の上層に全面にサイドウ
ォールマスク用層を形成する工程と、前記第１導電層の
側壁面と対向する部分のサイドウォールマスク用層を残
して前記サイドウォールマスク用層を全面にエッチバッ
クする工程とを含む。これにより、導電層の側壁面と対
向する位置にサイドウォールマスク層を形成することが
できる。
【００２６】上記の本発明の半導体装置の製造方法は、
好適には、前記サイドウォールマスク用層を形成する工
程において、前記サイドウォールマスク用層中に導電性
不純物を含有させて形成する。これにより、意図的に第
２拡散層などを形成する際に導電性不純物を導入しない
領域においてもエッチングレートの制御の対応をするこ
とができるようになる。
【００２７】上記の本発明の半導体装置の製造方法は、
好適には、前記熱処理工程の処理温度が前記サイドウォ
ールマスク用層の形成工程における成膜温度よりも高温
である。これにより、サイドウォールマスク用層あるい
はサイドウォールマスク層中の不純物を十分に活性化さ
せ、エッチングレートを高めることが可能となる。
【００２８】上記の本発明の半導体装置の製造方法は、
好適には、前記サイドウォールマスク層を形成する工程
において、前記サイドウォールマスク層をアモルファス
シリコンにより形成する。アモルファスシリコンはその
堆積時に優れたステップカバレッジを有しており、良好
な形状のサイドウォールマスク層を形成することができ
る一方で、エッチングレートが遅いためにサイドウォー
ルマスク層のエッチング除去を行う場合に、サイドウォ
ールマスク層を除去し終わらない内にエッチングストッ
パ膜の一部が除去されてしまうという上記の問題が顕著
となっていたが、本発明の半導体装置の製造方法におい
ては、サイドウォールマスク層を除去する前に熱処理を
施すことで、サイドウォールマスク層中の不純物を活性
化させ、エッチングレートを高めることが可能となる。
【００２９】上記の本発明の半導体装置の製造方法は、
好適には、前記熱処理工程において、少なくとも前記第
１拡散層と前記第２拡散層のいずれかに含有される導電
性不純物を活性化する。これにより、サイドウォールマ
スク層中の不純物を活性化させるための熱処理工程を新
たに設けることなく、工程数を増やさないで済み、製造
コストの上昇を抑えることができる。
【００３０】上記の本発明の半導体装置の製造方法は、
好適には、前記半導体基板に導電層を形成する工程の前
に、前記半導体基板にチャネル形成領域を形成する工程
と、前記半導体基板上にゲート絶縁膜を形成する工程と
をさらに有し、前記半導体基板に導電層を形成する工程
が、前記ゲート絶縁膜上に導電層を形成する工程であ
り、前記導電層をゲート電極とする電界効果トランジス
タを形成する。チャネル形成領域の上層のゲート絶縁
膜、導電層（ゲート電極）、およびチャネル形成領域に
接続する第１拡散層および第２拡散層（ソース・ドレイ
ン拡散層）とから、電界効果ＭＯＳトランジスタを形成
することができる。
【００３１】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
【００３２】第１実施形態 本実施形態の半導体装置の製造方法により製造した半導
体装置の断面図を図１に示す。図示しないＬＯＣＯＳ法
などにより形成された素子分離絶縁膜で囲まれたシリコ
ン半導体基板１０の活性領域において、シリコン半導体
基板１０の上層に、ゲート絶縁膜２０を介してポリシリ
コンの下側ゲート電極３０ａをタングステンシリサイド
の上側ゲート電極３０ｂからなるポリサイド構造のゲー
ト電極３０が形成されており、ゲート電極３０の両側部
の半導体基板１０中には、導電性不純物を低濃度に含有
するＬＤＤ（Lightly Doped Drain ）拡散層１１および
高濃度に含有するソース・ドレイン拡散層１２が形成さ
れており、以上のように電界効果ＭＯＳトランジスタが
形成されている。
【００３３】また、ゲート電極３０を被覆して全面に例
えば酸化シリコンからなるエッチングストッパ膜２１が
形成されている。その上層に、例えば酸化シリコンの層
間絶縁膜２２が形成されている。層間絶縁膜２２、エッ
チングストッパ膜２１およびゲート絶縁膜２０にはそれ
らを貫通するコンタクトホールＣＨが開口されており、
コンタクトホールＣＨ内にはプラグ３２が埋め込まれて
おり、プラグ３２に接続して上層配線３３が形成されて
いる。
【００３４】かかる半導体装置は、ＬＤＤ拡散層形成の
ためのスペーサとなるサイドウォールマスク層が残され
ておらず、ゲート電極３０の間の領域を有効にコンタク
トに使うことが可能であって、ゲート電極の間隔を狭め
ることによりチップ／セルサイズを縮小化ができ、さら
にエッチングストッパ膜２１の一部が除去されていた
り、半導体基板１０に突き抜ける開口部がエッチングス
トッパ膜２１に形成されて半導体基板１０のえぐれなど
が形成されていない半導体装置である。
【００３５】以下に、上記の本実施形態の半導体装置の
製造方法について説明する。まず、図２（ａ）に示すよ
うに、シリコン半導体基板１０上に、ゲート絶縁膜２０
を熱酸化で形成した後、例えばポリシリコンを減圧ＣＶ
Ｄ法で１００ｎｍ堆積させ、その上層に例えばタングス
テンシリサイドをプラズマＣＶＤ法で１００ｎｍ堆積さ
せる。
【００３６】次に、エキシマステッパーを用いて０．２
５μｍ幅の所望のゲートパターンのレジスト膜をパター
ニング形成した後、例えば（エッチャー：ＥＣＲタイ
プ、ガス：Ｃｌ2 ／Ｏ2 ＝７５／６ＳＣＣＭ、圧力：
０．４Ｐａ、μ波出力（２．４５ＧＨｚ）：１２００
Ｗ、ＲＦバイアス（８００ｋＨｚ）：７０Ｗ（第１ステ
ップ）→５０Ｗ（第２ステップ）、ウェハ温度：２０
℃、オーバーエッチ：４０％）の装置及び条件でエッチ
ング加工し、ポリシリコンの下側ゲート電極３０ａ及び
タングステンシリサイドの上側ゲート電極３０ｂのポリ
サイド構造のゲート電極３０を形成する。
【００３７】ここで、上記のエッチング工程において使
用するＲＦバイアス印加型ＥＣＲ（Electron Cyclotron
Resonance）プラズマエッチング装置を図３に示す。こ
れは、マグネトロン６１で発生したマイクロ波が、導波
管６２及び石英ベルジャー６３を介してソレノイドコイ
ル６４に囲まれているウェハステージ６７上のクランプ
６６に固定されたウェハ６５に到達する構成になってい
る。また、図示していないが、上記のエッチング装置に
おいて、高周波電源６８を具備したウェハステージ６７
は温度制御用の冷媒（例えば商品名フロリナート）が循
環した構造となっており、さらに単極式静電チャックが
設置されているものとする。
【００３８】次に、図２（ｂ）に示すように、ゲート電
極３０をマスクとして導電性不純物Ｄ１をイオン注入し
て導電性不純物を低濃度に含有するＬＤＤ（Lightly Do
pedDrain ）拡散層１１を形成する。例えば、ｐチャネ
ル型の電界効果型ＭＯＳトランジスタを形成する場合に
は、ＢＦ2 + を２０ｋｅＶの注入エネルギー、２×１０
13ｃｍ-2のドーズ量でイオン注入し、ｎチャネル型の電
界効果型ＭＯＳトランジスタを形成する場合には、Ａｓ
+ を４０ｋｅＶの注入エネルギー、１×１０14ｃｍ-2の
ドーズ量でイオン注入する。
【００３９】次に、図２（ｃ）に示すように、例えばＴ
ＥＯＳ（tetraethylorthosilicate）を原料とする減圧
ＣＶＤ法により酸化シリコンをゲート電極３０を被覆し
て全面に３０ｎｍの膜厚で堆積させ、エッチングストッ
パ膜２１を形成する。
【００４０】次に、図４（ｄ）に示すように、例えばバ
ッチ式装置による減圧ＣＶＤ法（堆積温度５３０℃、圧
力１５０Ｐａ）によりリンをドープしたアモルファスシ
リコンをエッチングストッパ膜２１の上層に全面に１０
０ｎｍの膜厚で堆積させ、サイドウォールマスク用層３
１を形成する。アモルファスシリコンはステップカバレ
ッジが良好に堆積させることができるので、ゲート電極
３０の側壁と対向する部分におけるサイドウォールマス
ク用層３１の膜厚は１００ｎｍとなる。
【００４１】次に、図４（ｅ）に示すように、市販の熱
処理炉を用いて、（酸素雰囲気下、処理温度：８５０
℃、処理時間：２０分）という条件の熱処理を施す。こ
のとき、アモルファスシリコンは結晶化してポリシリコ
ンとなり、その内部のリンなどの導電性不純物が拡散お
よび活性化されたサイドウォールマスク用層３１ａとな
る。アモルファスシリコンのステップカバレッジは良好
に保たれている。この熱処理により、同時にエッチング
ストッパ膜２１が緻密化され、また、ＬＤＤ拡散層１１
中の導電性不純物も活性化される。
【００４２】次に、図４（ｆ）に示すように、例えば
（エッチャー：ＥＣＲタイプ、ガス：Ｃｌ2 ＝１００Ｓ
ＣＣＭ、圧力：０．４Ｐａ、μ波出力（２．４５ＧＨ
ｚ）：１２００Ｗ、ＲＦバイアス（８００ｋＨｚ）：８
０Ｗ（第１ステップ）→３０Ｗ（第２ステップ）、ウェ
ハ温度：２０℃、オーバーエッチ：５％）の装置及び条
件で、ゲート電極３０の側壁部と対向する位置のサイド
ウォールマスク用層３１ａを残して全面にエッチバック
し、サイドウォールマスク層３１ｂを形成する。このと
き、サイドウォールマスク用層３１ａの良好なステップ
カバレッジが転写し、ゲート電極３０の側壁部分におけ
るサイドウォールマスク層３１ｂの膜厚は１００ｎｍと
なる。
【００４３】次に、図５（ｇ）に示すように、サイドウ
ォールマスク層３１ｂをマスクとして導電性不純物Ｄ２
をイオン注入して導電性不純物を高濃度に含有するソー
ス・ドレイン拡散層１２をＬＤＤ拡散層１１に接続させ
て形成する。例えば、ｐチャネル型の電界効果型ＭＯＳ
トランジスタを形成する場合には、ＢＦ2 + を５０ｋｅ
Ｖの注入エネルギー、１×１０15ｃｍ-2のドーズ量でイ
オン注入し、ｎチャネル型の電界効果型ＭＯＳトランジ
スタを形成する場合には、Ａｓ+ を５０ｋｅＶの注入エ
ネルギー、５×１０15ｃｍ-2のドーズ量でイオン注入す
る。
【００４４】次に、図５（ｈ）に示すように、例えば
（エッチャー：ダウンフロータイプ、ガス：ＣＦ4 ／Ｏ
2 ／Ｃｌ2 ＝１５０／６０／２００ＳＣＣＭ、圧力：４
０Ｐａ、μ波出力（２．４５ＧＨｚ）：７００Ｗ、ウェ
ハ温度：１５℃、オーバーエッチ：１００％）の装置及
び条件で、サイドウォールマスク層３１ｂをエッチング
除去する。このとき、エッチングストッパ膜２１に対す
るサイドウォールマスク層３１ｂのエッチング選択比は
例えば約１００と、従来の３倍程度に高められているの
で、エッチングストッパ膜２１の一部が除去されたり、
半導体基板１０に突き抜ける開口部がエッチングストッ
パ膜２１に形成されて半導体基板１０のえぐれなどが形
成されたりしない。
【００４５】ここで、上記のエッチング工程において使
用するダウンフローエッチング装置を図６に示す。これ
は、マグネトロンで発生したマイクロ波が、導波管６２
を通って放電管７２に到達し、ガス導入口７１からのガ
スに作用して放電管７２内にプラズマが発生する。その
後、長寿命のラジカル種のみが輸送管７３を介して反応
室７４に導入され、ウェハステージ６７上のウェハ６５
に到達する構成になっている。また、図示していない
が、上記のエッチング装置において、ウェハステージ６
７は温度制御用の冷媒（例えば商品名フロリナート）が
循環した構造となっており、さらに単極式静電チャック
が設置されているものとする。
【００４６】次に、図５（ｉ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、層間絶縁膜２２
を形成する。次に、例えばリフロー、エッチバック、あ
るいはＣＭＰ（Chemical Mechanical Polishing ）法な
どにより層間絶縁膜２２の平坦化処理を行う。
【００４７】次に、図７（ｊ）に示すように、フォトリ
ソグラフィー工程によりコンタクトホールの開口パター
ンのレジスト膜Ｒを層間絶縁膜２２の上層に形成する。
【００４８】次に、図７（ｋ）に示すように、例えばＥ
ＣＲタイプのプラズマエッチングによりレジスト膜Ｒを
マスクとしたエッチングを行い、層間絶縁膜２２、エッ
チングストッパ膜２１、およびゲート絶縁膜２０を貫通
するコンタクトホールＣＨを開口する。
【００４９】次に、コンタクトホール内にタングステン
プラグ３２を形成し、次に、タングステンプラグ３２に
接続する上層配線３３を形成し、図１に示す半導体装置
を形成する。
【００５０】上記の本実施形態の半導体装置の製造方法
によれば、熱処理によりサイドウォールマスク層３１ｂ
中の導電性不純物を活性化し、さらにこの熱処理でエッ
チングストッパ膜を緻密化することが可能であり、エッ
チングストッパ膜２１に対するサイドウォールマスク層
３１ｂのエッチングレートを高めることができるので、
サイドウォールマスク層３１ｂを除去する際に、サイド
ウォールマスク層３１ｂを除去し終わらない内にエッチ
ングストッパ膜２１の一部が除去されてしまう、あるい
はさらにエッチングストッパ膜２１の一部が除去されて
半導体基板１０に突き抜ける開口部が形成され、半導体
基板１０のえぐれが生じることを防止でき、安定したサ
イドウォールマスク層の除去が可能である。また、半導
体基板１０や図示しないＬＯＣＯＳ素子分離絶縁膜など
がエッチングストッパ膜２１に被覆されていることか
ら、サイドウォールマスク層３１ｂを除去する際にエッ
チャントイオンが半導体基板に直接あたる、あるいは、
ＬＯＣＯＳ膜のバーズビークなどをエッチングすること
によるダメージが発生しにくく、リーク電流などのデバ
イス特性を向上させることができる。
【００５１】第２実施形態 本実施形態の半導体装置の製造方法により製造した半導
体装置は、実質的に図１に示す第１実施形態にかかる半
導体装置と同様である。以下に、その製造方法について
説明する。まず、図２（ａ）に示すように、シリコン半
導体基板１０上に、ゲート絶縁膜２０を熱酸化で形成し
た後、例えばポリシリコンを減圧ＣＶＤ法で１００ｎｍ
堆積させ、その上層に例えばタングステンシリサイドを
プラズマＣＶＤ法で１００ｎｍ堆積させる。
【００５２】次に、エキシマステッパーを用いて０．２
５μｍ幅の所望のゲートパターンのレジスト膜をパター
ニング形成した後、例えば（エッチャー：ＩＣＰタイ
プ、ガス：Ｃｌ2 ／Ｏ2 ＝１００／５ＳＣＣＭ、圧力：
０．４Ｐａ、ソース出力（１３．５６ＭＨｚ）：２５０
０Ｗ、ＲＦバイアス（１３．５６ＭＨｚ）：１００Ｗ
（第１ステップ）→５０Ｗ（第２ステップ）、ウェハ温
度：６０℃、オーバーエッチ：４０％）の装置及び条件
でエッチング加工し、ポリシリコンの下側ゲート電極３
０ａ及びタングステンシリサイドの上側ゲート電極３０
ｂのポリサイド構造のゲート電極３０を形成する。
【００５３】ここで、上記のエッチング工程において使
用する誘導結合プラズマ（ＩＣＰ：Inductively Couple
d Plasma）型エッチング装置を図８に示す。これは、高
周波電源６８から石英板７０上のうずまき状に形成され
ている誘導結合コイル６９に１３．５６ＭＨｚのＲＦバ
イアスを印加し、得られた高密度プラズマがウェハステ
ージ６７上のクランプ６６に固定されたウェハ６５に到
達する構成になっている。また、図示していないが、上
記のエッチング装置において、高周波電源６８を具備し
たウェハステージ６７は温度制御用の冷媒（例えば商品
名フロリナート）が循環した構造となっており、さらに
単極式静電チャックが設置されているものとする。
【００５４】次に、図２（ｂ）に示すように、ゲート電
極３０をマスクとして導電性不純物Ｄ１をイオン注入し
て導電性不純物を低濃度に含有するＬＤＤ拡散層１１を
形成する。例えば、ｐチャネル型の電界効果型ＭＯＳト
ランジスタを形成する場合には、ＢＦ2 + を２０ｋｅＶ
の注入エネルギー、２×１０13ｃｍ-2のドーズ量でイオ
ン注入し、ｎチャネル型の電界効果型ＭＯＳトランジス
タを形成する場合には、Ａｓ+ を４０ｋｅＶの注入エネ
ルギー、１×１０14ｃｍ-2のドーズ量でイオン注入す
る。
【００５５】次に、図２（ｃ）に示すように、例えばＴ
ＥＯＳを原料とする減圧ＣＶＤ法により酸化シリコンを
ゲート電極３０を被覆して全面に３０ｎｍの膜厚で堆積
させ、エッチングストッパ膜２１を形成する。
【００５６】次に、図４（ｄ）に示すように、例えばバ
ッチ式装置による減圧ＣＶＤ法（堆積温度５３０℃、圧
力１５０Ｐａ）によりリンをドープしたアモルファスシ
リコンをエッチングストッパ膜２１の上層に全面に１０
０ｎｍの膜厚で堆積させ、サイドウォールマスク用層３
１を形成する。アモルファスシリコンはステップカバレ
ッジが良好に堆積させることができるので、ゲート電極
３０の側壁と対向する部分におけるサイドウォールマス
ク用層３１の膜厚は１００ｎｍとなる。
【００５７】次に、図４（ｅ）に示すように、市販のＲ
ＴＡ（Rapid Thermal Annealing ）装置を用いて、（窒
素雰囲気下、処理温度：１０００℃、処理時間：１０
秒）という条件の熱処理を施す。このとき、アモルファ
スシリコンは結晶化してポリシリコンとなり、その内部
のリンなどの導電性不純物が拡散および活性化されたサ
イドウォールマスク用層３１ａとなる。アモルファスシ
リコンのステップカバレッジは良好に保たれている。こ
の熱処理により、同時にエッチングストッパ膜２１が緻
密化され、また、ＬＤＤ拡散層１１中の導電性不純物も
活性化される。
【００５８】次に、図４（ｆ）に示すように、例えば
（エッチャー：ＩＣＰタイプ、ガス：Ｃｌ2 ＝２００Ｓ
ＣＣＭ、圧力：１．０Ｐａ、ソース出力（１３．５６Ｍ
Ｈｚ）：２０００Ｗ、ＲＦバイアス（１３．５６ＭＨ
ｚ）：１００Ｗ（第１ステップ）→３０Ｗ（第２ステッ
プ）、ウェハ温度：６０℃、オーバーエッチ：５％）の
装置及び条件で、ゲート電極３０の側壁部と対向する位
置のサイドウォールマスク用層３１ａを残して全面にエ
ッチバックし、サイドウォールマスク層３１ｂを形成す
る。このとき、サイドウォールマスク用層３１ａの良好
なステップカバレッジが転写し、ゲート電極３０の側壁
部分におけるサイドウォールマスク層３１ｂの膜厚は１
００ｎｍとなる。
【００５９】次に、図５（ｇ）に示すように、サイドウ
ォールマスク層３１ｂをマスクとして導電性不純物Ｄ２
をイオン注入して導電性不純物を高濃度に含有するソー
ス・ドレイン拡散層１２をＬＤＤ拡散層１１に接続させ
て形成する。例えば、ｐチャネル型の電界効果型ＭＯＳ
トランジスタを形成する場合には、ＢＦ2 + を５０ｋｅ
Ｖの注入エネルギー、１×１０15ｃｍ-2のドーズ量でイ
オン注入し、ｎチャネル型の電界効果型ＭＯＳトランジ
スタを形成する場合には、Ａｓ+ を５０ｋｅＶの注入エ
ネルギー、５×１０15ｃｍ-2のドーズ量でイオン注入す
る。
【００６０】次に、図５（ｈ）に示すように、例えば
（エッチャー：ダウンフロータイプ、ガス：ＣＦ4 ／Ｏ
2 ／Ｃｌ2 ＝１５０／６０／２００ＳＣＣＭ、圧力：４
０Ｐａ、μ波出力（２．４５ＧＨｚ）：７００Ｗ、ウェ
ハ温度：１５℃、オーバーエッチ：１００％）の装置及
び条件で、サイドウォールマスク層３１ｂをエッチング
除去する。このとき、エッチングストッパ膜２１に対す
るサイドウォールマスク層３１ｂのエッチング選択比は
例えば約１００と、従来の３倍程度に高められているの
で、エッチングストッパ膜２１の一部が除去されたり、
半導体基板１０に突き抜ける開口部がエッチングストッ
パ膜２１に形成されて半導体基板１０のえぐれなどが形
成されたりしない。
【００６１】次に、図５（ｉ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、層間絶縁膜２２
を形成する。次に、例えばリフロー、エッチバック、あ
るいはＣＭＰ法などにより層間絶縁膜２２の平坦化処理
を行う。
【００６２】次に、図７（ｊ）に示すように、フォトリ
ソグラフィー工程によりコンタクトホールの開口パター
ンのレジスト膜Ｒを層間絶縁膜２２の上層に形成する。
【００６３】次に、図７（ｋ）に示すように、例えばＩ
ＣＰタイプのプラズマエッチングによりレジスト膜Ｒを
マスクとしたエッチングを行い、層間絶縁膜２２、エッ
チングストッパ膜２１、およびゲート絶縁膜２０を貫通
するコンタクトホールＣＨを開口する。
【００６４】次に、コンタクトホール内にタングステン
プラグ３２を形成し、次に、タングステンプラグ３２に
接続する上層配線３３を形成し、図１に示す半導体装置
を形成する。
【００６５】上記の本実施形態の半導体装置の製造方法
によれば、第１実施形態と同様に、熱処理によりサイド
ウォールマスク層３１ｂ中の導電性不純物を活性化し、
さらにこの熱処理でエッチングストッパ膜を緻密化する
ことが可能であり、エッチングストッパ膜２１に対する
サイドウォールマスク層３１ｂのエッチングレートを高
めることができるので、サイドウォールマスク層３１ｂ
を除去する際に、サイドウォールマスク層３１ｂを除去
し終わらない内にエッチングストッパ膜２１の一部が除
去されてしまう、あるいはさらにエッチングストッパ膜
２１の一部が除去されて半導体基板１０に突き抜ける開
口部が形成され、半導体基板１０のえぐれが生じること
を防止でき、安定したサイドウォールマスク層の除去が
可能である。また、半導体基板１０や図示しないＬＯＣ
ＯＳ素子分離絶縁膜などがエッチングストッパ膜２１に
被覆されていることから、サイドウォールマスク層３１
ｂを除去する際にエッチャントイオンが半導体基板に直
接あたる、あるいは、ＬＯＣＯＳ膜のバーズビークなど
をエッチングすることによるダメージが発生しにくく、
リーク電流などのデバイス特性を向上させることができ
る。
【００６６】第３実施形態 本実施形態の半導体装置の製造方法により製造した半導
体装置は、実質的に図１に示す第１実施形態にかかる半
導体装置と同様である。以下に、その製造方法について
説明する。まず、図９（ａ）に示すように、シリコン半
導体基板１０上に、ゲート絶縁膜２０を熱酸化で形成し
た後、例えばポリシリコンを減圧ＣＶＤ法で１００ｎｍ
堆積させ、その上層に例えばタングステンシリサイドを
プラズマＣＶＤ法で１００ｎｍ堆積させる。
【００６７】次に、エキシマステッパーを用いて０．２
５μｍ幅の所望のゲートパターンのレジスト膜をパター
ニング形成した後、例えば（エッチャー：ＥＣＲタイ
プ、ガス：Ｃｌ2 ／Ｏ2 ＝７５／６ＳＣＣＭ、圧力：
０．４Ｐａ、μ波出力（２．４５ＧＨｚ）：１２００
Ｗ、ＲＦバイアス（８００ｋＨｚ）：７０Ｗ（第１ステ
ップ）→５０Ｗ（第２ステップ）、ウェハ温度：２０
℃、オーバーエッチ：４０％）の装置及び条件でエッチ
ング加工し、ポリシリコンの下側ゲート電極３０ａ及び
タングステンシリサイドの上側ゲート電極３０ｂのポリ
サイド構造のゲート電極３０を形成する。
【００６８】次に、図９（ｂ）に示すように、ゲート電
極３０をマスクとして導電性不純物Ｄ１をイオン注入し
て導電性不純物を低濃度に含有するＬＤＤ拡散層１１を
形成する。例えば、ｐチャネル型の電界効果型ＭＯＳト
ランジスタを形成する場合には、ＢＦ2 + を２０ｋｅＶ
の注入エネルギー、２×１０13ｃｍ-2のドーズ量でイオ
ン注入し、ｎチャネル型の電界効果型ＭＯＳトランジス
タを形成する場合には、Ａｓ+ を４０ｋｅＶの注入エネ
ルギー、１×１０14ｃｍ-2のドーズ量でイオン注入す
る。
【００６９】次に、図９（ｃ）に示すように、例えばＴ
ＥＯＳを原料とする減圧ＣＶＤ法により酸化シリコンを
ゲート電極３０を被覆して全面に３０ｎｍの膜厚で堆積
させ、エッチングストッパ膜２１を形成する。
【００７０】次に、図１０（ｄ）に示すように、例えば
バッチ式装置による減圧ＣＶＤ法（堆積温度５３０℃、
圧力１５０Ｐａ）によりリンをドープしたアモルファス
シリコンをエッチングストッパ膜２１の上層に全面に１
００ｎｍの膜厚で堆積させ、サイドウォールマスク用層
３１を形成する。アモルファスシリコンはステップカバ
レッジが良好に堆積させることができるので、ゲート電
極３０の側壁と対向する部分におけるサイドウォールマ
スク用層３１の膜厚は１００ｎｍとなる。
【００７１】次に、図１０（ｅ）に示すように、例えば
（エッチャー：ＥＣＲタイプ、ガス：Ｃｌ2 ＝１００Ｓ
ＣＣＭ、圧力：０．４Ｐａ、μ波出力（２．４５ＧＨ
ｚ）：１２００Ｗ、ＲＦバイアス（８００ｋＨｚ）：８
０Ｗ（第１ステップ）→３０Ｗ（第２ステップ）、ウェ
ハ温度：２０℃、オーバーエッチ：５％）の装置及び条
件で、ゲート電極３０の側壁部と対向する位置のサイド
ウォールマスク用層３１を残して全面にエッチバック
し、サイドウォールマスク層３１ｃを形成する。このと
き、サイドウォールマスク用層３１の良好なステップカ
バレッジが転写し、ゲート電極３０の側壁部分における
サイドウォールマスク層３１ｃの膜厚は１００ｎｍとな
る。
【００７２】次に、図１０（ｆ）に示すように、市販の
熱処理炉を用いて、（酸素雰囲気下、処理温度：８５０
℃、処理時間：２０分）という条件の熱処理を施す。こ
のとき、アモルファスシリコンは結晶化してポリシリコ
ンとなり、その内部のリンなどの導電性不純物が拡散お
よび活性化されたサイドウォールマスク層３１ｂとな
る。アモルファスシリコンのステップカバレッジは良好
に保たれている。この熱処理により、同時にエッチング
ストッパ膜２１が緻密化され、また、ＬＤＤ拡散層１１
中の導電性不純物も活性化される。
【００７３】次に、図１１（ｇ）に示すように、サイド
ウォールマスク層３１ｂをマスクとして導電性不純物Ｄ
２をイオン注入して導電性不純物を高濃度に含有するソ
ース・ドレイン拡散層１２をＬＤＤ拡散層１１に接続さ
せて形成する。例えば、ｐチャネル型の電界効果型ＭＯ
Ｓトランジスタを形成する場合には、ＢＦ2 + を５０ｋ
ｅＶの注入エネルギー、１×１０15ｃｍ-2のドーズ量で
イオン注入し、ｎチャネル型の電界効果型ＭＯＳトラン
ジスタを形成する場合には、Ａｓ+ を５０ｋｅＶの注入
エネルギー、５×１０15ｃｍ-2のドーズ量でイオン注入
する。
【００７４】次に、図１１（ｈ）に示すように、例えば
（エッチャー：ダウンフロータイプ、ガス：ＣＦ4 ／Ｏ
2 ／Ｃｌ2 ＝１５０／６０／２００ＳＣＣＭ、圧力：４
０Ｐａ、μ波出力（２．４５ＧＨｚ）：７００Ｗ、ウェ
ハ温度：１５℃、オーバーエッチ：１００％）の装置及
び条件で、サイドウォールマスク層３１ｂをエッチング
除去する。このとき、エッチングストッパ膜２１に対す
るサイドウォールマスク層３１ｂのエッチング選択比は
例えば約１００と、従来の３倍程度に高められているの
で、エッチングストッパ膜２１の一部が除去されたり、
半導体基板１０に突き抜ける開口部がエッチングストッ
パ膜２１に形成されて半導体基板１０のえぐれなどが形
成されたりしない。
【００７５】次に、図１１（ｉ）に示すように、例えば
ＣＶＤ法により酸化シリコンを堆積させ、層間絶縁膜２
２を形成する。次に、例えばリフロー、エッチバック、
あるいはＣＭＰ法などにより層間絶縁膜２２の平坦化処
理を行う。
【００７６】次に、図１２（ｊ）に示すように、フォト
リソグラフィー工程によりコンタクトホールの開口パタ
ーンのレジスト膜Ｒを層間絶縁膜２２の上層に形成す
る。
【００７７】次に、図１２（ｋ）に示すように、例えば
ＥＣＲタイプのプラズマエッチングによりレジスト膜Ｒ
をマスクとしたエッチングを行い、層間絶縁膜２２、エ
ッチングストッパ膜２１、およびゲート絶縁膜２０を貫
通するコンタクトホールＣＨを開口する。
【００７８】次に、コンタクトホール内にタングステン
プラグ３２を形成し、次に、タングステンプラグ３２に
接続する上層配線３３を形成し、図１に示す半導体装置
を形成する。
【００７９】上記の本実施形態の半導体装置の製造方法
によれば、第１実施形態と同様に、熱処理によりサイド
ウォールマスク層３１ｂ中の導電性不純物を活性化し、
さらにこの熱処理でエッチングストッパ膜を緻密化する
ことが可能であり、エッチングストッパ膜２１に対する
サイドウォールマスク層３１ｂのエッチングレートを高
めることができるので、サイドウォールマスク層３１ｂ
を除去する際に、サイドウォールマスク層３１ｂを除去
し終わらない内にエッチングストッパ膜２１の一部が除
去されてしまう、あるいはさらにエッチングストッパ膜
２１の一部が除去されて半導体基板１０に突き抜ける開
口部が形成され、半導体基板１０のえぐれが生じること
を防止でき、安定したサイドウォールマスク層の除去が
可能である。また、半導体基板１０や図示しないＬＯＣ
ＯＳ素子分離絶縁膜などがエッチングストッパ膜２１に
被覆されていることから、サイドウォールマスク層３１
ｂを除去する際にエッチャントイオンが半導体基板に直
接あたる、あるいは、ＬＯＣＯＳ膜のバーズビークなど
をエッチングすることによるダメージが発生しにくく、
リーク電流などのデバイス特性を向上させることができ
る。
【００８０】第４実施形態 本実施形態の半導体装置の製造方法により製造した半導
体装置は、実質的に図１に示す第１実施形態にかかる半
導体装置と同様である。以下に、その製造方法について
説明する。まず、図９（ａ）に示すように、シリコン半
導体基板１０上に、ゲート絶縁膜２０を熱酸化で形成し
た後、例えばポリシリコンを減圧ＣＶＤ法で１００ｎｍ
堆積させ、その上層に例えばタングステンシリサイドを
プラズマＣＶＤ法で１００ｎｍ堆積させる。
【００８１】次に、エキシマステッパーを用いて０．２
５μｍ幅の所望のゲートパターンのレジスト膜をパター
ニング形成した後、例えば（エッチャー：ＩＣＰタイ
プ、ガス：Ｃｌ2 ／Ｏ2 ＝１００／５ＳＣＣＭ、圧力：
０．４Ｐａ、ソース出力（１３．５６ＭＨｚ）：２５０
０Ｗ、ＲＦバイアス（１３．５６ＭＨｚ）：１００Ｗ
（第１ステップ）→５０Ｗ（第２ステップ）、ウェハ温
度：６０℃、オーバーエッチ：４０％）の装置及び条件
でエッチング加工し、ポリシリコンの下側ゲート電極３
０ａ及びタングステンシリサイドの上側ゲート電極３０
ｂのポリサイド構造のゲート電極３０を形成する。
【００８２】次に、図９（ｂ）に示すように、ゲート電
極３０をマスクとして導電性不純物Ｄ１をイオン注入し
て導電性不純物を低濃度に含有するＬＤＤ拡散層１１を
形成する。例えば、ｐチャネル型の電界効果型ＭＯＳト
ランジスタを形成する場合には、ＢＦ2 + を２０ｋｅＶ
の注入エネルギー、２×１０13ｃｍ-2のドーズ量でイオ
ン注入し、ｎチャネル型の電界効果型ＭＯＳトランジス
タを形成する場合には、Ａｓ+ を４０ｋｅＶの注入エネ
ルギー、１×１０14ｃｍ-2のドーズ量でイオン注入す
る。
【００８３】次に、図９（ｃ）に示すように、例えばＴ
ＥＯＳを原料とする減圧ＣＶＤ法により酸化シリコンを
ゲート電極３０を被覆して全面に３０ｎｍの膜厚で堆積
させ、エッチングストッパ膜２１を形成する。
【００８４】次に、図１０（ｄ）に示すように、例えば
バッチ式装置による減圧ＣＶＤ法（堆積温度５３０℃、
圧力１５０Ｐａ）によりリンをドープしたアモルファス
シリコンをエッチングストッパ膜２１の上層に全面に１
００ｎｍの膜厚で堆積させ、サイドウォールマスク用層
３１を形成する。アモルファスシリコンはステップカバ
レッジが良好に堆積させることができるので、ゲート電
極３０の側壁と対向する部分におけるサイドウォールマ
スク用層３１の膜厚は１００ｎｍとなる。
【００８５】次に、図１０（ｅ）に示すように、例えば
（エッチャー：ＩＣＰタイプ、ガス：Ｃｌ2 ＝２００Ｓ
ＣＣＭ、圧力：１．０Ｐａ、ソース出力（１３．５６Ｍ
Ｈｚ）：２０００Ｗ、ＲＦバイアス（１３．５６ＭＨ
ｚ）：１００Ｗ（第１ステップ）→３０Ｗ（第２ステッ
プ）、ウェハ温度：６０℃、オーバーエッチ：５％）の
装置及び条件で、ゲート電極３０の側壁部と対向する位
置のサイドウォールマスク用層３１を残して全面にエッ
チバックし、サイドウォールマスク層３１ｃを形成す
る。このとき、サイドウォールマスク用層３１の良好な
ステップカバレッジが転写し、ゲート電極３０の側壁部
分におけるサイドウォールマスク層３１ｃの膜厚は１０
０ｎｍとなる。
【００８６】次に、図１０（ｆ）に示すように、市販の
ＲＴＡ装置を用いて、（窒素雰囲気下、処理温度：１０
００℃、処理時間：１０秒）という条件の熱処理を施
す。このとき、アモルファスシリコンは結晶化してポリ
シリコンとなり、その内部のリンなどの導電性不純物が
拡散および活性化されたサイドウォールマスク層３１ｂ
となる。アモルファスシリコンのステップカバレッジは
良好に保たれている。この熱処理により、同時にエッチ
ングストッパ膜２１が緻密化され、また、ＬＤＤ拡散層
１１中の導電性不純物も活性化される。
【００８７】次に、図１１（ｇ）に示すように、サイド
ウォールマスク層３１ｂをマスクとして導電性不純物Ｄ
２をイオン注入して導電性不純物を高濃度に含有するソ
ース・ドレイン拡散層１２をＬＤＤ拡散層１１に接続さ
せて形成する。例えば、ｐチャネル型の電界効果型ＭＯ
Ｓトランジスタを形成する場合には、ＢＦ2 + を５０ｋ
ｅＶの注入エネルギー、１×１０15ｃｍ-2のドーズ量で
イオン注入し、ｎチャネル型の電界効果型ＭＯＳトラン
ジスタを形成する場合には、Ａｓ+ を５０ｋｅＶの注入
エネルギー、５×１０15ｃｍ-2のドーズ量でイオン注入
する。
【００８８】次に、図１１（ｈ）に示すように、例えば
（エッチャー：ダウンフロータイプ、ガス：ＣＦ4 ／Ｏ
2 ／Ｃｌ2 ＝１５０／６０／２００ＳＣＣＭ、圧力：４
０Ｐａ、μ波出力（２．４５ＧＨｚ）：７００Ｗ、ウェ
ハ温度：１５℃、オーバーエッチ：１００％）の装置及
び条件で、サイドウォールマスク層３１ｂをエッチング
除去する。このとき、エッチングストッパ膜２１に対す
るサイドウォールマスク層３１ｂのエッチング選択比は
例えば約１００と、従来の３倍程度に高められているの
で、エッチングストッパ膜２１の一部が除去されたり、
半導体基板１０に突き抜ける開口部がエッチングストッ
パ膜２１に形成されて半導体基板１０のえぐれなどが形
成されたりしない。
【００８９】次に、図１１（ｉ）に示すように、例えば
ＣＶＤ法により酸化シリコンを堆積させ、層間絶縁膜２
２を形成する。次に、例えばリフロー、エッチバック、
あるいはＣＭＰ法などにより層間絶縁膜２２の平坦化処
理を行う。
【００９０】次に、図１２（ｊ）に示すように、フォト
リソグラフィー工程によりコンタクトホールの開口パタ
ーンのレジスト膜Ｒを層間絶縁膜２２の上層に形成す
る。
【００９１】次に、図１２（ｋ）に示すように、例えば
ＩＣＰタイプのプラズマエッチングによりレジスト膜Ｒ
をマスクとしたエッチングを行い、層間絶縁膜２２、エ
ッチングストッパ膜２１、およびゲート絶縁膜２０を貫
通するコンタクトホールＣＨを開口する。
【００９２】次に、コンタクトホール内にタングステン
プラグ３２を形成し、次に、タングステンプラグ３２に
接続する上層配線３３を形成し、図１に示す半導体装置
を形成する。
【００９３】上記の本実施形態の半導体装置の製造方法
によれば、第１実施形態と同様に、熱処理によりサイド
ウォールマスク層３１ｂ中の導電性不純物を活性化し、
さらにこの熱処理でエッチングストッパ膜を緻密化する
ことが可能であり、エッチングストッパ膜２１に対する
サイドウォールマスク層３１ｂのエッチングレートを高
めることができるので、サイドウォールマスク層３１ｂ
を除去する際に、サイドウォールマスク層３１ｂを除去
し終わらない内にエッチングストッパ膜２１の一部が除
去されてしまう、あるいはさらにエッチングストッパ膜
２１の一部が除去されて半導体基板１０に突き抜ける開
口部が形成され、半導体基板１０のえぐれが生じること
を防止でき、安定したサイドウォールマスク層の除去が
可能である。また、半導体基板１０や図示しないＬＯＣ
ＯＳ素子分離絶縁膜などがエッチングストッパ膜２１に
被覆されていることから、サイドウォールマスク層３１
ｂを除去する際にエッチャントイオンが半導体基板に直
接あたる、あるいは、ＬＯＣＯＳ膜のバーズビークなど
をエッチングすることによるダメージが発生しにくく、
リーク電流などのデバイス特性を向上させることができ
る。
【００９４】本発明は、ＤＲＡＭなどのＭＯＳトランジ
スタの半導体装置や、バイポーラ系の半導体装置、ある
いはＡ／Ｄコンバータなど、半導体基板上に形成された
間隔の狭い導電層の間の領域に対してコンタクトホール
を形成する半導体装置の製造方法であれば何にでも適用
でき、特に上記の導電層をゲート電極とする電界効果Ｍ
ＯＳトランジスタを有する半導体装置の製造方法に好ま
しく適用することができる。
【００９５】本発明は、上記の実施の形態に限定されな
い。例えば、サイドウォールマスク層はそれぞれ１層と
してもよく、多層以上の構成としてもよい。また、ゲー
ト電極は単層でも多層でもよく、さらにオフセット絶縁
膜を有していてもよい。エッチングストッパ膜は酸化シ
リコンの他、窒化シリコンなどで形成することもでき
る。また、サイドウォールマスク層に含有させる導電性
不純物はリン以外にも可能である。その他、本発明の要
旨を逸脱しない範囲で種々の変更を行うことができる。
【００９６】
【発明の効果】本発明によれば、ＳＡＣとの併用および
デバイス特性の向上につながるエッチングストッパ膜お
よびシリコン系のサイドウォールマスク層を用いる半導
体装置の製造方法において、安定したサイドウォールマ
スク層の除去が可能な半導体装置の製造方法を提供する
ことができる。
【図面の簡単な説明】
【図１】図１は第１〜第４実施形態にかかる半導体装置
の断面図である。
【図２】図２は第１および第２実施形態にかかる半導体
装置の製造方法の製造工程を示す断面図であり、（ａ）
はゲート電極の形成工程まで、（ｂ）はＬＤＤ拡散層の
形成工程まで、（ｃ）はエッチングストッパ膜の形成工
程までを示す。
【図３】図３は本発明において使用するＥＣＲタイプの
高密度プラズマエッチング装置の構成を示す概略断面図
である。
【図４】図４は図２の続きの工程を示し、（ｄ）はサイ
ドウォールマスク用層の形成工程まで、（ｅ）は熱処理
工程まで、（ｆ）はサイドウォールマスク層の形成工程
までを示す。
【図５】図５は図４の続きの工程を示し、（ｇ）はソー
ス・ドレイン拡散層の形成工程まで、（ｈ）はサイドウ
ォールマスク層の除去工程まで、（ｉ）は層間絶縁膜の
形成工程までを示す。
【図６】図６は本発明において使用するダウンフロータ
イプのプラズマエッチング装置の構成を示す概略断面図
である。
【図７】図７は図５の続きの工程を示し、（ｊ）はコン
タクトホールパターンのレジスト膜の形成工程まで、
（ｋ）はコンタクトホールの開口工程までを示す。
【図８】図８は本発明において使用するＩＣＰタイプの
高密度プラズマエッチング装置の構成を示す概略断面図
である。
【図９】図９は第３および第４実施形態にかかる半導体
装置の製造方法の製造工程を示す断面図であり、（ａ）
はゲート電極の形成工程まで、（ｂ）はＬＤＤ拡散層の
形成工程まで、（ｃ）はエッチングストッパ膜の形成工
程までを示す。
【図１０】図１０は図９の続きの工程を示し、（ｄ）は
サイドウォールマスク用層の形成工程まで、（ｅ）はサ
イドウォールマスク層の形成工程まで、（ｆ）は熱処理
工程までを示す。
【図１１】図１１は図１０の続きの工程を示し、（ｇ）
はソース・ドレイン拡散層の形成工程まで、（ｈ）はサ
イドウォールマスク層の除去工程まで、（ｉ）は層間絶
縁膜の形成工程までを示す。
【図１２】図１２は図１１の続きの工程を示し、（ｊ）
はコンタクトホールパターンのレジスト膜の形成工程ま
で、（ｋ）はコンタクトホールの開口工程までを示す。
【図１３】図１３は第１従来例にかかる半導体装置の製
造方法の製造工程を示す断面図であり、（ａ）は層間絶
縁膜の形成工程まで、（ｂ）はコンタクトホールの開口
工程までを示す。
【図１４】図１４は第２従来例にかかる半導体装置の製
造方法の製造工程を示す断面図であり、（ａ）は層間絶
縁膜の形成工程まで、（ｂ）はコンタクトホールの開口
工程までを示す。
【図１５】図１５は第３従来例にかかる半導体装置の製
造方法の製造工程を示す断面図であり、（ａ）はソース
・ドレイン拡散層の形成工程まで、（ｂ）はサイドウォ
ールマスク層の除去工程までを示す。
【符号の説明】
１０…半導体基板、１１…ＬＤＤ拡散層、１２…ソース
・ドレイン拡散層、２０…ゲート絶縁膜、２１…エッチ
ングストッパ膜、２２…層間絶縁膜、２４…オフセット
絶縁膜、２５…サイドウォールマスク層、２６…ＣＦ系
堆積物、３０…ゲート電極、３１，３１ａ…サイドウォ
ールマスク用層、３１ｂ，３１ｃ…サイドウォールマス
ク層、３１ｄ…エッチング残り、３２…プラグ、３３…
上層配線、Ｒ…レジスト膜、Ｈ…えぐれ、ＣＨ…コンタ
クトホール、Ｄ１，Ｄ２…導電性不純物、６１…マグネ
トロン、６２…導波管、６３…石英ベルジャー、６４…
ソレノイドコイル、６５…ウェハ、６６…クランプ、６
７…ウェハステージ、６８…高周波電源、６９…誘導結
合コイル、７０…石英板、７１…ガス導入口、７２…放
電管、７３…輸送管、７４…反応室。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】半導体基板に導電層を形成する工程と、 前記導電層をマスクとしてイオン注入を行い、前記半導
    体基板中に導電性不純物を低濃度に含有する第１拡散層
    を形成する工程と、 前記導電層を被覆してエッチングストッパ膜を形成する
    工程と、 前記導電層の側壁面と対向させて前記エッチングストッ
    パ膜の上層にシリコンを含有するサイドウォールマスク
    層を形成する工程と、 前記サイドウォールマスク層をマスクとしてイオン注入
    を行い、前記半導体基板中に導電性不純物を高濃度に含
    有して前記第１拡散層に接続する第２拡散層を形成する
    工程と、 前記エッチングストッパ膜に対するエッチング選択比を
    有して前記サイドウォールマスク層を除去する工程と、 前記エッチングストッパ膜の上層に全面に絶縁膜を形成
    する工程と、 前記第２拡散層に達するコンタクトホールを前記絶縁膜
    に開口する工程とを有し、 前記サイドウォールマスク層を形成する工程または前記
    第２拡散層を形成する工程のいずれかが少なくとも前記
    サイドウォールマスク層中に導電性不純物を導入する工
    程を含み、かつ、前記サイドウォールマスク層を除去す
    る工程の前に、サイドウォールマスク層中の導電性不純
    物を活性化する熱処理工程を有する半導体装置の製造方
    法。
  2. 【請求項２】前記サイドウォールマスク層を形成する工
    程において、前記サイドウォールマスク層中に導電性不
    純物を含有させて形成する請求項１記載の半導体装置の
    製造方法。
  3. 【請求項３】前記熱処理工程の処理温度が前記サイドウ
    ォールマスク層の形成工程における成膜温度よりも高温
    である請求項１記載の半導体装置の製造方法。
  4. 【請求項４】前記サイドウォールマスク層を形成する工
    程が、前記エッチングストッパ膜の上層に全面にサイド
    ウォールマスク用層を形成する工程と、前記第１導電層
    の側壁面と対向する部分のサイドウォールマスク用層を
    残して前記サイドウォールマスク用層を全面にエッチバ
    ックする工程とを含む請求項１記載の半導体装置の製造
    方法。
  5. 【請求項５】前記サイドウォールマスク用層を形成する
    工程において、前記サイドウォールマスク用層中に導電
    性不純物を含有させて形成する請求項４記載の半導体装
    置の製造方法。
  6. 【請求項６】前記熱処理工程の処理温度が前記サイドウ
    ォールマスク用層の形成工程における成膜温度よりも高
    温である請求項４記載の半導体装置の製造方法。
  7. 【請求項７】前記サイドウォールマスク層を形成する工
    程において、前記サイドウォールマスク層をアモルファ
    スシリコンにより形成する請求項１記載の半導体装置の
    製造方法。
  8. 【請求項８】前記熱処理工程において、少なくとも前記
    第１拡散層と前記第２拡散層のいずれかに含有される導
    電性不純物を活性化する請求項１記載の半導体装置の製
    造方法。
  9. 【請求項９】前記半導体基板に導電層を形成する工程の
    前に、前記半導体基板にチャネル形成領域を形成する工
    程と、前記半導体基板上にゲート絶縁膜を形成する工程
    とをさらに有し、 前記半導体基板に導電層を形成する工程が、前記ゲート
    絶縁膜上に導電層を形成する工程であり、 前記導電層をゲート電極とする電界効果トランジスタを
    形成する請求項１記載の半導体装置の製造方法。
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