JPH06196498A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06196498A JPH06196498A JP34717292A JP34717292A JPH06196498A JP H06196498 A JPH06196498 A JP H06196498A JP 34717292 A JP34717292 A JP 34717292A JP 34717292 A JP34717292 A JP 34717292A JP H06196498 A JPH06196498 A JP H06196498A
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- JP
- Japan
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- gate electrode
- insulating film
- insulator
- layer
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 品質を損うことなく素子面積の増大を可及的
に防止する。 【構成】 半導体基板１上に形成される、ポリシリコン
の層４および第１の絶縁物の層５からなるゲート電極
と、このゲート電極の側面に形成される、第２の絶縁物
からなる側壁部８と、ゲート電極および側壁部に隣接す
るように半導体基板上に形成されるソース／ドレイン領
域１０と、ゲート電極の第１の絶縁物の層と側壁部との
交差部の凹部を埋めるように形成される第３の絶縁物の
層１４と、ゲート電極および側壁部ならびに第３の絶縁
物の層を覆うように形成される第４の絶縁物の層１６
と、この第４の絶縁物の層を覆うように形成される層間
絶縁膜１８と、この層間絶縁膜内にゲート電極と部分的
に重なるようにエッチングによって形成された、ソース
／ドレイン領域との接続のためのコンタクト孔と、を備
え、第３および第４の絶縁物のエッチング選択比は前記
層間絶縁物に対して所定値以上であることを特徴とす
る。
に防止する。 【構成】 半導体基板１上に形成される、ポリシリコン
の層４および第１の絶縁物の層５からなるゲート電極
と、このゲート電極の側面に形成される、第２の絶縁物
からなる側壁部８と、ゲート電極および側壁部に隣接す
るように半導体基板上に形成されるソース／ドレイン領
域１０と、ゲート電極の第１の絶縁物の層と側壁部との
交差部の凹部を埋めるように形成される第３の絶縁物の
層１４と、ゲート電極および側壁部ならびに第３の絶縁
物の層を覆うように形成される第４の絶縁物の層１６
と、この第４の絶縁物の層を覆うように形成される層間
絶縁膜１８と、この層間絶縁膜内にゲート電極と部分的
に重なるようにエッチングによって形成された、ソース
／ドレイン領域との接続のためのコンタクト孔と、を備
え、第３および第４の絶縁物のエッチング選択比は前記
層間絶縁物に対して所定値以上であることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は自己整合型コンタクト構
造を有する半導体装置およびその製造方法に関するもの
である。
造を有する半導体装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】従来の半導体装置の製造方法を図６を参
照して説明する。まず、半導体基板１上に素子分離酸化
膜（図示せず）を形成し、しきい値調整のためのチャネ
ルイオン注入を行った後、ゲート酸化膜３を堆積し、続
いてポリシリコン膜４を堆積する。次に、このポリシリ
コン膜４にＮ型の不純物を導入し、その後ポリシリコン
膜４上にＳｉＯ２からなる絶縁膜５を堆積する。そし
て、この絶縁膜５およびポリシリコン膜４をパターニン
グしてゲート電極を形成する。続いて酸素雰囲気中で１
０分間の酸化を行うことによってゲート電極のポリシリ
コン層４の側面に酸化膜７を形成する。
照して説明する。まず、半導体基板１上に素子分離酸化
膜（図示せず）を形成し、しきい値調整のためのチャネ
ルイオン注入を行った後、ゲート酸化膜３を堆積し、続
いてポリシリコン膜４を堆積する。次に、このポリシリ
コン膜４にＮ型の不純物を導入し、その後ポリシリコン
膜４上にＳｉＯ２からなる絶縁膜５を堆積する。そし
て、この絶縁膜５およびポリシリコン膜４をパターニン
グしてゲート電極を形成する。続いて酸素雰囲気中で１
０分間の酸化を行うことによってゲート電極のポリシリ
コン層４の側面に酸化膜７を形成する。
【０００３】次に基板１の全面にＳｉＯ２からなる絶縁
膜８を堆積し、その後、上記ゲート電極の側面に上記絶
縁膜からなる側壁が残るように絶縁膜８をＲＩＥ法を用
いてエッチバックする。続いてソース／ドレイン形成予
定領域上のゲート酸化膜を除去し、イオン注入すること
によって高濃度拡散層１０を形成する。その後、基板１
の全面に例えばＴｉからなる高融点金属の層を堆積し、
高温熱処理を行って拡散層１０上の高融点金属の層のみ
をシリサイド層１２に変える。そしてシリサイドに変化
しなかった高融点金属層をＨ２ＳＯ４とＨ２Ｏ２の混合
液を用いて除去する。続いてＳｉＯ２および低温リフロ
ー用高濃度不純物を含有している絶縁膜１８（例えばＢ
ＰＳＧ）を堆積し、アニールすることによって絶縁膜１
８の表面を平坦化する。そして、拡散層１０とのコンタ
クト孔２０をＲＩＥ法を用いて絶縁膜１８中に開孔す
る。
膜８を堆積し、その後、上記ゲート電極の側面に上記絶
縁膜からなる側壁が残るように絶縁膜８をＲＩＥ法を用
いてエッチバックする。続いてソース／ドレイン形成予
定領域上のゲート酸化膜を除去し、イオン注入すること
によって高濃度拡散層１０を形成する。その後、基板１
の全面に例えばＴｉからなる高融点金属の層を堆積し、
高温熱処理を行って拡散層１０上の高融点金属の層のみ
をシリサイド層１２に変える。そしてシリサイドに変化
しなかった高融点金属層をＨ２ＳＯ４とＨ２Ｏ２の混合
液を用いて除去する。続いてＳｉＯ２および低温リフロ
ー用高濃度不純物を含有している絶縁膜１８（例えばＢ
ＰＳＧ）を堆積し、アニールすることによって絶縁膜１
８の表面を平坦化する。そして、拡散層１０とのコンタ
クト孔２０をＲＩＥ法を用いて絶縁膜１８中に開孔す
る。
【０００４】
【発明が解決しようとする課題】このような従来の製造
方法においては、拡散層とのコンタクト孔２０を開孔す
る場合、ゲート電極とコンタクト孔との間にリソグラフ
ィ技術から決まる充分な設計余裕をとっていた。これ
は、この充分な設計余裕を取らないと、図７に示すよう
にゲート電極上にコンタクト孔２０が開孔されると、ゲ
ート電極と、コンタクト孔に埋め込まれる金属層を介し
て金属配線との間に電気的短絡が生じるからである。
方法においては、拡散層とのコンタクト孔２０を開孔す
る場合、ゲート電極とコンタクト孔との間にリソグラフ
ィ技術から決まる充分な設計余裕をとっていた。これ
は、この充分な設計余裕を取らないと、図７に示すよう
にゲート電極上にコンタクト孔２０が開孔されると、ゲ
ート電極と、コンタクト孔に埋め込まれる金属層を介し
て金属配線との間に電気的短絡が生じるからである。
【０００５】このように従来の技術においては充分な設
計余裕を取っているため素子面積が増大するという問題
が生じる。
計余裕を取っているため素子面積が増大するという問題
が生じる。
【０００６】本発明は品質を損うことなく、素子面積が
増大することを可及的に防止することのできる半導体装
置およびその製造方法を提供することを目的とする。
増大することを可及的に防止することのできる半導体装
置およびその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明による半導体装置
は、半導体基板上に形成される、ポリシリコンの層およ
び第１の絶縁物の層からなるゲート電極と、このゲート
電極の側面に形成される、第２の絶縁物からなる側壁部
と、前記ゲート電極および側壁部に隣接するように前記
半導体基板上に形成されるソース／ドレイン領域と、前
記ゲート電極の第１の絶縁物の層と前記側壁部との交差
部の凹部を埋めるように形成される第３の絶縁物の層
と、前記ゲート電極および側壁部ならびに第３の絶縁物
の層を覆うように形成される第４の絶縁物の層と、この
第４の絶縁物の層を覆うように形成される層間絶縁膜
と、この層間絶縁膜内に前記ゲート電極と部分的に重な
るようにエッチングによって形成された、前記ソース／
ドレイン領域との接続のためのコンタクト孔と、を備
え、前記第３および第４の絶縁物のエッチング選択比は
前記層間絶縁物に対して所定値以上であることを特徴と
する。
は、半導体基板上に形成される、ポリシリコンの層およ
び第１の絶縁物の層からなるゲート電極と、このゲート
電極の側面に形成される、第２の絶縁物からなる側壁部
と、前記ゲート電極および側壁部に隣接するように前記
半導体基板上に形成されるソース／ドレイン領域と、前
記ゲート電極の第１の絶縁物の層と前記側壁部との交差
部の凹部を埋めるように形成される第３の絶縁物の層
と、前記ゲート電極および側壁部ならびに第３の絶縁物
の層を覆うように形成される第４の絶縁物の層と、この
第４の絶縁物の層を覆うように形成される層間絶縁膜
と、この層間絶縁膜内に前記ゲート電極と部分的に重な
るようにエッチングによって形成された、前記ソース／
ドレイン領域との接続のためのコンタクト孔と、を備
え、前記第３および第４の絶縁物のエッチング選択比は
前記層間絶縁物に対して所定値以上であることを特徴と
する。
【０００８】又、本発明による半導体装置の製造方法
は、ゲート酸化膜が形成された半導体基板上にポリシリ
コンの層および第１の絶縁物の層からなるゲート電極を
形成する工程と、前記ゲート電極の側面に第２の絶縁物
からなる側壁部を形成する工程と、前記ゲート電極およ
び側壁部に隣接するように前記半導体基板上にソース／
ドレイン領域を形成する工程と、前記ゲート電極と前記
側壁部との交差部の凹部を第３の絶縁物の層で埋める工
程と、前記ゲート電極および側壁部ならびに第３の絶縁
物の層を第４の絶縁物の層で覆う工程と、前記第４の絶
縁物の層を覆うように層間絶縁膜を形成する工程と、こ
の層間絶縁膜内に前記ゲート電極と部分的に重なるよう
に前記ソース／ドレイン領域との接続のためのコンタク
ト孔をエッチングによって形成する工程と、を備え、前
記第３および第４の絶縁物のエッチング選択比は前記層
間絶縁物に対して所定値以上であることを特徴とする。
は、ゲート酸化膜が形成された半導体基板上にポリシリ
コンの層および第１の絶縁物の層からなるゲート電極を
形成する工程と、前記ゲート電極の側面に第２の絶縁物
からなる側壁部を形成する工程と、前記ゲート電極およ
び側壁部に隣接するように前記半導体基板上にソース／
ドレイン領域を形成する工程と、前記ゲート電極と前記
側壁部との交差部の凹部を第３の絶縁物の層で埋める工
程と、前記ゲート電極および側壁部ならびに第３の絶縁
物の層を第４の絶縁物の層で覆う工程と、前記第４の絶
縁物の層を覆うように層間絶縁膜を形成する工程と、こ
の層間絶縁膜内に前記ゲート電極と部分的に重なるよう
に前記ソース／ドレイン領域との接続のためのコンタク
ト孔をエッチングによって形成する工程と、を備え、前
記第３および第４の絶縁物のエッチング選択比は前記層
間絶縁物に対して所定値以上であることを特徴とする。
【０００９】
【作用】本発明によれば、コンタクト孔が開孔される層
間絶縁膜とエッチング選択比が異なる第３および第４の
絶縁膜が、ゲート電極の角部およびゲート電極を覆うよ
うに形成される。したがってゲート電極と部分的に重な
るようにコンタクト孔を開孔しても、ゲート電極の第１
の絶縁物および側壁部が部分的に除去されてゲート電極
内のポリシリコン層が露出することがない。これにより
ゲート電極と層間絶縁膜上に形成される金属配線との電
気的短絡が生じるのを防止でき、品質を損うことなく素
子面積の増加を可及的に防止することができる。
間絶縁膜とエッチング選択比が異なる第３および第４の
絶縁膜が、ゲート電極の角部およびゲート電極を覆うよ
うに形成される。したがってゲート電極と部分的に重な
るようにコンタクト孔を開孔しても、ゲート電極の第１
の絶縁物および側壁部が部分的に除去されてゲート電極
内のポリシリコン層が露出することがない。これにより
ゲート電極と層間絶縁膜上に形成される金属配線との電
気的短絡が生じるのを防止でき、品質を損うことなく素
子面積の増加を可及的に防止することができる。
【００１０】
【実施例】本発明による半導体装置の製造方法の一実施
例を図２乃至図５を参照して説明する。まず半導体基板
１上の所定領域に例えばＬＯＣＯＳ法を用いて素子分離
酸化膜（図示せず）を形成し、しきい値調整のためのチ
ャネルイオン注入を行った後、ゲート酸化膜３を例えば
１０nm堆積し、続いてポリシリコン膜４を例えば４００
nm堆積する（図２（ａ）参照）。次に例えば８５０℃の
ＰＯＣｌ３ガス雰囲気中で６０分間の熱処理を行ってこ
のポリシリコン膜４にＮ型の不純物を導入し、その後ポ
リシリコン膜４上に例えばＣＶＤ法を用いてＳｉＯ２か
らなる絶縁膜６を１５０nm堆積する（図２（ａ）参
照）。そして、この絶縁膜６およびポリシリコン膜４を
リソグラフィおよびＲＩＥ法を用いてパターニングし、
ゲート電極を形成し、更に９００℃の酸素雰囲気中で１
０分間酸化を行う。するとゲート電極のポリシリコン層
４の側面に酸化膜７が形成される（図２（ａ）参照）。
例を図２乃至図５を参照して説明する。まず半導体基板
１上の所定領域に例えばＬＯＣＯＳ法を用いて素子分離
酸化膜（図示せず）を形成し、しきい値調整のためのチ
ャネルイオン注入を行った後、ゲート酸化膜３を例えば
１０nm堆積し、続いてポリシリコン膜４を例えば４００
nm堆積する（図２（ａ）参照）。次に例えば８５０℃の
ＰＯＣｌ３ガス雰囲気中で６０分間の熱処理を行ってこ
のポリシリコン膜４にＮ型の不純物を導入し、その後ポ
リシリコン膜４上に例えばＣＶＤ法を用いてＳｉＯ２か
らなる絶縁膜６を１５０nm堆積する（図２（ａ）参
照）。そして、この絶縁膜６およびポリシリコン膜４を
リソグラフィおよびＲＩＥ法を用いてパターニングし、
ゲート電極を形成し、更に９００℃の酸素雰囲気中で１
０分間酸化を行う。するとゲート電極のポリシリコン層
４の側面に酸化膜７が形成される（図２（ａ）参照）。
【００１１】次に半導体基板１の全面に、例えばＣＶＤ
法を用いて例えばＳｉＯ２からなる絶縁膜を例えば１５
０nm堆積し、この絶縁膜をＲＩＥ法を用いて、上記ゲー
ト電極の側面に上記絶縁膜からなる側壁８が残るように
エッチバックする（図２（ａ）参照）。そして、ソース
／ドレイン形成予定領域上のゲート酸化膜を除去し、イ
オン注入することによって高濃度拡散層１０を形成する
（図２（ａ）参照）。その後、基板１の全面に高融点金
属（例えばＴｉ）の層１１をスパッタリング法を用いて
堆積し（図２（ａ）参照）、例えば７５０℃、３０秒間
の高温熱処理を行って、ソース／ドレイン形成予定領域
上の上記高融点金属層１１のみをシリサイド層１２に変
える（図２（ｂ）参照）。そしてシリサイドに変化しな
かった高融点金属層１１（例えばゲート電極の上面及び
側面の金属層）をＨ２ＳＯ４とＨ２Ｏ２の混合液を用い
て除去する（図２（ｂ）参照）。
法を用いて例えばＳｉＯ２からなる絶縁膜を例えば１５
０nm堆積し、この絶縁膜をＲＩＥ法を用いて、上記ゲー
ト電極の側面に上記絶縁膜からなる側壁８が残るように
エッチバックする（図２（ａ）参照）。そして、ソース
／ドレイン形成予定領域上のゲート酸化膜を除去し、イ
オン注入することによって高濃度拡散層１０を形成する
（図２（ａ）参照）。その後、基板１の全面に高融点金
属（例えばＴｉ）の層１１をスパッタリング法を用いて
堆積し（図２（ａ）参照）、例えば７５０℃、３０秒間
の高温熱処理を行って、ソース／ドレイン形成予定領域
上の上記高融点金属層１１のみをシリサイド層１２に変
える（図２（ｂ）参照）。そしてシリサイドに変化しな
かった高融点金属層１１（例えばゲート電極の上面及び
側面の金属層）をＨ２ＳＯ４とＨ２Ｏ２の混合液を用い
て除去する（図２（ｂ）参照）。
【００１２】次に基板１の全面に例えばシリコンのチッ
化物からなる絶縁膜１４を例えば１０nm堆積する（図３
（ａ）参照）。その後ＲＩＥ法を用いて少なくともゲー
ト電極の角部（絶縁膜６と側壁部８との交差部）に絶縁
膜１４が残るように絶縁膜１４をエッチバックする（図
３（ｂ）参照）。続いて例えばシリコンのチッ化物から
なる絶縁膜１６を例えば１５０nm堆積する（図４（ａ）
参照）。すると、ゲート電極の角部付近では絶縁膜１４
が残っているために、ゲート電極の角部付近のトータル
の絶縁膜の厚さ（角部残りの絶縁膜１４と絶縁膜１６）
は拡散層１０上の絶縁膜１６より厚くなる。この後、例
えばＣＶＤ法を用いて、ＳｉＯ２および低温リフロー用
高濃度不純物を含有している絶縁膜１８（例えばＢＰＳ
Ｇ）を合わせて１０００nm堆積し、例えば９００℃で３
０分間アニールすることによって絶縁膜１８の表面を平
坦化する（図４（ｂ）参照）。そしてこの絶縁膜１８に
対する絶縁膜１４，１６のエッチング選択比が５以上と
なる条件でＲＩＥ法を用いて、拡散層領域１０とのコン
タクト用の孔２０を開孔する（図４（ｂ）参照）。この
時、コンタクト孔２０内の絶縁物１６は除去されずに残
っている（図４（ｂ）参照）。続いてコンタクト孔内の
絶縁物１６，１４を例えばＣＤＥ（chemicaldry etchin
g）を用いて除去し、金属シリサイド層１２を露出させ
る。次に例えばＣＶＤ法を用いてコンタクト孔２０内の
金属シリサイド層１２上から順次、高融点金属（例えば
タングステン）の層２２を選択的に成長させ、コンタク
ト孔２０内を埋込む（図５参照）。この後、例えばＡｌ
−Ｓｉ−Ｃｕ合金からなる金属配線層を４００nm堆積
し、この金属配線層をパターニングすることにより金属
配線２４を形成し、続いて例えばＳｉＯ２からなる絶縁
保護膜２６を低圧低温条件で５００nm堆積し、外部電極
端子引出し用の窓２８を加工形成することによって図１
に示す半導体装置を形成する。
化物からなる絶縁膜１４を例えば１０nm堆積する（図３
（ａ）参照）。その後ＲＩＥ法を用いて少なくともゲー
ト電極の角部（絶縁膜６と側壁部８との交差部）に絶縁
膜１４が残るように絶縁膜１４をエッチバックする（図
３（ｂ）参照）。続いて例えばシリコンのチッ化物から
なる絶縁膜１６を例えば１５０nm堆積する（図４（ａ）
参照）。すると、ゲート電極の角部付近では絶縁膜１４
が残っているために、ゲート電極の角部付近のトータル
の絶縁膜の厚さ（角部残りの絶縁膜１４と絶縁膜１６）
は拡散層１０上の絶縁膜１６より厚くなる。この後、例
えばＣＶＤ法を用いて、ＳｉＯ２および低温リフロー用
高濃度不純物を含有している絶縁膜１８（例えばＢＰＳ
Ｇ）を合わせて１０００nm堆積し、例えば９００℃で３
０分間アニールすることによって絶縁膜１８の表面を平
坦化する（図４（ｂ）参照）。そしてこの絶縁膜１８に
対する絶縁膜１４，１６のエッチング選択比が５以上と
なる条件でＲＩＥ法を用いて、拡散層領域１０とのコン
タクト用の孔２０を開孔する（図４（ｂ）参照）。この
時、コンタクト孔２０内の絶縁物１６は除去されずに残
っている（図４（ｂ）参照）。続いてコンタクト孔内の
絶縁物１６，１４を例えばＣＤＥ（chemicaldry etchin
g）を用いて除去し、金属シリサイド層１２を露出させ
る。次に例えばＣＶＤ法を用いてコンタクト孔２０内の
金属シリサイド層１２上から順次、高融点金属（例えば
タングステン）の層２２を選択的に成長させ、コンタク
ト孔２０内を埋込む（図５参照）。この後、例えばＡｌ
−Ｓｉ−Ｃｕ合金からなる金属配線層を４００nm堆積
し、この金属配線層をパターニングすることにより金属
配線２４を形成し、続いて例えばＳｉＯ２からなる絶縁
保護膜２６を低圧低温条件で５００nm堆積し、外部電極
端子引出し用の窓２８を加工形成することによって図１
に示す半導体装置を形成する。
【００１３】以上述べたように本実施例の製造方法によ
れば、コンタクト孔をゲート電極と部分的に重なるよう
に開孔しても絶縁物層５および側壁部８が除去されてポ
リシリコン層４が露出することがない。このためゲート
電極と、金属配線２４との電気的短絡が生じるのを防止
することができる。これにより、品質を損うことなく、
素子面積が増大することを防止することができる。
れば、コンタクト孔をゲート電極と部分的に重なるよう
に開孔しても絶縁物層５および側壁部８が除去されてポ
リシリコン層４が露出することがない。このためゲート
電極と、金属配線２４との電気的短絡が生じるのを防止
することができる。これにより、品質を損うことなく、
素子面積が増大することを防止することができる。
【００１４】なお、本実施例では絶縁物５，８はＳｉＯ
２であったが、アルミのフッ化絶縁物、アルミの酸化絶
縁物、又はタンタンの酸化絶縁物等を用いても良い。
２であったが、アルミのフッ化絶縁物、アルミの酸化絶
縁物、又はタンタンの酸化絶縁物等を用いても良い。
【００１５】
【発明の効果】本発明によれば、品質を損うことなく、
素子面積が増大するのを可及的に防止することができ
る。
素子面積が増大するのを可及的に防止することができ
る。
【図１】本発明による半導体装置の断面図。
【図２】本発明による半導体装置の製造工程を示す工程
断面図。
断面図。
【図３】本発明による半導体装置の製造工程を示す工程
断面図。
断面図。
【図４】本発明による半導体装置の製造工程を示す工程
断面図。
断面図。
【図５】本発明による半導体装置の製造工程を示す工程
断面図。
断面図。
【図６】従来の半導体装置の断面図。
【図７】従来の半導体装置の問題点を説明する断面図。
１ 半導体基板 ３ ゲート酸化膜 ４ ポリシリコン膜 ５，１４，１６ 絶縁膜 ７ 酸化膜 ８ 側壁部 １０ ソース／ドレイン領域 １２ 金属シリサイド層 １８ 層間絶縁膜 ２２ 金属層 ２４ 金属配線 ２６ 絶縁保護膜
Claims (3)
- 【請求項１】半導体基板上に形成される、ポリシリコン
の層および第１の絶縁物の層からなるゲート電極と、こ
のゲート電極の側面に形成される、第２の絶縁物からな
る側壁部と、前記ゲート電極および側壁部に隣接するよ
うに前記半導体基板上に形成されるソース／ドレイン領
域と、前記ゲート電極の第１の絶縁物の層と前記側壁部
との交差部の凹部を埋めるように形成される第３の絶縁
物の層と、前記ゲート電極および側壁部ならびに第３の
絶縁物の層を覆うように形成される第４の絶縁物の層
と、この第４の絶縁物の層を覆うように形成される層間
絶縁膜と、この層間絶縁膜内に前記ゲート電極と部分的
に重なるようにエッチングによって形成された、前記ソ
ース／ドレイン領域との接続のためのコンタクト孔と、 を備え、前記第３および第４の絶縁物のエッチング選択
比は前記層間絶縁物に対して所定値以上であることを特
徴とする半導体装置。 - 【請求項２】前記第３および第４の絶縁物はシリコンの
窒化物を含んでいることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】ゲート酸化膜が形成された半導体基板上に
ポリシリコンの層および第１の絶縁物の層からなるゲー
ト電極を形成する工程と、前記ゲート電極の側面に第２
の絶縁物からなる側壁部を形成する工程と、前記ゲート
電極および側壁部に隣接するように前記半導体基板上に
ソース／ドレイン領域を形成する工程と、前記ゲート電
極と前記側壁部との交差部の凹部を第３の絶縁物の層で
埋める工程と、前記ゲート電極および側壁部ならびに第
３の絶縁物の層を第４の絶縁物の層で覆う工程と、前記
第４の絶縁物の層を覆うように層間絶縁膜を形成する工
程と、この層間絶縁膜内に前記ゲート電極と部分的に重
なるように前記ソース／ドレイン領域との接続のための
コンタクト孔をエッチングによって形成する工程と、を
備え、 前記第３および第４の絶縁物のエッチング選択比は前記
層間絶縁物に対して所定値以上であることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34717292A JPH06196498A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34717292A JPH06196498A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196498A true JPH06196498A (ja) | 1994-07-15 |
Family
ID=18388406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34717292A Pending JPH06196498A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196498A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6277734B1 (en) | 1998-08-28 | 2001-08-21 | Fujitsu Limited | Semiconductor device fabrication method |
| US6479853B2 (en) | 1997-09-22 | 2002-11-12 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| KR100436133B1 (ko) * | 1997-12-31 | 2004-09-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100523014B1 (ko) * | 1998-02-23 | 2005-10-19 | 소니 가부시끼 가이샤 | 반도체 장치의 제조 방법 |
-
1992
- 1992-12-25 JP JP34717292A patent/JPH06196498A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479853B2 (en) | 1997-09-22 | 2002-11-12 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| KR100436133B1 (ko) * | 1997-12-31 | 2004-09-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100523014B1 (ko) * | 1998-02-23 | 2005-10-19 | 소니 가부시끼 가이샤 | 반도체 장치의 제조 방법 |
| US6277734B1 (en) | 1998-08-28 | 2001-08-21 | Fujitsu Limited | Semiconductor device fabrication method |
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