JPH023245A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH023245A JPH023245A JP15056488A JP15056488A JPH023245A JP H023245 A JPH023245 A JP H023245A JP 15056488 A JP15056488 A JP 15056488A JP 15056488 A JP15056488 A JP 15056488A JP H023245 A JPH023245 A JP H023245A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法、特にＳ／Ｄ電極をセル
ファラインコンタクトすることができる半導体集積回路
の製造方法に関する。
ファラインコンタクトすることができる半導体集積回路
の製造方法に関する。
半導体集積回路においては、近時集積度、動作スピード
を向上させるためセルの微細化および浮遊客量の低減の
技術が開発されてきた。
を向上させるためセルの微細化および浮遊客量の低減の
技術が開発されてきた。
（ロ）従来の技術
第２図は従来例の製造方法に係る半導体装置の要部断面
図である。
図である。
第２図において、（１０１）はＰ形半導体基板、（１０
２）は素子分離用フィールド５１０を膜、（１２３）は
ゲー） ５ｉｆｔ膜、（１２４）は厚き３５００人程度
０Ｎ＋形ボッシリコンゲート電極、（１０５）はゲート
電極絶縁用５ｉ０ｚ膜である。
２）は素子分離用フィールド５１０を膜、（１２３）は
ゲー） ５ｉｆｔ膜、（１２４）は厚き３５００人程度
０Ｎ＋形ボッシリコンゲート電極、（１０５）はゲート
電極絶縁用５ｉ０ｚ膜である。
（１０６）と（１０７）は低濃度Ｓ／Ｄ領域、（１０９
）とく１１０）は高濃度Ｓ／Ｄ領域でそれぞれポリシリ
コンゲート電極（１２４）とフィールド５ｉ０ｘ膜（１
０２）、サイドウオールスペーサ（１２８）をフィール
ド５ｉ０ｚ膜（１０２）によるセルファラインにより形
成される。
）とく１１０）は高濃度Ｓ／Ｄ領域でそれぞれポリシリ
コンゲート電極（１２４）とフィールド５ｉ０ｘ膜（１
０２）、サイドウオールスペーサ（１２８）をフィール
ド５ｉ０ｚ膜（１０２）によるセルファラインにより形
成される。
以上形成ののちＮ＋形不純物例えばリンをドープした厚
ａ３５００人程度のポリシリコンを半導体基板上に形成
し、バターニングしてゲート電極上のポリシリコンをエ
ツチング除去し、ポリシリコンＳ／Ｄｉ極（１１４／１
１５）を分離形成する。
ａ３５００人程度のポリシリコンを半導体基板上に形成
し、バターニングしてゲート電極上のポリシリコンをエ
ツチング除去し、ポリシリコンＳ／Ｄｉ極（１１４／１
１５）を分離形成する。
更に、上記ポリシリコンＳ／Ｄｔ極（１１４／１１５）
の形成された半導体基板上に絶縁用層間ＢＰＳＧ膜（１
１６）をデポジットし、Ｓ／Ｄ配線用コンタクト窓（ド
レイン配線用は（１１７）に示す）をポリジノコンＳ／
Ｄ電極（１１４／１１５）上にパターニングにより開口
し、配線用メタル電極例えばＡＩ２ Ｓ／Ｄ配線電極（
ドレイン配線電極のみ（１１ｇ）に示す）を形成する。
の形成された半導体基板上に絶縁用層間ＢＰＳＧ膜（１
１６）をデポジットし、Ｓ／Ｄ配線用コンタクト窓（ド
レイン配線用は（１１７）に示す）をポリジノコンＳ／
Ｄ電極（１１４／１１５）上にパターニングにより開口
し、配線用メタル電極例えばＡＩ２ Ｓ／Ｄ配線電極（
ドレイン配線電極のみ（１１ｇ）に示す）を形成する。
（ハ）発明が解決しようとする課題
しかし上述の従来方法によると、第２図の半導体装置の
要部断面図に示す様に、ポリシリコンゲート電極（１１
４／１１５）を分離形成する際、バターニング精度およ
びエツチング精度のためゲート電極上のＳｉＯ２膜（１
０５）上で分離する必要があり、又この為ゲート電極の
長さをある程度以上保つ必要があった。
要部断面図に示す様に、ポリシリコンゲート電極（１１
４／１１５）を分離形成する際、バターニング精度およ
びエツチング精度のためゲート電極上のＳｉＯ２膜（１
０５）上で分離する必要があり、又この為ゲート電極の
長さをある程度以上保つ必要があった。
上記の理由により、第一にはチャネル長が長くなり半導
体装置の高速化、低オン抵抗化および高密度化に問題が
生じ、第二にはポリシリコンゲート電極（１２４）とポ
リシリコンＳ／Ｄ’を極（１１４／１１５）との重なり
部分が比較的太きくＧ−３問およびＧ−Ｄ間の容量を減
少させることが困難となり、半導体装置の高速化に問題
が生ずる。
体装置の高速化、低オン抵抗化および高密度化に問題が
生じ、第二にはポリシリコンゲート電極（１２４）とポ
リシリコンＳ／Ｄ’を極（１１４／１１５）との重なり
部分が比較的太きくＧ−３問およびＧ−Ｄ間の容量を減
少させることが困難となり、半導体装置の高速化に問題
が生ずる。
そこで本発明は、Ｓ／Ｄ′ＷＬｆｉｌをバターニングに
よらずセルファラインで形成することにより、微細化お
よびゲート電極とＳ／Ｄ電極との重なりの低減を図り、
半導体集積回路の高密度化、高速化を達成することを目
的とするものである。
よらずセルファラインで形成することにより、微細化お
よびゲート電極とＳ／Ｄ電極との重なりの低減を図り、
半導体集積回路の高密度化、高速化を達成することを目
的とするものである。
（ニ）課題を解決するための手段
上記問題点は、フィールドＳｉｎ！膜と、サイドウオー
ルスペーサを有するゲートと、これらをマスクとしてセ
ルファラインにて形成されたＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を有する反対導電形の
Ｓ／Ｄ領域とが形成きれた一導電形の半導体基板上にＳ
／Ｄ！極となるポリシリコン膜を形成する工程と、該ポ
リシリコン膜にＮ形の不純物を導入する工程と、該Ｎ形
不純物の導入されたポリシリコン膜上にエツチングブロ
ック用ＳｉＯ２膜を形成する工程と、該エツチングブロ
ック用ＳｉＯ２膜上にレジスト膜を被着する工程と、該
レジスト膜をエッチバックして、前記半導体基板上膜も
高さが高く形成されている前記ゲートの上部のみの前記
エツチングブロック用ＳｉＯ、膜を露出した後エツチン
グ除去して、該エツチングブロック用ＳｉＯ２膜の開口
部を形成する工程と、該開口部より下地の前記ポリシリ
コン膜を等方性エツチングし、前記サイドウオールスペ
ーサに接した適当な位置で少なくとも前記半導体基板が
露出しない位置まで除去する工程と、前記残ったレジス
ト膜と前記エツチングブロック用ＳｉＯ２膜を除去する
工程とを含むことを特徴とする半導体装置の製造方法に
よって解決きれる。
ルスペーサを有するゲートと、これらをマスクとしてセ
ルファラインにて形成されたＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を有する反対導電形の
Ｓ／Ｄ領域とが形成きれた一導電形の半導体基板上にＳ
／Ｄ！極となるポリシリコン膜を形成する工程と、該ポ
リシリコン膜にＮ形の不純物を導入する工程と、該Ｎ形
不純物の導入されたポリシリコン膜上にエツチングブロ
ック用ＳｉＯ２膜を形成する工程と、該エツチングブロ
ック用ＳｉＯ２膜上にレジスト膜を被着する工程と、該
レジスト膜をエッチバックして、前記半導体基板上膜も
高さが高く形成されている前記ゲートの上部のみの前記
エツチングブロック用ＳｉＯ、膜を露出した後エツチン
グ除去して、該エツチングブロック用ＳｉＯ２膜の開口
部を形成する工程と、該開口部より下地の前記ポリシリ
コン膜を等方性エツチングし、前記サイドウオールスペ
ーサに接した適当な位置で少なくとも前記半導体基板が
露出しない位置まで除去する工程と、前記残ったレジス
ト膜と前記エツチングブロック用ＳｉＯ２膜を除去する
工程とを含むことを特徴とする半導体装置の製造方法に
よって解決きれる。
（＊）作用
本発明はサイドウオールスペーサを有するゲート構造を
有する半導体集積回路において、このゲート周辺にＳ／
Ｄｔ極を形成する際、ポリシリコン膜とＳｉＯｘ膜とレ
ジスト膜とからなる多層膜を被着し、レジスト膜とＳｉ
Ｏ２膜のエツチングレートの等しくできるエツチング技
術およびポリシリコンの等方性エツチング技術を用いて
、パターニングによらずセルファラインでポリシリコン
Ｓ／Ｄ電極を形成することができるので、ゲート長の微
細化およびゲート電極とポリシリコンＳ／Ｄ電極との重
なりの低減が可能なことによる浮遊容量の低減を図るこ
とができる。従って半導体装置の高密度化および高速化
を達成できる。
有する半導体集積回路において、このゲート周辺にＳ／
Ｄｔ極を形成する際、ポリシリコン膜とＳｉＯｘ膜とレ
ジスト膜とからなる多層膜を被着し、レジスト膜とＳｉ
Ｏ２膜のエツチングレートの等しくできるエツチング技
術およびポリシリコンの等方性エツチング技術を用いて
、パターニングによらずセルファラインでポリシリコン
Ｓ／Ｄ電極を形成することができるので、ゲート長の微
細化およびゲート電極とポリシリコンＳ／Ｄ電極との重
なりの低減が可能なことによる浮遊容量の低減を図るこ
とができる。従って半導体装置の高密度化および高速化
を達成できる。
（へ）実施例
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図（ａ）〜（ｈ）は本発明の一実施例の半導体装置
の製造方法を説明する工程断面図である。
の製造方法を説明する工程断面図である。
第１図（ａ）において、（１）はＰ形半導体基板（〜１
０ΩｃＴｎ）、（２）は素子分離用のフィールドＳｉｎ
。
０ΩｃＴｎ）、（２）は素子分離用のフィールドＳｉｎ
。
膜（〜７０００人）、（３）はゲート５ｉ０ｚ膜となる
第１のＳｉＯ２膜（〜２００人）、（４）はゲート電極
となる第１のポリシリコン膜（〜３５００人）で、リン
の熱拡散によりＮ形化される。
第１のＳｉＯ２膜（〜２００人）、（４）はゲート電極
となる第１のポリシリコン膜（〜３５００人）で、リン
の熱拡散によりＮ形化される。
次に同図（ｂ）に示すようにゲート電極絶縁用の第２の
５ｉｎｔ膜（５）および第１のレジスト膜が被着纏れる
。
５ｉｎｔ膜（５）および第１のレジスト膜が被着纏れる
。
更に同図（Ｃ）において、第１のレジスト膜がパターニ
ングきれ、第２の５ｉ０ｚ膜（５）と第１のポリシリコ
ン膜の不要部分がエツチング除去され、図のようにポリ
シリコンゲート電極（２４）とゲート電極上ＳｉＯ２膜
（２５）が形成される。
ングきれ、第２の５ｉ０ｚ膜（５）と第１のポリシリコ
ン膜の不要部分がエツチング除去され、図のようにポリ
シリコンゲート電極（２４）とゲート電極上ＳｉＯ２膜
（２５）が形成される。
しかる後第１の５ｉ０ｚ膜（図（、）の（３））をブロ
ック用Ｓ旬、膜としてＡ、などのＮ形不純物がＰ形半導
体基板（図（ａ）の（１））中にポリシリコンゲート電
極（２４）とフィールドＳｉＯ２膜（図＜８）の（２）
）をマスクとして導入され、低濃度Ｓ／Ｄ領域（６／７
）が形成きれる。
ック用Ｓ旬、膜としてＡ、などのＮ形不純物がＰ形半導
体基板（図（ａ）の（１））中にポリシリコンゲート電
極（２４）とフィールドＳｉＯ２膜（図＜８）の（２）
）をマスクとして導入され、低濃度Ｓ／Ｄ領域（６／７
）が形成きれる。
次に同図（ｄ）に示す様に、図（ｃ）の半導体基板上に
ＳｉＯ２膜（〜３０００人）が被着され、異方性エツチ
ングによりサイドウオールスペーサ（２８）が形成きれ
る。更にこのサイドウオールスペーサ（２８）とフィー
ルド５ｉ０ｚ膜（図（ａ）の（２））をマスクとしてＮ
形不純物が導入され、高濃度Ｓ／Ｄ領域（９／１０〉が
形成される。
ＳｉＯ２膜（〜３０００人）が被着され、異方性エツチ
ングによりサイドウオールスペーサ（２８）が形成きれ
る。更にこのサイドウオールスペーサ（２８）とフィー
ルド５ｉ０ｚ膜（図（ａ）の（２））をマスクとしてＮ
形不純物が導入され、高濃度Ｓ／Ｄ領域（９／１０〉が
形成される。
しかる後同図（ｅ）に示すように、Ｓ／Ｄ電極となる第
２のポリシリコン膜（〜３５００人） （１１）が被着
きれ、Ａ１あるいはリンなどのＮ形不純物の導入により
低抵抗化される。
２のポリシリコン膜（〜３５００人） （１１）が被着
きれ、Ａ１あるいはリンなどのＮ形不純物の導入により
低抵抗化される。
次に同図（ｆ）のように更に第３のＳｉＯ２膜（〜２０
００人） （１２）と第２のレジスト膜（１３）が被着
きれる。このときレジスト膜の表面はスピンナーによる
塗布のために平坦になっている。
００人） （１２）と第２のレジスト膜（１３）が被着
きれる。このときレジスト膜の表面はスピンナーによる
塗布のために平坦になっている。
次にレジスト膜とＳｉＯ２膜のエツチングレートが等し
くなるようなエツチングガス（ＣＨＦｓ＋Ｏりを用いて
第２のレジスト膜（１３）をエッチバックしていく。こ
のときポリシリコンゲート電極（図（Ｃ）の（２４））
上が周囲に比較し最も高くなっているので先ずこの部分
の第３のＳｉカ膜（１２）が現われる。更にエツチング
を続けるとこの部分のＳｉＯ２膜のみが除去されて開口
部（図（ｇ）の（５２） ）が開いて第２のポリシリコ
ン膜が現われる。
くなるようなエツチングガス（ＣＨＦｓ＋Ｏりを用いて
第２のレジスト膜（１３）をエッチバックしていく。こ
のときポリシリコンゲート電極（図（Ｃ）の（２４））
上が周囲に比較し最も高くなっているので先ずこの部分
の第３のＳｉカ膜（１２）が現われる。更にエツチング
を続けるとこの部分のＳｉＯ２膜のみが除去されて開口
部（図（ｇ）の（５２） ）が開いて第２のポリシリコ
ン膜が現われる。
次にこの開口部（図（ｇ）の（５２） ）よりＨＦ／
ＨＮＯ。
ＨＮＯ。
によるウェットエッチあるいは等方性ドライエッチ（ｃ
Ｆ４＋ｏｔ）をおこない第２のポリシリコン膜（図（ｅ
）の（１１））をエツチングしサイドウオールスペーサ
（図（ｄ）の（２８））に接した適当な位置でかつ少な
くとも高濃度Ｓ／Ｄ領域（図（ｄ）の（９／１０））の
形成された半導体基板が露出しない位置まで除去する。
Ｆ４＋ｏｔ）をおこない第２のポリシリコン膜（図（ｅ
）の（１１））をエツチングしサイドウオールスペーサ
（図（ｄ）の（２８））に接した適当な位置でかつ少な
くとも高濃度Ｓ／Ｄ領域（図（ｄ）の（９／１０））の
形成された半導体基板が露出しない位置まで除去する。
しかる後第２のレジスト膜を除去すると、同図（ｇ）に
示すようにポリシリコンＳ／Ｄ電極（１４／１５）が形
成される。
示すようにポリシリコンＳ／Ｄ電極（１４／１５）が形
成される。
次に同図（ｈ）のように、残った第３のＳｉＯ２膜を除
去し層間ＢＰＳＧ膜（〜８００ｏ人）を被着し、パター
ニングによりＳ／Ｄ配線用コンタクト窓（ドレインのみ
図示（１７） ）を形成したのちｉＳ／ＤＳ／型極（ド
レインのみ図示（１８＞ ）をパターニング形成する。
去し層間ＢＰＳＧ膜（〜８００ｏ人）を被着し、パター
ニングによりＳ／Ｄ配線用コンタクト窓（ドレインのみ
図示（１７） ）を形成したのちｉＳ／ＤＳ／型極（ド
レインのみ図示（１８＞ ）をパターニング形成する。
以上の説明のように、Ｓ／Ｄ電極の形成をパターニング
によらず第２のレジスト膜（１３）と第３の５ｉＯｚ膜
（１２）を使ったエッチバックによるセルファラインに
より開口部が形成されるので、ゲート長が短かくでき、
更に第２のポリシリコン膜の等方性エツチングによりポ
リシリコンゲート電極とポリシリコンＳ／Ｄ電極の重な
りを低減できるのでＧ−Ｄ問およびＧ−８間の浮遊容量
を低減できる。
によらず第２のレジスト膜（１３）と第３の５ｉＯｚ膜
（１２）を使ったエッチバックによるセルファラインに
より開口部が形成されるので、ゲート長が短かくでき、
更に第２のポリシリコン膜の等方性エツチングによりポ
リシリコンゲート電極とポリシリコンＳ／Ｄ電極の重な
りを低減できるのでＧ−Ｄ問およびＧ−８間の浮遊容量
を低減できる。
本発明はＰ形をＮ形に、Ｎ形をＰ形に変えても同様な効
果を奏することはいうまでもない。
果を奏することはいうまでもない。
（ト）発明の効果
以上のように本発明によれば、ゲート長の微細化および
Ｇ−Ｄ間、Ｇ−８間の浮遊容量の低減が可能なので、半
導体集積回路の高密度化、高速化が図れる。
Ｇ−Ｄ間、Ｇ−８間の浮遊容量の低減が可能なので、半
導体集積回路の高密度化、高速化が図れる。
第１図（ａ）〜（ｈ）は本発明の一実施例の半導体装置
の製造方法を説明する工程断面図、第２図は従来例の製
造方法に係る半導体装置の要部断面図である。 図において、（１） 、 （１０１）・・・Ｐ形半導体
基板、（２） 、 （１０２）・・・フィールド５ｉｆ
ｔ膜、 （３） 、 （５） 、 （４２）・・・第
１．第２．第３の５ｉ０＊膜、 （４） 、 （１１）
・・・第１．第２のポリシリコン膜、 （８） 、 （
１３）・・・第１、第２のレジスト膜、 （６／７）
、 （１０６／１０７）・・・低濃度Ｓ／Ｄ領域、 （
９／１０） 、 （１０９／１１０）・・・高濃度Ｓ／
Ｄ領域、 （２３） 、 （１２３）・・・ゲート５
ｉ０を膜、＜２４） 、 （１２４）・・・ポリシリコ
ンゲート電極、 （１４／１５） 、 （１１４／１１
５）・・・ポリシリコンゲート電極、 （１６） 、
（１１６）・・・層間ＢＰＳＧ膜、 （１７） 、 （
１１７）・・・ドレイン配線用コンタクト窓、 （１８
） 、 ｍ８）・・・Ａｆｆｉｆｆミドレイン極、 （
２８） 、 （１２８）・・・サイドウオールスペーサ
、 り５２）・・・開口部を示す。
の製造方法を説明する工程断面図、第２図は従来例の製
造方法に係る半導体装置の要部断面図である。 図において、（１） 、 （１０１）・・・Ｐ形半導体
基板、（２） 、 （１０２）・・・フィールド５ｉｆ
ｔ膜、 （３） 、 （５） 、 （４２）・・・第
１．第２．第３の５ｉ０＊膜、 （４） 、 （１１）
・・・第１．第２のポリシリコン膜、 （８） 、 （
１３）・・・第１、第２のレジスト膜、 （６／７）
、 （１０６／１０７）・・・低濃度Ｓ／Ｄ領域、 （
９／１０） 、 （１０９／１１０）・・・高濃度Ｓ／
Ｄ領域、 （２３） 、 （１２３）・・・ゲート５
ｉ０を膜、＜２４） 、 （１２４）・・・ポリシリコ
ンゲート電極、 （１４／１５） 、 （１１４／１１
５）・・・ポリシリコンゲート電極、 （１６） 、
（１１６）・・・層間ＢＰＳＧ膜、 （１７） 、 （
１１７）・・・ドレイン配線用コンタクト窓、 （１８
） 、 ｍ８）・・・Ａｆｆｉｆｆミドレイン極、 （
２８） 、 （１２８）・・・サイドウオールスペーサ
、 り５２）・・・開口部を示す。
Claims (1)
- （１）Ｓ／Ｄ電極をセルファラインコンタクトする工程
を含んだ製造方法で製造されるＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造とサイドウォールスペ
ーサを有するゲート構造とを有する半導体装置において
、 フィールドＳｉＯ＿２膜と、サイドウォールスペーサを
有するゲートと、これらをマスクとしてセルファライン
にて形成されたＬＤＤ構造を有する反対導電形のＳ／Ｄ
領域とが形成された一導電形の半導体基板上にＳ／Ｄ電
極となるポリシリコン膜を形成する工程と、 該ポリシリコン膜にＮ形の不純物を導入する工程と、 該Ｎ形不純物の導入されたポリシリコン膜上にエッチン
グブロック用ＳｉＯ＿２膜を形成する工程と、該エッチ
ングブロック用ＳｉＯ＿２膜上にレジスタ膜を被着する
工程と、 該レジスト膜をエッチバックして、前記半導体基板上最
も高さが高く形成されている前記ゲートの上部のみの前
記エッチングブロック用ＳｉＯ＿２膜を露出した後エッ
チング除去して、該エッチングブロック用ＳｉＯ＿２膜
の開口部を形成する工程と、該開口部より下地の前記ポ
リシリコン膜を等方性エッチングし、前記サイドウォー
ルスペーサに接した適当な位置で少なくとも前記半導体
基板が露出しない位置まで除去する工程と、 前記残ったレジスト膜と前記エッチングブロック用Ｓｉ
Ｏ＿２膜を除去する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15056488A JPH023245A (ja) | 1988-06-17 | 1988-06-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15056488A JPH023245A (ja) | 1988-06-17 | 1988-06-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023245A true JPH023245A (ja) | 1990-01-08 |
Family
ID=15499638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15056488A Pending JPH023245A (ja) | 1988-06-17 | 1988-06-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268796B1 (ko) * | 1993-07-09 | 2000-11-01 | 김영환 | 반도체소자 제조방법 |
-
1988
- 1988-06-17 JP JP15056488A patent/JPH023245A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268796B1 (ko) * | 1993-07-09 | 2000-11-01 | 김영환 | 반도체소자 제조방법 |
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