JPH0353533A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0353533A JPH0353533A JP18943289A JP18943289A JPH0353533A JP H0353533 A JPH0353533 A JP H0353533A JP 18943289 A JP18943289 A JP 18943289A JP 18943289 A JP18943289 A JP 18943289A JP H0353533 A JPH0353533 A JP H0353533A
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- Japan
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- film
- gate electrode
- polycrystalline silicon
- oxide film
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000009792 diffusion process Methods 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 12
- 238000002844 melting Methods 0.000 claims description 5
- 230000008018 melting Effects 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 50
- 238000005468 ion implantation Methods 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に絶縁型ゲー
トトランジスタの製造方法に関する。
トトランジスタの製造方法に関する。
従来、ゲート電極の下に低濃度の拡散層を形戒する絶縁
型ゲートトランジスタの製造方法としては下記のような
ものがある。すなわち第３図（ａ）に示すように、ゲー
ト電極層として下層及び上層多結晶シリコン１５．１７
中に自然酸化膜（５〜１０人）１６を含む多結晶シリコ
ン層ｌ８を形成した後に、全面にＣＶＤ法により酸化膜
１９を形成してこの酸化膜１９にゲート電極のパターニ
ングを行う。
型ゲートトランジスタの製造方法としては下記のような
ものがある。すなわち第３図（ａ）に示すように、ゲー
ト電極層として下層及び上層多結晶シリコン１５．１７
中に自然酸化膜（５〜１０人）１６を含む多結晶シリコ
ン層ｌ８を形成した後に、全面にＣＶＤ法により酸化膜
１９を形成してこの酸化膜１９にゲート電極のパターニ
ングを行う。
次に第３図（ｂ）に示すように、酸化膜ｌ９をマスクと
して上層の多結晶シリコン層１７をエッチングする。こ
のとき、自然酸化膜１６がエッチングのスト，パーとな
るように多結晶シリコンと酸化膜のエッチングレートの
選択比が高い工，チングを行なう。
して上層の多結晶シリコン層１７をエッチングする。こ
のとき、自然酸化膜１６がエッチングのスト，パーとな
るように多結晶シリコンと酸化膜のエッチングレートの
選択比が高い工，チングを行なう。
次に第３図（ｃ）に示すように、酸化膜１９をマスクに
Ｎ一拡散層７形戒用のイオン注入を下層の多結晶シリコ
ン層１５を通して行なう。
Ｎ一拡散層７形戒用のイオン注入を下層の多結晶シリコ
ン層１５を通して行なう。
次に第３図（ｄ）に示すように、酸化膜を全面に或長さ
せた後にＲＩＥ法によりエッチバックを行なって、酸化
膜からなるサイドウォール２０を形成する。
せた後にＲＩＥ法によりエッチバックを行なって、酸化
膜からなるサイドウォール２０を形成する。
次に第３図（ｅ）に示すように、酸化膜１９及びサイド
ウォール２０をマスクにして下層の多結晶シリコン層ｌ
５をエッチングする。
ウォール２０をマスクにして下層の多結晶シリコン層ｌ
５をエッチングする。
次に第３図（『）に示すようにＮ＋拡散層ｌＯ形成用の
イオン注入を行なう。
イオン注入を行なう。
以上のような製造方法によってゲート電極の下に低濃度
拡散層を有する絶縁型ゲー｝｝ランジスタを形成するこ
とができる。
拡散層を有する絶縁型ゲー｝｝ランジスタを形成するこ
とができる。
上述した従来の絶縁型ゲートトランジスタの製造方法で
は、自然酸化層ｌ６をストッパーとして上層の多結晶シ
リコン層１７をエッチングするために、酸化膜と多結晶
シリコン膜とのエッチングレートの選択比が非常に大き
いエッチングを行なわなければならず、また多結晶シリ
コンのエッチングレートのウェハー内ばらつきも少なく
しなければならないため、量産に適用するにはプロセス
・マージンがあまりにも小さいという欠点がある。
は、自然酸化層ｌ６をストッパーとして上層の多結晶シ
リコン層１７をエッチングするために、酸化膜と多結晶
シリコン膜とのエッチングレートの選択比が非常に大き
いエッチングを行なわなければならず、また多結晶シリ
コンのエッチングレートのウェハー内ばらつきも少なく
しなければならないため、量産に適用するにはプロセス
・マージンがあまりにも小さいという欠点がある。
本発明の半導体装置の製造方法は、一導電型半導体基板
上にゲート酸化膜を形成したのち多結晶シリコン層又は
多結晶シリコンと高融点金属の２層構造膜を形成する工
程と、前記多結晶シリコン層又は２層構造膜上に絶縁膜
を形成したのちパターニングし多結晶シリコン層又は２
層構造膜からなるゲート電極を形成する工程と、選択的
に前記ゲート電極の多結晶シリコンが露出している側壁
部分に窒化シリコン膜を形成する工程と、前記ゲート電
極と窒化シリフン膜をマスクとして半導体基板に逆導電
型の不純物をイオン注入し低濃度の拡散層を形成する工
程と、前記拡散層上のゲート酸化膜を除去したのちこの
拡散層上に熱酸化により酸化膜を形成する工程と、前記
ゲート電極側壁部分の窒化シリコン膜を除去したのち全
面に導電膜を形成する工程と、異方性エッチング法によ
り前記導電膜をエッチングし前記ゲート電極の側面に導
電膜からなるサイドウォールを形成する工程と、前記ゲ
ート電極とサイドウォールをマスクとし逆導電型の不純
物をイオン注入し高濃度の拡散層を形成する工程とを含
んで構或される。
上にゲート酸化膜を形成したのち多結晶シリコン層又は
多結晶シリコンと高融点金属の２層構造膜を形成する工
程と、前記多結晶シリコン層又は２層構造膜上に絶縁膜
を形成したのちパターニングし多結晶シリコン層又は２
層構造膜からなるゲート電極を形成する工程と、選択的
に前記ゲート電極の多結晶シリコンが露出している側壁
部分に窒化シリコン膜を形成する工程と、前記ゲート電
極と窒化シリフン膜をマスクとして半導体基板に逆導電
型の不純物をイオン注入し低濃度の拡散層を形成する工
程と、前記拡散層上のゲート酸化膜を除去したのちこの
拡散層上に熱酸化により酸化膜を形成する工程と、前記
ゲート電極側壁部分の窒化シリコン膜を除去したのち全
面に導電膜を形成する工程と、異方性エッチング法によ
り前記導電膜をエッチングし前記ゲート電極の側面に導
電膜からなるサイドウォールを形成する工程と、前記ゲ
ート電極とサイドウォールをマスクとし逆導電型の不純
物をイオン注入し高濃度の拡散層を形成する工程とを含
んで構或される。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｊ）は本発明の第１の実施例を説明す
るための工程順に配置した半導体チップの断面である。
るための工程順に配置した半導体チップの断面である。
まず第ｌ図（ａ）に示すように、Ｐ形シリコン基板１上
にフィールド酸化膜２を形成したのち、素子形成領域に
ゲート酸化膜３を形戒する。次でこのゲート酸化膜３の
上に多結晶シリコン層及び酸化膜５を形成し、パターニ
ングしてゲート電極４を形成する． 次に第１図（ｂ）に示すように、直接窒化によりゲート
電極４の側面に窒化シリコン膜６を形成する。ゲ．一ト
電極側面以外は酸化膜で覆われているため、窒化シリコ
ン膜は形成されない。
にフィールド酸化膜２を形成したのち、素子形成領域に
ゲート酸化膜３を形戒する。次でこのゲート酸化膜３の
上に多結晶シリコン層及び酸化膜５を形成し、パターニ
ングしてゲート電極４を形成する． 次に第１図（ｂ）に示すように、直接窒化によりゲート
電極４の側面に窒化シリコン膜６を形成する。ゲ．一ト
電極側面以外は酸化膜で覆われているため、窒化シリコ
ン膜は形成されない。
次に第１図（ｃ）に示すように、Ｎ一拡散層７の形成の
ためのイオン注入を行う。
ためのイオン注入を行う。
次に第１図（ｄ）に示すようにＮ一拡散層７上のゲート
酸化膜を除去した後に、第１図（ｅ）に示すように熱酸
化によりＮ一拡散層７上に酸化膜８を形成する。この時
ゲート電極４の側面は窒化シリコン膜６で覆われている
ため酸化膜は形成されない。
酸化膜を除去した後に、第１図（ｅ）に示すように熱酸
化によりＮ一拡散層７上に酸化膜８を形成する。この時
ゲート電極４の側面は窒化シリコン膜６で覆われている
ため酸化膜は形成されない。
次に第１図（ｆ）に示すように、ゲート電極４の側面を
覆っている窒化シリコン膜６をウェットエッチング法に
より選択的に除去する。
覆っている窒化シリコン膜６をウェットエッチング法に
より選択的に除去する。
次に第１図（ｇ）に示すように、全面に多結晶シリコン
層９を形成した後に、第ｌ図（ｈ）に示すように異方性
の工，チングにより多結晶シリコン層９のエッチバック
を行い、多結晶シリコンからなるサイドウォール９Ａを
形成する。この時にゲート電極４の上部には酸化膜５が
形成されているので、この酸化膜５が多結晶シリコンの
エッチバックの時のストッパーとなる。サイドウォール
９Ａｔ： はゲート電極４と電気的梅導通しているため、Ｎ一拡散
層７にゲート電極がオーバーラップしている形になって
いる。
層９を形成した後に、第ｌ図（ｈ）に示すように異方性
の工，チングにより多結晶シリコン層９のエッチバック
を行い、多結晶シリコンからなるサイドウォール９Ａを
形成する。この時にゲート電極４の上部には酸化膜５が
形成されているので、この酸化膜５が多結晶シリコンの
エッチバックの時のストッパーとなる。サイドウォール
９Ａｔ： はゲート電極４と電気的梅導通しているため、Ｎ一拡散
層７にゲート電極がオーバーラップしている形になって
いる。
次に第１図（ｉ）に示すように、Ｎ＋拡散層ｌＯｏ形成
のためのイオン注入を行う。次に第１図（ｊ）な示すよ
うに、層間絶縁膜１ｌを形成して電極窓ｌ２を開孔し、
電極１３を形成することにより絶縁型ゲートトランジス
タが完或する． このように本実施例によれば、サイドウォール９Ａをゲ
ート電極として利用できるため，Ｎ一拡散層７を余裕を
もって形戊できる。
のためのイオン注入を行う。次に第１図（ｊ）な示すよ
うに、層間絶縁膜１ｌを形成して電極窓ｌ２を開孔し、
電極１３を形成することにより絶縁型ゲートトランジス
タが完或する． このように本実施例によれば、サイドウォール９Ａをゲ
ート電極として利用できるため，Ｎ一拡散層７を余裕を
もって形戊できる。
第２図は本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
この第２の実施例では、ゲート電極を多結晶シリコンと
高融点金属の２層構造にしている。ゲート電極を多結晶
シリコンと高融点金属１４の２層構造にしているため、
ゲート電極の低抵抗化が図れるので、素子の動作スピー
ドアップが実現できるという利点がある。
高融点金属の２層構造にしている。ゲート電極を多結晶
シリコンと高融点金属１４の２層構造にしているため、
ゲート電極の低抵抗化が図れるので、素子の動作スピー
ドアップが実現できるという利点がある。
以上説明したように本発明によれば、十分なプロセスマ
ージンをもって低濃度の拡散層をゲート電極の下に形成
することができるので、量産性に優れ，しかもばらつき
や特性劣化の少ない高性能な半導体装置が得られるとい
う効果がある。
ージンをもって低濃度の拡散層をゲート電極の下に形成
することができるので、量産性に優れ，しかもばらつき
や特性劣化の少ない高性能な半導体装置が得られるとい
う効果がある。
第１図（ａ）〜（ｊ）は本発明の第１の実施例を説明す
るための製造工程順に配置した半導体チップ断面図，第
２図は本発明の第２の実施例を説明するための半導体チ
ップ断面図，第３図（ａ）〜（ｒ）は従来例を説明する
ための製造工程順に配置した半導体チップ断面図である
。 １・・・・・・Ｐ形シリコン基板、２・・・・・・フィ
ールド酸化膜、３・・・・・・ゲート酸化膜、４・・・
・・・ゲート電極、５・・・・・・酸化膜、６・・・・
・・窒化シリコン膜、７・・・・・・Ｎ一拡散層、８・
・・・・・酸化膜、９・・・・・・多結晶シリコン膜、
９Ａ・・・・・・サイドウォール、１０・・・・・・Ｎ
＋拡散層、１ｌ・・・・・・層間絶縁膜、１２・・・・
・・電極窓、ｌ３・・・・・・電極、ｌ４・・・・・・
高融点金属膜、１５・・・・・・下層の多結晶シリコン
層、ｌ６・・・・・・自然酸化膜層、１７・・・・・・
上層の多結晶シリコン層、１８・・・・・・多結晶シリ
コン層、１９・・・・・・酸化膜、２０・・・・・・サ
イドウォール．
るための製造工程順に配置した半導体チップ断面図，第
２図は本発明の第２の実施例を説明するための半導体チ
ップ断面図，第３図（ａ）〜（ｒ）は従来例を説明する
ための製造工程順に配置した半導体チップ断面図である
。 １・・・・・・Ｐ形シリコン基板、２・・・・・・フィ
ールド酸化膜、３・・・・・・ゲート酸化膜、４・・・
・・・ゲート電極、５・・・・・・酸化膜、６・・・・
・・窒化シリコン膜、７・・・・・・Ｎ一拡散層、８・
・・・・・酸化膜、９・・・・・・多結晶シリコン膜、
９Ａ・・・・・・サイドウォール、１０・・・・・・Ｎ
＋拡散層、１ｌ・・・・・・層間絶縁膜、１２・・・・
・・電極窓、ｌ３・・・・・・電極、ｌ４・・・・・・
高融点金属膜、１５・・・・・・下層の多結晶シリコン
層、ｌ６・・・・・・自然酸化膜層、１７・・・・・・
上層の多結晶シリコン層、１８・・・・・・多結晶シリ
コン層、１９・・・・・・酸化膜、２０・・・・・・サ
イドウォール．
Claims (1)
- 一導電型半導体基板上にゲート酸化膜を形成したのち多
結晶シリコン層又は多結晶シリコンと高融点金属の２層
構造膜を形成する工程と、前記多結晶シリコン層又は２
層構造膜上に絶縁膜を形成したのちパターンニングし多
結晶シリコン層又は２層構造膜からなるゲート電極を形
成する工程と、選択的に前記ゲート電極の多結晶シリコ
ンが露出している側壁部分に窒化シリコン膜を形成する
工程と、前記ゲート電極と窒化シリコン膜をマスクとし
て半導体基板に逆導電型の不純物をイオン注入し低濃度
の拡散層を形成する工程と、前記拡散層上のゲート酸化
膜を除去したのちこの拡散層上に熱酸化により酸化膜を
形成する工程と、前記ゲート電極側壁部分の窒化シリコ
ン膜を除去したのち全面に導電膜を形成する工程と、異
方性エッチング法により前記導電膜をエッチングし前記
ゲート電極の側面に導電膜からなるサイドウォールを形
成する工程と、前記ゲート電極とサイドウォールをマス
クとし逆導電型の不純物をイオン注入し高濃度の拡散層
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18943289A JPH0353533A (ja) | 1989-07-21 | 1989-07-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18943289A JPH0353533A (ja) | 1989-07-21 | 1989-07-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353533A true JPH0353533A (ja) | 1991-03-07 |
Family
ID=16241151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18943289A Pending JPH0353533A (ja) | 1989-07-21 | 1989-07-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353533A (ja) |
-
1989
- 1989-07-21 JP JP18943289A patent/JPH0353533A/ja active Pending
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