JPS63213969A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置及びその製造方法に関する
。
。
半導体集積回路装置の集積度を高めるための立体構造デ
バイス（３次元デバイス）としては、Ｓｉ基板の上に絶
縁換金成膜し、その上にまたＳｉ層を成膜するＳＯＩ技
術がある。また、ＣＭＯＳトランジスタの２ツチアプ耐
性を高めるために、高濃度不純物を有するＳｉ基板の上
にエピタキシャルＳｉ層を成膜し、この膜の中に能動素
子を形成する技術がある。
バイス（３次元デバイス）としては、Ｓｉ基板の上に絶
縁換金成膜し、その上にまたＳｉ層を成膜するＳＯＩ技
術がある。また、ＣＭＯＳトランジスタの２ツチアプ耐
性を高めるために、高濃度不純物を有するＳｉ基板の上
にエピタキシャルＳｉ層を成膜し、この膜の中に能動素
子を形成する技術がある。
上述した従来技術のうち、ＳＯＩ技術では、絶縁膜上に
良質で均一な８ｉ単結晶が未だ形成できていない。特に
、結晶面方位が一定していないことは集積回路装置の特
性はらつきをもたらす原因となっている。
良質で均一な８ｉ単結晶が未だ形成できていない。特に
、結晶面方位が一定していないことは集積回路装置の特
性はらつきをもたらす原因となっている。
また、高濃度不純物を有する基板上のエピタキシャル層
を用いる方法は、ＣＭＯ８ト；ｔｙレジスタウェル構造
が同じ寸法ならばラッ讐アブ耐性を１桁上ける効果があ
るが、ウェル分離に多くの面積全必要とするため、高密
度のＣＭＯ８集積回路装置を実現できないという問題点
がある。
を用いる方法は、ＣＭＯ８ト；ｔｙレジスタウェル構造
が同じ寸法ならばラッ讐アブ耐性を１桁上ける効果があ
るが、ウェル分離に多くの面積全必要とするため、高密
度のＣＭＯ８集積回路装置を実現できないという問題点
がある。
本発明の目的は、上記欠点を除去し、高集積化された半
導体集積回路装置及びその製造方法ｅ！供することにあ
る。
導体集積回路装置及びその製造方法ｅ！供することにあ
る。
第１の発明の半導体集積回路装置は、半導体基板上の選
択エピタキシャル層に縦方向に順次形成されたソース領
域とバックゲート領域及びドレイン領域と、前記エピタ
キシャル層の一方の側面にゲート絶縁膜を介して形成さ
れたゲート電極と、前記エピタキシャル層の他方の側面
に形成され前記バックゲート領域及びドレイン領域に接
続するパックゲート電極と金含んで構成される。
択エピタキシャル層に縦方向に順次形成されたソース領
域とバックゲート領域及びドレイン領域と、前記エピタ
キシャル層の一方の側面にゲート絶縁膜を介して形成さ
れたゲート電極と、前記エピタキシャル層の他方の側面
に形成され前記バックゲート領域及びドレイン領域に接
続するパックゲート電極と金含んで構成される。
また第２の発明の半導体集積回路装置の製造方法は、第
１導電型シリコン基板上に設けられたシリコン酸化膜中
に溝を形成する工程と、選択エピタキシャル法により前
記溝中に第２導電型シリコン層を形成すると同時にこの
シリコン層の下部に第１の第１導電型層を形成する工程
と、イオン注入法により前記シリコン層の上部に第２の
第１導′ＩＩＬ型層を形成し第１及び第２の第１導電型
層間をシリコン層の両側面に溝を形成する工程と、前記
シリコン層の一方の側面にゲート酸化膜を形成したのち
、前記第１及び第２の第１導電型層間の前記ゲート酸化
膜上に多結晶シリコンからなるゲート電極を形成する工
程と、前記シリコン層の他の側面に前記第１の第１導電
型層と前記バックゲート領域とに接続するパックゲート
電極を形成する工程とを含んで構成される。
１導電型シリコン基板上に設けられたシリコン酸化膜中
に溝を形成する工程と、選択エピタキシャル法により前
記溝中に第２導電型シリコン層を形成すると同時にこの
シリコン層の下部に第１の第１導電型層を形成する工程
と、イオン注入法により前記シリコン層の上部に第２の
第１導′ＩＩＬ型層を形成し第１及び第２の第１導電型
層間をシリコン層の両側面に溝を形成する工程と、前記
シリコン層の一方の側面にゲート酸化膜を形成したのち
、前記第１及び第２の第１導電型層間の前記ゲート酸化
膜上に多結晶シリコンからなるゲート電極を形成する工
程と、前記シリコン層の他の側面に前記第１の第１導電
型層と前記バックゲート領域とに接続するパックゲート
電極を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ） 、 （ｂ）及び（ｄ）〜［有］）は本発
明の第１の実施例を説明するための工程順に示した半導
体チップの断面図、第１図（Ｃ）及び（１）は第１図（
ｂ）及び仮）の平面図である。
明の第１の実施例を説明するための工程順に示した半導
体チップの断面図、第１図（Ｃ）及び（１）は第１図（
ｂ）及び仮）の平面図である。
まず第１図（ａ）に示すように、比抵抗が０．０２０・
鋸の炉型Ｓｉ基板１０表面に高圧酸化によｐ厚さ２．０
μｍの５ｉ０２膜２を形成し、更に厚さ１．０μｍのポ
リシリコン層３．厚さ０．２μｍのＳ ｉ０２膜４及び
厚さ１．０μｍの窒化シリコン（ＳｉＮ）ｌｉＳを順次
形成する。次でＳｉＮ膜５，８ｉ０４膜４及びポリシリ
コン膜３を同一のマスクを用いてエツチングし溝を形成
する。
鋸の炉型Ｓｉ基板１０表面に高圧酸化によｐ厚さ２．０
μｍの５ｉ０２膜２を形成し、更に厚さ１．０μｍのポ
リシリコン層３．厚さ０．２μｍのＳ ｉ０２膜４及び
厚さ１．０μｍの窒化シリコン（ＳｉＮ）ｌｉＳを順次
形成する。次でＳｉＮ膜５，８ｉ０４膜４及びポリシリ
コン膜３を同一のマスクを用いてエツチングし溝を形成
する。
次に第１図（ｂ）に示すようにポリシリコン膜３の側面
を酸化したのち全面に厚さ１．０ｐｍ（ＤＳｉＮ膜６を
形成したのち、第１図（Ｃ）に示すホトレジスト７をマ
スクとしてＳｉＮ１％を垂直エツチングして溝９人を形
成しＳｉＯ！膜２の表面を露出すると共にサイドウオー
ル８を形成する。
を酸化したのち全面に厚さ１．０ｐｍ（ＤＳｉＮ膜６を
形成したのち、第１図（Ｃ）に示すホトレジスト７をマ
スクとしてＳｉＮ１％を垂直エツチングして溝９人を形
成しＳｉＯ！膜２の表面を露出すると共にサイドウオー
ル８を形成する。
続いて第１図（ｄ）に示す様に同じフォトレジストアを
マスクとし８１０Ｂ膜２を垂直エツチングして溝９Ｂ′
ｔ−形成する。
マスクとし８１０Ｂ膜２を垂直エツチングして溝９Ｂ′
ｔ−形成する。
次に第１図（ｅ）に示すように、露出した８ｉＮ膜５を
除去したのち、フォトレジスト７を除去する。
除去したのち、フォトレジスト７を除去する。
次で溝９Ｂの部分に選択的に、比抵抗数Ω・信のＰ型エ
ピタキシャル層１０′Ｊｔ形成する。この時同時ＫＰＷ
エピタキシャル層１０の底面部には、す型Ｓｉ基板１か
らのオートドーピングによりｔ型層１０Ａか形成される
。
ピタキシャル層１０′Ｊｔ形成する。この時同時ＫＰＷ
エピタキシャル層１０の底面部には、す型Ｓｉ基板１か
らのオートドーピングによりｔ型層１０Ａか形成される
。
次に第１図（ｆ）に示すように、ヒ素をイオン注入して
Ｐ型エピタキシャル層１０の表面に深さ０．５μｍ程度
のＮ＋型層１０Ｂを形成する。次でポリシリコン層３ｔ
マスクとして５ｉ０２膜２を垂直エツチングし、Ｐ型エ
ピタキシャル層１０の側面に溝１１を形成したのち未除
去のＳｉＮ膜５を全て除去する。
Ｐ型エピタキシャル層１０の表面に深さ０．５μｍ程度
のＮ＋型層１０Ｂを形成する。次でポリシリコン層３ｔ
マスクとして５ｉ０２膜２を垂直エツチングし、Ｐ型エ
ピタキシャル層１０の側面に溝１１を形成したのち未除
去のＳｉＮ膜５を全て除去する。
次に第１図（ｇ）Ｋ示テように、Ｐ型エピタキシャル側
面に将来ゲート絶縁膜となる厚さ３００Ａの５ｉ０２膜
１２を酸化により形成したのち、全面にホトレジスト７
Ａを塗布する。続いて垂直エツチングにより溝１１以外
のホトレジス）７Ａとポリシリコン層３表面に形成され
た５ｉ０２膜４Ａを除去する。
面に将来ゲート絶縁膜となる厚さ３００Ａの５ｉ０２膜
１２を酸化により形成したのち、全面にホトレジスト７
Ａを塗布する。続いて垂直エツチングにより溝１１以外
のホトレジス）７Ａとポリシリコン層３表面に形成され
た５ｉ０２膜４Ａを除去する。
次に第１図（ｈ）に示すように、側面のＳｉＯ２膜４Ａ
とポリシリコン膜３をエツチングしたのち、溝１１中の
ホトレジス）７Ａｉ除去する。次で全面にＮ＋型ポリシ
リコン層１３を形成する。
とポリシリコン膜３をエツチングしたのち、溝１１中の
ホトレジス）７Ａｉ除去する。次で全面にＮ＋型ポリシ
リコン層１３を形成する。
次に第１図（ｉ）に示すように、Ｎ＋型ポリシリコン層
１３を垂直エツチングし、溝ｌｌ中のみにＭ′型ポリシ
リコン層１３Ａ、１３Ｂを残したのち、その表面を酸化
する。
１３を垂直エツチングし、溝ｌｌ中のみにＭ′型ポリシ
リコン層１３Ａ、１３Ｂを残したのち、その表面を酸化
する。
次に第１図（ｊ）に示すように、フォトリングラフィ工
程を経て、図の左側のポリシリコン層１３Ａとエピタキ
シャル層側面の８ｉ０２膜１２を除去する。次で、溝の
中程の深さまでＷＳｉ！層１４全１４、アニールしてシ
リサイド化反応させる。
程を経て、図の左側のポリシリコン層１３Ａとエピタキ
シャル層側面の８ｉ０２膜１２を除去する。次で、溝の
中程の深さまでＷＳｉ！層１４全１４、アニールしてシ
リサイド化反応させる。
次に第１図（ｋ＞に示すように、溝の上部側面を酸化し
、更に溝の残りをＣＶＤ法による８１０２膜１５で埋め
る。本図に於いて、星型Ｓｉ基板層１から拡散した底部
のＮ＋型層１０ＢはＭＯ８Ｆ’ＥＴのソースをなし、Ｐ
型エビタキンヤル層１０はバックケート、Ｎ＋型層＋Ｏ
Ａはドレイン、ＳｉＯ２層１２はケート絶縁膜、Ｎ＋型
ポリシリコン層１３Ｂはゲート電極、Ｗ８ｉ１８Ａ４は
バックゲート電極全なし、全体でＮチャンネルＭＯ８Ｆ
ＥＴが構成される。
、更に溝の残りをＣＶＤ法による８１０２膜１５で埋め
る。本図に於いて、星型Ｓｉ基板層１から拡散した底部
のＮ＋型層１０ＢはＭＯ８Ｆ’ＥＴのソースをなし、Ｐ
型エビタキンヤル層１０はバックケート、Ｎ＋型層＋Ｏ
Ａはドレイン、ＳｉＯ２層１２はケート絶縁膜、Ｎ＋型
ポリシリコン層１３Ｂはゲート電極、Ｗ８ｉ１８Ａ４は
バックゲート電極全なし、全体でＮチャンネルＭＯ８Ｆ
ＥＴが構成される。
あとは、通常の方法で、各ドレイン、ソース、ゲートに
金属配線を接続することによシ第１の実施例の半導体集
積回路装置が完成する。
金属配線を接続することによシ第１の実施例の半導体集
積回路装置が完成する。
この第１の実施例は、第１図（ハに示すように、ソース
、バックゲート、ドレインを収容する選択的に形成され
たＰ型エピタキシャル層１０に対して、Ｎ＋型ポリシリ
コン層１３Ｂのゲート電極と、Ｗａｉｔ層１４のバック
ゲート［極とが自己整合的に同じ幅Ｗｙを以って配置さ
れる。又垂直方向の幅についてみると、ゲート電極とバ
ックゲー）！極の幅Ｗｘは８ｉＮ膜からなるサイドウオ
ール８の厚みで規定されている。
、バックゲート、ドレインを収容する選択的に形成され
たＰ型エピタキシャル層１０に対して、Ｎ＋型ポリシリ
コン層１３Ｂのゲート電極と、Ｗａｉｔ層１４のバック
ゲート［極とが自己整合的に同じ幅Ｗｙを以って配置さ
れる。又垂直方向の幅についてみると、ゲート電極とバ
ックゲー）！極の幅Ｗｘは８ｉＮ膜からなるサイドウオ
ール８の厚みで規定されている。
このように平面上の配置・寸法が自己整合的に決められ
るため、フォ） ＩＪングラフィ工程に於ける位置合わ
せずれを考慮したマージンを設計に採りいｎる必要がな
いので、素子の高密度化に威力を発揮する。
るため、フォ） ＩＪングラフィ工程に於ける位置合わ
せずれを考慮したマージンを設計に採りいｎる必要がな
いので、素子の高密度化に威力を発揮する。
第２図（ｂ） 、 （ｄ） 、 （ｅ）は本発明の第２
の実施例を説明するだめの工程順に示した半導体チップ
の断面図、第２図（ａ）及び（Ｃ）は第２図（ｂ）及び
（ｄ）の平面図であり、本発明をＣＭＯ８ＦＥＴに適用
した場合全庁している。
の実施例を説明するだめの工程順に示した半導体チップ
の断面図、第２図（ａ）及び（Ｃ）は第２図（ｂ）及び
（ｄ）の平面図であり、本発明をＣＭＯ８ＦＥＴに適用
した場合全庁している。
まず第２図（ａ） 、 （ｂ）に示すように、Ｐ型Ｓｔ
基板１０１の所望の領域に深さ２．０μｍのｔ型ドープ
層１０２を形成した後、第１の実施例の場合と同様［５
ｉＯｚ膜１ｏ３．ポリシリコン層１０４゜ＳｔＯ，膜１
０５ 、Ｓ ｉＮ膜１０６を成膜し、バタン形成した後
、ＳｉＮ膜１０７金成膜してフォトレジスト１０８をマ
スクとして８ｉＮ膜７を垂直エツチングしてサイドウオ
ール１０９を形成し、しかる後８ ｉ０ｚ膜１０３を垂
直エツチングし溝１１０を穿つ。
基板１０１の所望の領域に深さ２．０μｍのｔ型ドープ
層１０２を形成した後、第１の実施例の場合と同様［５
ｉＯｚ膜１ｏ３．ポリシリコン層１０４゜ＳｔＯ，膜１
０５ 、Ｓ ｉＮ膜１０６を成膜し、バタン形成した後
、ＳｉＮ膜１０７金成膜してフォトレジスト１０８をマ
スクとして８ｉＮ膜７を垂直エツチングしてサイドウオ
ール１０９を形成し、しかる後８ ｉ０ｚ膜１０３を垂
直エツチングし溝１１０を穿つ。
次に第２図（Ｃ） 、 （ｄ）に示すように、サイドウ
オール１０９を除去してから、フォトレジ、’、）１０
８を除去した後、フォトリングラフィ工程を経て溝１１
００間のＳｉＮ膜１０７を除去し、しかる後ノンドープ
のエピタキシャル層１１１．１１２を選択成長し、１１
１にはリンを、１１２にはボロンを、高エネルギーイオ
ン注入によりドープしてそれぞれ数Ω・濡のＮ型、Ｐ型
となし、しかる後エピタキシャル層１１１には高濃度ボ
ロンを、またエピタキシャル層１１２には高は度ヒ素を
ドープし、更に第１の実施例と同様に、ＳｉＮ膜で覆わ
れていない部分の５ｉＣ）２１０３膜を垂直エツチング
して溝を形成し、未除去のＳｉＮ膜１０６゜１０７を除
去した後、ゲート絶縁膜１１３を形成し、ポリシリコン
層１０４を除去した後、溝を炉型ホリシリコン１１４で
埋め、表面を酸化する。
オール１０９を除去してから、フォトレジ、’、）１０
８を除去した後、フォトリングラフィ工程を経て溝１１
００間のＳｉＮ膜１０７を除去し、しかる後ノンドープ
のエピタキシャル層１１１．１１２を選択成長し、１１
１にはリンを、１１２にはボロンを、高エネルギーイオ
ン注入によりドープしてそれぞれ数Ω・濡のＮ型、Ｐ型
となし、しかる後エピタキシャル層１１１には高濃度ボ
ロンを、またエピタキシャル層１１２には高は度ヒ素を
ドープし、更に第１の実施例と同様に、ＳｉＮ膜で覆わ
れていない部分の５ｉＣ）２１０３膜を垂直エツチング
して溝を形成し、未除去のＳｉＮ膜１０６゜１０７を除
去した後、ゲート絶縁膜１１３を形成し、ポリシリコン
層１０４を除去した後、溝を炉型ホリシリコン１１４で
埋め、表面を酸化する。
次に第２図（ｅ）に示すように、第１の実施例と同様に
両サイドのＮ型ポリシリコン層１１４ｉ、フォトリング
ラフィ工程を経て除去し、ＷＳｉ２により埋めてパック
ゲートの電極１１５を形成する。
両サイドのＮ型ポリシリコン層１１４ｉ、フォトリング
ラフィ工程を経て除去し、ＷＳｉ２により埋めてパック
ゲートの電極１１５を形成する。
第２図（ｅ）に於いてＮ型ポリシリコン１１４は共通ゲ
ート電極をなし、左側がＰチャンネルＭＯ８ＦＥＴ、右
側がＮチャンネルＭＯ８ＦＥＴをなし、全体でＣＭＯ８
Ｂ”ＥＴを構成している。
ート電極をなし、左側がＰチャンネルＭＯ８ＦＥＴ、右
側がＮチャンネルＭＯ８ＦＥＴをなし、全体でＣＭＯ８
Ｂ”ＥＴを構成している。
このようにして形成された第２の実施例においても、第
１の実施例と同様に、ゲート電極及びバックゲート電極
１１５は自己整合的に決められるため、素子の高密度化
が可能となる。特にエピタキシャル層ペアの間に共通の
ゲート電極を形成することによシ、ＣＭｏ ８ Ｆ Ｅ
Ｔの面積を更に低減できる効果がある。また、ＣＭ
ＯＳ Ｆ Ｅ Ｔ ｆ Ｓ ｉ基板の炉型およびＰ＋型
領域にまたがって形成することによシ、低濃度のウェル
領域を必要としないため、ラッチアブ耐性が格段に強化
されるが、そのためＣＭＯ８分離領域の面積が低減され
、以って高密度ＣＭＯ８集積回路を実現できる。
１の実施例と同様に、ゲート電極及びバックゲート電極
１１５は自己整合的に決められるため、素子の高密度化
が可能となる。特にエピタキシャル層ペアの間に共通の
ゲート電極を形成することによシ、ＣＭｏ ８ Ｆ Ｅ
Ｔの面積を更に低減できる効果がある。また、ＣＭ
ＯＳ Ｆ Ｅ Ｔ ｆ Ｓ ｉ基板の炉型およびＰ＋型
領域にまたがって形成することによシ、低濃度のウェル
領域を必要としないため、ラッチアブ耐性が格段に強化
されるが、そのためＣＭＯ８分離領域の面積が低減され
、以って高密度ＣＭＯ８集積回路を実現できる。
以上説明したように本発明は、エピタキシャル層に、下
から順次ソース領域、バックゲーＨＡ域−ト電極をそし
てエピタキシャル層の他方の側面にバックゲート領域及
びドレイン領域に接続するバックゲート電極を形成する
ことによｐＭＯ８ＦＥＴの所要面積を大きく低減でき、
集積回路装置を高密度化にできる効果がある。
から順次ソース領域、バックゲーＨＡ域−ト電極をそし
てエピタキシャル層の他方の側面にバックゲート領域及
びドレイン領域に接続するバックゲート電極を形成する
ことによｐＭＯ８ＦＥＴの所要面積を大きく低減でき、
集積回路装置を高密度化にできる効果がある。
第１図（ａ）、［有］）及び（ｄ）〜（ｋ）は本発明の
第１の実施例を説明するための工程順に示した半導体チ
ップの断面図、第１図（Ｃ）及び（１）は第１図（ｂ）
及び（ｋ）の平面図、第２図（ｂ） 、 （ｄ） ｌ
（ｅ）は本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図、第２図（ａ）及び（Ｃ
）は第２図（ｂ）及び（ｄ）の平面図である。 １・・・・・・炉型Ｓｉ基板、２・・・・・・ＳｉＯ□
膜、３・・・・・・ポリシリコン層、４・・・・・・８
ｉ０２膜、５，６・・・・・・ＳｉＮ膜、７・・・・・
・フォトレジスト、８・・・・・・サイドウオール、９
Ａ、９Ｂ・・・・・・溝、１ｏ・・・・・・エピタキシ
ャル層、ＩＯＡ、１０１：ｌ・・・・・・Ｎ＋型層、１
１・・・・・・溝、１２・・・・・・８ ｉｏ、膜、１
３・・・・・・Ｎ＋型ポリシリコン層、１４・・・・・
・ＷＳｉｘ層、１５・・・・・・５ｉ０２膜、１０１・
・・・・・Ｐ＋型Ｓｉ基板、１０２・・・・・・Ｎ＋型
ドープ層、１０３・・・・・・５ｉｚｚ膜、１０４・・
・・・・ポリシリコン層、１ｏ５＝ ８ ｉ０２膜、１
０６ 、１０７−８ ｉＮ膜、１０８・・・・・・フォ
トレジスト、１ｏ９・川・・サイドウオール、１１０・
・・・・・溝、１１１，１１２・・・・・・エピタキシ
ャル層、１１３°゛゛°°ゲート絶縁膜、１１４・・・
・・・Ｎ型ポリシリコン、１１５・・・・・・バックゲ
ート電極。 代理人 弁理士 内 原 晋 冬、辛 ／ 図 ７ し４ｆトＬシ゛スＬ 井 ｌ 図 １θエヒ′ダヤシイル骨 ＄ ｌ 畏］ １２５ｉｔ）？欣 ＄ Ｉ 閃 ＄ １ 図 乗 ／Ｉ￥Ｉ ＄ ２ 閏 ＄ ２ 図
第１の実施例を説明するための工程順に示した半導体チ
ップの断面図、第１図（Ｃ）及び（１）は第１図（ｂ）
及び（ｋ）の平面図、第２図（ｂ） 、 （ｄ） ｌ
（ｅ）は本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図、第２図（ａ）及び（Ｃ
）は第２図（ｂ）及び（ｄ）の平面図である。 １・・・・・・炉型Ｓｉ基板、２・・・・・・ＳｉＯ□
膜、３・・・・・・ポリシリコン層、４・・・・・・８
ｉ０２膜、５，６・・・・・・ＳｉＮ膜、７・・・・・
・フォトレジスト、８・・・・・・サイドウオール、９
Ａ、９Ｂ・・・・・・溝、１ｏ・・・・・・エピタキシ
ャル層、ＩＯＡ、１０１：ｌ・・・・・・Ｎ＋型層、１
１・・・・・・溝、１２・・・・・・８ ｉｏ、膜、１
３・・・・・・Ｎ＋型ポリシリコン層、１４・・・・・
・ＷＳｉｘ層、１５・・・・・・５ｉ０２膜、１０１・
・・・・・Ｐ＋型Ｓｉ基板、１０２・・・・・・Ｎ＋型
ドープ層、１０３・・・・・・５ｉｚｚ膜、１０４・・
・・・・ポリシリコン層、１ｏ５＝ ８ ｉ０２膜、１
０６ 、１０７−８ ｉＮ膜、１０８・・・・・・フォ
トレジスト、１ｏ９・川・・サイドウオール、１１０・
・・・・・溝、１１１，１１２・・・・・・エピタキシ
ャル層、１１３°゛゛°°ゲート絶縁膜、１１４・・・
・・・Ｎ型ポリシリコン、１１５・・・・・・バックゲ
ート電極。 代理人 弁理士 内 原 晋 冬、辛 ／ 図 ７ し４ｆトＬシ゛スＬ 井 ｌ 図 １θエヒ′ダヤシイル骨 ＄ ｌ 畏］ １２５ｉｔ）？欣 ＄ Ｉ 閃 ＄ １ 図 乗 ／Ｉ￥Ｉ ＄ ２ 閏 ＄ ２ 図
Claims (3)
- （１）半導体基板上の選択エピタキシャル層に縦方向に
順次形成されたソース領域とバックゲート領域及びドレ
イン領域と、前記エピタキシャル層の一方の側面にゲー
ト絶縁膜を介して形成されたゲート電極と、前記エピタ
キシャル層の他方の側面に形成され前記バックゲート領
域及びドレイン領域に接続するバックゲート電極とを含
むことを特徴とする半導体集積回路装置。 - （２）ＮチャンネルトランジスタとＰチャンネルトラン
ジスタのゲート電極を単一のゲート電極で構成した特許
請求の範囲第（１）項記載の半導体集積回路装置。 - （３）第１導電型シリコン基板上に設けられたシリコン
酸化膜中に溝を形成する工程と、選択エピタキシャル法
により前記溝中に第２導電型シリコン層を形成すると同
時に該シリコン層の下部に第１の第１導電型層を形成す
る工程と、イオン注入法により前記シリコン層の上部に
第２の第１導電型層を形成し、第１及び第２の第１導電
型層間をバックゲート領域とする工程と、異方性エッチ
ング法により前記シリコン酸化膜をエッチングし前記シ
リコン層の両側面に溝を形成する工程と、前記シリコン
層の一方の側面にゲート酸化膜を形成したのち、前記第
１及び第２の第１導電型層間の前記ゲート酸化膜上に多
結晶シリコンからなるゲート電極を形成する工程と、前
記シリコン層の他の側面に前記第１の第１導電型層と前
記バックゲート領域とに接続するバックゲート電極を形
成する工程とを含むことを特徴とする半導体集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049115A JPH0738445B2 (ja) | 1987-03-03 | 1987-03-03 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049115A JPH0738445B2 (ja) | 1987-03-03 | 1987-03-03 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63213969A true JPS63213969A (ja) | 1988-09-06 |
| JPH0738445B2 JPH0738445B2 (ja) | 1995-04-26 |
Family
ID=12822066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62049115A Expired - Lifetime JPH0738445B2 (ja) | 1987-03-03 | 1987-03-03 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738445B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283456A (en) * | 1992-06-17 | 1994-02-01 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
| JP2004207706A (ja) * | 2002-12-10 | 2004-07-22 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146976A (en) * | 1979-05-02 | 1980-11-15 | Nec Corp | Insulating gate field effect transistor |
| JPS59138367A (ja) * | 1983-01-28 | 1984-08-08 | Sony Corp | 半導体装置 |
-
1987
- 1987-03-03 JP JP62049115A patent/JPH0738445B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146976A (en) * | 1979-05-02 | 1980-11-15 | Nec Corp | Insulating gate field effect transistor |
| JPS59138367A (ja) * | 1983-01-28 | 1984-08-08 | Sony Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283456A (en) * | 1992-06-17 | 1994-02-01 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
| JP2004207706A (ja) * | 2002-12-10 | 2004-07-22 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738445B2 (ja) | 1995-04-26 |
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