JPH07193235A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07193235A JPH07193235A JP33033393A JP33033393A JPH07193235A JP H07193235 A JPH07193235 A JP H07193235A JP 33033393 A JP33033393 A JP 33033393A JP 33033393 A JP33033393 A JP 33033393A JP H07193235 A JPH07193235 A JP H07193235A
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- forming
- insulating spacer
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Abstract
(57)【要約】 （修正有）
【目的】ＬＤＤトランジスタの寄生抵抗と短チャネル効
果を同時に抑える。 【構成】トランジスタのゲート電極５の側面に第１の絶
縁性スペーサ６Ａａを形成した後に、素子形成領域のう
ちゲート電極５，第１の絶縁性スペーサ６Ａａで覆われ
ていない部分にあらかじめシリコン膜７−１，７−２を
被着形成することによって、不純物領域のほとんどの部
分が基板上部に形成され、基板内部には極めて浅い拡散
層７−１，７−２，９−１，９−２が形成される。した
がって、実効チャネル長を短くすることなく、従来困難
であった低濃度不純物領域の低抵抗化が実現できる。
果を同時に抑える。 【構成】トランジスタのゲート電極５の側面に第１の絶
縁性スペーサ６Ａａを形成した後に、素子形成領域のう
ちゲート電極５，第１の絶縁性スペーサ６Ａａで覆われ
ていない部分にあらかじめシリコン膜７−１，７−２を
被着形成することによって、不純物領域のほとんどの部
分が基板上部に形成され、基板内部には極めて浅い拡散
層７−１，７−２，９−１，９−２が形成される。した
がって、実効チャネル長を短くすることなく、従来困難
であった低濃度不純物領域の低抵抗化が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にＬＤＤ構造を有するＭＩＳトランジ
スタとその製造方法に関する。
造方法に関し、特にＬＤＤ構造を有するＭＩＳトランジ
スタとその製造方法に関する。
【０００２】
【従来の技術】ＬＳＩの微細化が進むにつれてＭＯＳト
ランジスタの内部電界が高くなったため、デバイスの信
頼性を確保するために、ドレイン端部に低濃度の不純物
拡散層を形成して電界を緩和させるＬＤＤ構造が広く用
いられるようになった。また、通常のＬＤＤ構造では、
熱処理後の不純物拡散層がゲートの下に回り込んで実効
的なゲート長が必要以上に短くなってしまい、短チャネ
ル効果を抑えるのが難しいという欠点があった。この欠
点を克服するために、酸化シリコン膜でゲート電極を覆
った後に低濃度拡散層を形成することによって実効的な
ゲート長を長くして短チャネル効果を抑制する構造が、
特開昭６４−５５８６６号公報に開示されている。この
従来例についてその製造工程に沿って説明する。
ランジスタの内部電界が高くなったため、デバイスの信
頼性を確保するために、ドレイン端部に低濃度の不純物
拡散層を形成して電界を緩和させるＬＤＤ構造が広く用
いられるようになった。また、通常のＬＤＤ構造では、
熱処理後の不純物拡散層がゲートの下に回り込んで実効
的なゲート長が必要以上に短くなってしまい、短チャネ
ル効果を抑えるのが難しいという欠点があった。この欠
点を克服するために、酸化シリコン膜でゲート電極を覆
った後に低濃度拡散層を形成することによって実効的な
ゲート長を長くして短チャネル効果を抑制する構造が、
特開昭６４−５５８６６号公報に開示されている。この
従来例についてその製造工程に沿って説明する。
【０００３】この従来例は、ＬＤＤ構造を有するＮチャ
ネルＭＯＳトランジスタの製造方法に関し、ゲート電極
形成後に第１の絶縁膜として酸化シリコン膜を気相成長
させ、ゲート電極とその側面の酸化シリコン膜をマスク
として低濃度のイオン注入を行うことにより、ゲート電
極をマスクとして注入する場合に比較して低濃度拡散層
を酸化シリコン膜の厚さ分だけゲート電極下部から遠く
なるように形成し、アニール時における横方向拡散に備
えた例である。
ネルＭＯＳトランジスタの製造方法に関し、ゲート電極
形成後に第１の絶縁膜として酸化シリコン膜を気相成長
させ、ゲート電極とその側面の酸化シリコン膜をマスク
として低濃度のイオン注入を行うことにより、ゲート電
極をマスクとして注入する場合に比較して低濃度拡散層
を酸化シリコン膜の厚さ分だけゲート電極下部から遠く
なるように形成し、アニール時における横方向拡散に備
えた例である。
【０００４】すなわち、図７（ａ）に示すように、あら
かじめ選択酸化によりフィールド酸化膜２を形成してＰ
型シリコン基板の表面に素子形成領域３を区画し、ゲー
ト酸化膜４を形成し多結晶シリコンなどのゲート電極材
料を被着し、パターニングを行ってゲート電極５を形成
する。
かじめ選択酸化によりフィールド酸化膜２を形成してＰ
型シリコン基板の表面に素子形成領域３を区画し、ゲー
ト酸化膜４を形成し多結晶シリコンなどのゲート電極材
料を被着し、パターニングを行ってゲート電極５を形成
する。
【０００５】次に図７（ｂ）に示すように、上述のよう
な基板表面の全面に例えば酸化シリコンからなる第１の
絶縁膜６をＣＶＤ法などによって被着する。このときの
第１の絶縁膜６の膜厚は、拡散層がゲート電極直下部に
回り込まないように後のイオン注入と熱処理条件を考慮
して決定される。
な基板表面の全面に例えば酸化シリコンからなる第１の
絶縁膜６をＣＶＤ法などによって被着する。このときの
第１の絶縁膜６の膜厚は、拡散層がゲート電極直下部に
回り込まないように後のイオン注入と熱処理条件を考慮
して決定される。
【０００６】次に図７（ｃ）に示すように、例えばリン
などの不純物イオンを第１の絶縁膜６を貫通するエネル
ギーで注入することによって、低濃度不純物導入を行
い、Ｐ型シリコン基板１の表面部に低濃度不純物注入領
域１０−１，１０−２を形成する。このとき、ゲート電
極５が充分に厚ければゲート電極５と第１の絶縁膜６の
垂直部の下には不純物は導入されない。
などの不純物イオンを第１の絶縁膜６を貫通するエネル
ギーで注入することによって、低濃度不純物導入を行
い、Ｐ型シリコン基板１の表面部に低濃度不純物注入領
域１０−１，１０−２を形成する。このとき、ゲート電
極５が充分に厚ければゲート電極５と第１の絶縁膜６の
垂直部の下には不純物は導入されない。
【０００７】次に図８（ａ）に示すように、上述の基板
の全面に酸化シリコンからなる第２の絶縁膜８を気相成
長させる。
の全面に酸化シリコンからなる第２の絶縁膜８を気相成
長させる。
【０００８】次に、図８（ｂ）に示すように、異方性エ
ッチングによって第２の絶縁膜８の一部と第１の絶縁膜
６の水平部を除去する。これによってゲート電極５の側
面にスペーサ１１ができる。
ッチングによって第２の絶縁膜８の一部と第１の絶縁膜
６の水平部を除去する。これによってゲート電極５の側
面にスペーサ１１ができる。
【０００９】次に、図８（ｃ）に示すように、ゲート電
極４とスペーサ１１とをマスクとして、例えばヒ素のイ
オン注入などによって高濃度不純物導入を行った後、ア
ニールを行い、Ｐ型シリコン基板１の表面部に、低濃度
拡散層９−１ａ，９−２ａ（低濃度不純物注入領域１０
−１，１０−２が拡散によって拡がったもの）および高
濃度拡散層９−１ｂ，９−２ｂを形成する。
極４とスペーサ１１とをマスクとして、例えばヒ素のイ
オン注入などによって高濃度不純物導入を行った後、ア
ニールを行い、Ｐ型シリコン基板１の表面部に、低濃度
拡散層９−１ａ，９−２ａ（低濃度不純物注入領域１０
−１，１０−２が拡散によって拡がったもの）および高
濃度拡散層９−１ｂ，９−２ｂを形成する。
【００１０】この結果、アニールによって仮に横方向の
拡散が生じたとしても、チャネル長を十分な長さに保つ
ことができる。しかし、短チャネル効果を抑えるために
は、浅い拡散層を形成しなければならず、低濃度不純物
注入領域の縦方向拡散を抑える必要がある。一般に、低
濃度拡散層の不純物濃度は高濃度拡散層の１００分の１
程度なので、ソース・ドレインの寄生抵抗は、ほとんど
低濃度拡散層の広がり抵抗できまる。よってこの部分を
浅くするほど、トランジスタの寄生抵抗が高くなって電
流駆動力が下がってしまう。
拡散が生じたとしても、チャネル長を十分な長さに保つ
ことができる。しかし、短チャネル効果を抑えるために
は、浅い拡散層を形成しなければならず、低濃度不純物
注入領域の縦方向拡散を抑える必要がある。一般に、低
濃度拡散層の不純物濃度は高濃度拡散層の１００分の１
程度なので、ソース・ドレインの寄生抵抗は、ほとんど
低濃度拡散層の広がり抵抗できまる。よってこの部分を
浅くするほど、トランジスタの寄生抵抗が高くなって電
流駆動力が下がってしまう。
【００１１】
【発明が解決しようとする課題】上述のような従来の半
導体装置は、デバイスの信頼性を確保するためにソース
・ドレイン端に低濃度拡散層を有しているが、短チャネ
ル効果を抑えるためにこの拡散層を浅く形成すると、拡
がり抵抗が高くなり、トランジスタの電流駆動能力が下
がってしまうという欠点がある。
導体装置は、デバイスの信頼性を確保するためにソース
・ドレイン端に低濃度拡散層を有しているが、短チャネ
ル効果を抑えるためにこの拡散層を浅く形成すると、拡
がり抵抗が高くなり、トランジスタの電流駆動能力が下
がってしまうという欠点がある。
【００１２】そこで本発明の目的は、ソース・ドレイン
端の低濃度拡散層を浅く形成しても、寄生抵抗が大きく
ならないＭＩＳトランジスタを有する半導体装置を提供
することにある。
端の低濃度拡散層を浅く形成しても、寄生抵抗が大きく
ならないＭＩＳトランジスタを有する半導体装置を提供
することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板表面にゲート絶縁膜を介して設けられたゲー
ト電極と、前記ゲート電極の側面に設けられた第１の絶
縁性スペーサと、前記第１の絶縁性スペーサおよび前記
半導体基板表面に接して前記ゲート電極の両側に設けら
れたシリコン膜と、前記第１の絶縁性スペーサの側面お
よび前記シリコン膜の一部に接して設けられた第２の絶
縁性スペーサと、前記ゲート電極下の領域を挟んで前記
半導体基板の表面部にそれぞれ選択的に形成された一対
のソース・ドレイン拡散層とを有し、前記ソース・ドレ
イン拡散層が前記ゲート電極下の領域側の低濃度拡散層
と前記低濃度拡散層に連結する高濃度拡散層からなり、
前記シリコン膜が前記第１の絶縁性スペーサ側の低濃度
不純物領域と前記低濃度不純物領域に連結する高濃度不
純物領域とからなるＭＩＳトランジスタを有するという
ものである。
半導体基板表面にゲート絶縁膜を介して設けられたゲー
ト電極と、前記ゲート電極の側面に設けられた第１の絶
縁性スペーサと、前記第１の絶縁性スペーサおよび前記
半導体基板表面に接して前記ゲート電極の両側に設けら
れたシリコン膜と、前記第１の絶縁性スペーサの側面お
よび前記シリコン膜の一部に接して設けられた第２の絶
縁性スペーサと、前記ゲート電極下の領域を挟んで前記
半導体基板の表面部にそれぞれ選択的に形成された一対
のソース・ドレイン拡散層とを有し、前記ソース・ドレ
イン拡散層が前記ゲート電極下の領域側の低濃度拡散層
と前記低濃度拡散層に連結する高濃度拡散層からなり、
前記シリコン膜が前記第１の絶縁性スペーサ側の低濃度
不純物領域と前記低濃度不純物領域に連結する高濃度不
純物領域とからなるＭＩＳトランジスタを有するという
ものである。
【００１４】また、本発明の半導体装置の製造方法は、
半導体基板の表面部に素子分離構造体を形成して素子形
成領域を区画する工程と、前記素子形成領域表面にゲー
ト絶縁膜を形成し前記ゲート絶縁膜を介して前記素子形
成領域と交差するゲート電極を形成する工程と、第１の
絶縁膜を全面に形成し異方性エッチングを行ない前記ゲ
ート電極の側面に残して第１の絶縁性スペーサを形成す
るとともに前記素子形成領域のうち前記ゲート電極また
は第１の絶縁性スペーサで覆われていない部分の半導体
基板表面を露出させる工程と、前記半導体基板表面の露
出面にシリコン膜を選択成長させる工程と、前記シリコ
ン膜に前記半導体基板表面部と逆導電型の第１の不純物
イオンを注入する工程と、第２の絶縁膜を全面に形成し
異方性エッチングを行なって前記第１の絶縁性スペーサ
の側面に残して第２の絶縁性スペーサを形成する工程
と、前記第２の絶縁性スペーサをマスクとして前記ポリ
シリコン膜に前記第１の不純物イオンと同じ導電型の第
２の不純物イオンを注入する工程と、前記ポリシリコン
膜から第１，第２の不純物をそれぞれ前記半導体基板の
表面部に拡散させてソース・ドレイン拡散層として互い
に連結する低濃度拡散層および高濃度拡散層とを形成す
る工程とを含むＭＩＳトランジスタ形成工程を有すると
いうものである。
半導体基板の表面部に素子分離構造体を形成して素子形
成領域を区画する工程と、前記素子形成領域表面にゲー
ト絶縁膜を形成し前記ゲート絶縁膜を介して前記素子形
成領域と交差するゲート電極を形成する工程と、第１の
絶縁膜を全面に形成し異方性エッチングを行ない前記ゲ
ート電極の側面に残して第１の絶縁性スペーサを形成す
るとともに前記素子形成領域のうち前記ゲート電極また
は第１の絶縁性スペーサで覆われていない部分の半導体
基板表面を露出させる工程と、前記半導体基板表面の露
出面にシリコン膜を選択成長させる工程と、前記シリコ
ン膜に前記半導体基板表面部と逆導電型の第１の不純物
イオンを注入する工程と、第２の絶縁膜を全面に形成し
異方性エッチングを行なって前記第１の絶縁性スペーサ
の側面に残して第２の絶縁性スペーサを形成する工程
と、前記第２の絶縁性スペーサをマスクとして前記ポリ
シリコン膜に前記第１の不純物イオンと同じ導電型の第
２の不純物イオンを注入する工程と、前記ポリシリコン
膜から第１，第２の不純物をそれぞれ前記半導体基板の
表面部に拡散させてソース・ドレイン拡散層として互い
に連結する低濃度拡散層および高濃度拡散層とを形成す
る工程とを含むＭＩＳトランジスタ形成工程を有すると
いうものである。
【００１５】
【実施例】図１（ａ）は本発明の第１の実施例のＭＯＳ
トランジスタの主要部を示す平面図、図１（ｂ）は図１
（ａ）のＸ−Ｘ線断面図である。
トランジスタの主要部を示す平面図、図１（ｂ）は図１
（ａ）のＸ−Ｘ線断面図である。
【００１６】この実施例はフィールド酸化膜２（素子分
離構造体）で区画された素子形成領域３のＰ型シリコン
基板１表面に厚さ３〜１０ｎｍの酸化シリコン膜からな
るゲート絶縁膜４を介して設けられたゲート電極５と、
ゲート電極５の側面に設けられた第１の絶縁性スペーサ
６Ａａと、第１の絶縁性スペーサ６ＡａおよびＰ型シリ
コン基板１表面に接してゲート電極５の両側に設けられ
たシリコン膜と、第１の絶縁性スペーサ６Ａａの側面お
よび前述のシリコン膜の一部に接して設けられた第２の
絶縁性スペーサ８Ａａと、ゲート電極６下の領域を挟ん
でＰ型シリコン基板１の表面部にそれぞれ選択的に形成
された一対のソース・ドレイン拡散層とを有し、前述の
ソース・ドレイン拡散層がゲート電極５下の領域側の低
濃度拡散層９−１Ａａ，９−２Ａａと低濃度拡散層９−
１Ａａ，９−２Ａａにそれぞれ連結する高濃度拡散層９
−１Ａｂ，９−２Ａｂからなり、前述のシリコン膜が第
１の絶縁性スペーサ６Ａａ側の低濃度不純物領域７−１
ｃ，７−２ｃと低濃度不純物領域７−１ｃ，７−２ｃに
それぞれ連結する高濃度不純物領域７−１ｄ，７−２ｄ
とからなるＭＯＳトランジスタを有するというものであ
る。
離構造体）で区画された素子形成領域３のＰ型シリコン
基板１表面に厚さ３〜１０ｎｍの酸化シリコン膜からな
るゲート絶縁膜４を介して設けられたゲート電極５と、
ゲート電極５の側面に設けられた第１の絶縁性スペーサ
６Ａａと、第１の絶縁性スペーサ６ＡａおよびＰ型シリ
コン基板１表面に接してゲート電極５の両側に設けられ
たシリコン膜と、第１の絶縁性スペーサ６Ａａの側面お
よび前述のシリコン膜の一部に接して設けられた第２の
絶縁性スペーサ８Ａａと、ゲート電極６下の領域を挟ん
でＰ型シリコン基板１の表面部にそれぞれ選択的に形成
された一対のソース・ドレイン拡散層とを有し、前述の
ソース・ドレイン拡散層がゲート電極５下の領域側の低
濃度拡散層９−１Ａａ，９−２Ａａと低濃度拡散層９−
１Ａａ，９−２Ａａにそれぞれ連結する高濃度拡散層９
−１Ａｂ，９−２Ａｂからなり、前述のシリコン膜が第
１の絶縁性スペーサ６Ａａ側の低濃度不純物領域７−１
ｃ，７−２ｃと低濃度不純物領域７−１ｃ，７−２ｃに
それぞれ連結する高濃度不純物領域７−１ｄ，７−２ｄ
とからなるＭＯＳトランジスタを有するというものであ
る。
【００１７】次に、この実施例の製造方法について説明
する。
する。
【００１８】図１，図２（ａ）に示すように、Ｐ型シリ
コン基板１の表面部に素子分離構造体としてフィールド
酸化膜２を形成して素子形成領域３を区画し、素子形成
領域３表面にゲート絶縁膜４を形成し、厚さ１００〜２
００ｎｍの多結晶シリコン膜と厚さ２０〜１００ｎｍの
酸化シリコン膜１２を順次に被着し、パターニングを行
ないゲート電極５を形成する。
コン基板１の表面部に素子分離構造体としてフィールド
酸化膜２を形成して素子形成領域３を区画し、素子形成
領域３表面にゲート絶縁膜４を形成し、厚さ１００〜２
００ｎｍの多結晶シリコン膜と厚さ２０〜１００ｎｍの
酸化シリコン膜１２を順次に被着し、パターニングを行
ないゲート電極５を形成する。
【００１９】次に図２（ｂ）に示すように、上述のよう
な基体の表面全面に例えば酸化シリコンからなる第１の
絶縁膜６ＡをＣＶＤ法等により被着する（ゲート電極５
の上には酸化シリコン膜１２が残ったままである）。こ
のときの第１の絶縁膜６Ａの膜厚は、ゲート電極直下部
に低濃度拡散層がほとんど回り込んで形成されないよう
にすれば良く３０〜１００ｎｍが適当である。
な基体の表面全面に例えば酸化シリコンからなる第１の
絶縁膜６ＡをＣＶＤ法等により被着する（ゲート電極５
の上には酸化シリコン膜１２が残ったままである）。こ
のときの第１の絶縁膜６Ａの膜厚は、ゲート電極直下部
に低濃度拡散層がほとんど回り込んで形成されないよう
にすれば良く３０〜１００ｎｍが適当である。
【００２０】図２（ｃ）に示すように、異方性エッチン
グによって第１の絶縁膜６Ａの水平部を除去し、第１の
絶縁膜６Ａのうち少なくともゲート電極５の側面に接し
た部分を残す。すなわちゲート電極５、および酸化シリ
コン膜１１の側面に第１の絶縁性スペーサ６Ａａが形成
される。このときゲート電極５，第１の絶縁性スペーサ
６Ａａの設けられていない部分の素子形成領域のＰ型シ
リコン基板表面を露出させる。
グによって第１の絶縁膜６Ａの水平部を除去し、第１の
絶縁膜６Ａのうち少なくともゲート電極５の側面に接し
た部分を残す。すなわちゲート電極５、および酸化シリ
コン膜１１の側面に第１の絶縁性スペーサ６Ａａが形成
される。このときゲート電極５，第１の絶縁性スペーサ
６Ａａの設けられていない部分の素子形成領域のＰ型シ
リコン基板表面を露出させる。
【００２１】次に図２（ｄ）に示すように、Ｐ型シリコ
ン基板１の露出面にＣＶＤ法等により選択的に単結晶ま
たは多結晶のシリコン膜７−１，７−２を成長させる。
このシリコン膜７−１，７−２の膜厚は大きいほどソー
ス・ドレインの寄生抵抗は小さくなるが後のイオン注入
の深さを制御するのがむずかしくなるため５０ｎｍ〜１
００ｎｍ程度が適当である。
ン基板１の露出面にＣＶＤ法等により選択的に単結晶ま
たは多結晶のシリコン膜７−１，７−２を成長させる。
このシリコン膜７−１，７−２の膜厚は大きいほどソー
ス・ドレインの寄生抵抗は小さくなるが後のイオン注入
の深さを制御するのがむずかしくなるため５０ｎｍ〜１
００ｎｍ程度が適当である。
【００２２】次に図３（ａ）に示すように、シリコン膜
７−１，７−２に５×１０12〜２×１０14ｃｍ-2のリン
イオンを注入する。この時の注入エネルギーは拡散後に
リンがゲート電極直下部端まで届くように決めれば良
く、１０〜４０ｋｅＶ程度が適当である。
７−１，７−２に５×１０12〜２×１０14ｃｍ-2のリン
イオンを注入する。この時の注入エネルギーは拡散後に
リンがゲート電極直下部端まで届くように決めれば良
く、１０〜４０ｋｅＶ程度が適当である。
【００２３】次に図３（ｂ）に示すように、基体の表面
全面あるいは一部（ゲート電極とその近傍上）に例えば
酸化シリコンからなる第２の絶縁膜８ＡをＣＶＤ法等に
より被着形成する。このときの第２の絶縁膜８Ａの膜厚
は、ゲート電極直下部両端から高濃度拡散層を離す寸法
に応じて決定すれば良く、５０〜１５０ｎｍが適当であ
る。
全面あるいは一部（ゲート電極とその近傍上）に例えば
酸化シリコンからなる第２の絶縁膜８ＡをＣＶＤ法等に
より被着形成する。このときの第２の絶縁膜８Ａの膜厚
は、ゲート電極直下部両端から高濃度拡散層を離す寸法
に応じて決定すれば良く、５０〜１５０ｎｍが適当であ
る。
【００２４】次に図３（ｃ）に示すように、異方性エッ
チングによって第２の絶縁膜８Ａの水平部を除去し、第
２の絶縁膜８Ａのうち少なくとも第１の絶縁性スペーサ
６Ａａの側面に接した部分を残し、第１の絶縁性スペー
サ６Ａａに接して第２の絶縁性スペーサ８Ａａが形成さ
れる。
チングによって第２の絶縁膜８Ａの水平部を除去し、第
２の絶縁膜８Ａのうち少なくとも第１の絶縁性スペーサ
６Ａａの側面に接した部分を残し、第１の絶縁性スペー
サ６Ａａに接して第２の絶縁性スペーサ８Ａａが形成さ
れる。
【００２５】次に図３（ｄ）に示すように、シリコン膜
７−１，７−２に５×１０14〜１×１０16ｃｍ-2のヒ素
イオンを注入する。この時の注入エネルギーは拡散後に
ヒ素がシリコン基板まで届くように決めればよく、５０
〜１００ｋｅＶが適当である。こうして、シリコン膜７
−１，７−２にリン注入領域７−１ａ，７−２ａとヒ素
注入領域７−１ｂ，７−２ｂができる。
７−１，７−２に５×１０14〜１×１０16ｃｍ-2のヒ素
イオンを注入する。この時の注入エネルギーは拡散後に
ヒ素がシリコン基板まで届くように決めればよく、５０
〜１００ｋｅＶが適当である。こうして、シリコン膜７
−１，７−２にリン注入領域７−１ａ，７−２ａとヒ素
注入領域７−１ｂ，７−２ｂができる。
【００２６】次に、１０００℃，１０秒程度の熱処理を
行ない、リンおよびヒ素をシリコン基板に拡散させるこ
とにより、図１に示すように、ソース・ドレイン低濃度
拡散層９−１Ａａ，９−２Ａａ（リンの拡散による）、
ソース・ドレイン高濃度拡散層９−１Ａｂ，９−２Ａｂ
を形成する。同時に、ポリシリコン膜の低濃度不純物領
域７−１ｃ，７−２ｃ、高濃度不純物領域７−１ｄ，７
−２ｄが形成される。
行ない、リンおよびヒ素をシリコン基板に拡散させるこ
とにより、図１に示すように、ソース・ドレイン低濃度
拡散層９−１Ａａ，９−２Ａａ（リンの拡散による）、
ソース・ドレイン高濃度拡散層９−１Ａｂ，９−２Ａｂ
を形成する。同時に、ポリシリコン膜の低濃度不純物領
域７−１ｃ，７−２ｃ、高濃度不純物領域７−１ｄ，７
−２ｄが形成される。
【００２７】この後、通常の工程にしたがって図示しな
い層間絶縁膜を形成し、所定の位置に図示しない電極窓
を形成し、図示しない金属配線を施してＮチャネルＭＯ
Ｓトランジスタを完成する。
い層間絶縁膜を形成し、所定の位置に図示しない電極窓
を形成し、図示しない金属配線を施してＮチャネルＭＯ
Ｓトランジスタを完成する。
【００２８】なお、ＰチャネルＭＯＳトランジスタも以
上に準じて形成できることは言うまでもない。
上に準じて形成できることは言うまでもない。
【００２９】ソース・ドレインがシリコン基板内の拡散
層とシリコン膜の２層構造になっているので寄生抵抗が
小さくできる。短チャネル効果の抑制にはシリコン基板
内の拡散層を浅くすればよいので、寄生抵抗が同じなら
一層浅い接合を形成できる。また、シリコン基板にイオ
ン注入を行なわなくてもよいので浅い接合の形成が容易
に行える。
層とシリコン膜の２層構造になっているので寄生抵抗が
小さくできる。短チャネル効果の抑制にはシリコン基板
内の拡散層を浅くすればよいので、寄生抵抗が同じなら
一層浅い接合を形成できる。また、シリコン基板にイオ
ン注入を行なわなくてもよいので浅い接合の形成が容易
に行える。
【００３０】次に第２の実施例について説明する。
【００３１】まず図４（ａ）に示すように、あらかじめ
選択酸化法で形成したフィールド酸化膜２で区画された
Ｐ型シリコン基板の素子形成領域上にゲート絶縁膜４を
介して多結晶シリコン等のゲート電極材料を被着し、パ
ターニングを行ないゲート電極５Ａを形成する。
選択酸化法で形成したフィールド酸化膜２で区画された
Ｐ型シリコン基板の素子形成領域上にゲート絶縁膜４を
介して多結晶シリコン等のゲート電極材料を被着し、パ
ターニングを行ないゲート電極５Ａを形成する。
【００３２】次に図４（ｂ）に示すように、上述のよう
な基体の表面全面に例えば酸化シリコンからなる第１の
絶縁膜６ＡをＣＶＤ法等により被着する。このときの第
１の絶縁膜６Ａの膜厚は、Ｐ型シリコン基板のゲート電
極直下部に低濃度拡散層がほとんど回り込んで形成され
ないようにすれば良く３０〜１００ｎｍが適当である。
な基体の表面全面に例えば酸化シリコンからなる第１の
絶縁膜６ＡをＣＶＤ法等により被着する。このときの第
１の絶縁膜６Ａの膜厚は、Ｐ型シリコン基板のゲート電
極直下部に低濃度拡散層がほとんど回り込んで形成され
ないようにすれば良く３０〜１００ｎｍが適当である。
【００３３】次に図４（ｃ）に示すように、異方性エッ
チングによって第１の絶縁膜６Ａの水平部を除去し、第
１の絶縁膜６Ａのうち少なくともゲート電極５Ａの側面
に接した部分を残す。すなわちゲート電極５Ａの側面に
第１の絶縁性スペーサ６Ａｂが形成される。また、ゲー
ト電極５Ａ、第１の絶縁性スペーサ６Ａｂの設けられて
いない素子形成領域のＰ型シリコン基板表面を露出させ
る。
チングによって第１の絶縁膜６Ａの水平部を除去し、第
１の絶縁膜６Ａのうち少なくともゲート電極５Ａの側面
に接した部分を残す。すなわちゲート電極５Ａの側面に
第１の絶縁性スペーサ６Ａｂが形成される。また、ゲー
ト電極５Ａ、第１の絶縁性スペーサ６Ａｂの設けられて
いない素子形成領域のＰ型シリコン基板表面を露出させ
る。
【００３４】次に図４（ｄ）に示すように、露出したＰ
型シリコン基板１の表面およびゲート電極６Ａｂ上にＣ
ＶＤ法等により選択的に単結晶または多結晶のシリコン
膜７−１，７−２，７−３を成長させる。シリコン膜７
−１，７−２の膜厚は大きいほどソース・ドレインの寄
生抵抗は小さくなるが後のイオン注入の深さを制御する
のがむずかしくなるため５０ｎｍ〜１００ｎｍ程度が適
当である。
型シリコン基板１の表面およびゲート電極６Ａｂ上にＣ
ＶＤ法等により選択的に単結晶または多結晶のシリコン
膜７−１，７−２，７−３を成長させる。シリコン膜７
−１，７−２の膜厚は大きいほどソース・ドレインの寄
生抵抗は小さくなるが後のイオン注入の深さを制御する
のがむずかしくなるため５０ｎｍ〜１００ｎｍ程度が適
当である。
【００３５】次に図５（ａ）に示すように、シリコン膜
７−１，７−２，７−３に５×１０12〜２×１０14ｃｍ
-2のリンイオン注入する。この時の注入エネルギーは拡
散後にリンがゲート電極直下部端まで届くように決めれ
ば良く、１０〜４０ｋｅＶ程度が適当である。
７−１，７−２，７−３に５×１０12〜２×１０14ｃｍ
-2のリンイオン注入する。この時の注入エネルギーは拡
散後にリンがゲート電極直下部端まで届くように決めれ
ば良く、１０〜４０ｋｅＶ程度が適当である。
【００３６】次に図５（ｂ）に示すように、基体の表面
全面あるいは一部（ゲート電極とその近傍上）に例えば
酸化シリコンからなる第２の絶縁膜８ＡをＣＶＤ等によ
り被着する。このときの第２の絶縁膜８Ａの膜厚は、ゲ
ート電極直下部両端からの高濃度拡散層を離す寸法に応
じて決定すれば良く、５０〜１５０ｎｍが適当である。
全面あるいは一部（ゲート電極とその近傍上）に例えば
酸化シリコンからなる第２の絶縁膜８ＡをＣＶＤ等によ
り被着する。このときの第２の絶縁膜８Ａの膜厚は、ゲ
ート電極直下部両端からの高濃度拡散層を離す寸法に応
じて決定すれば良く、５０〜１５０ｎｍが適当である。
【００３７】次に図５（ｃ）に示すように、異方性エッ
チングによって第２の絶縁膜８Ａの水平部を除去し、第
２の絶縁膜８Ａのうち少なくとも第１の絶縁性スペーサ
６Ａｂの側面に接した部分を残し、第１の絶縁性スペー
サ６Ａｂに接して第２の絶縁性スペーサ８Ａｂが形成さ
れる。
チングによって第２の絶縁膜８Ａの水平部を除去し、第
２の絶縁膜８Ａのうち少なくとも第１の絶縁性スペーサ
６Ａｂの側面に接した部分を残し、第１の絶縁性スペー
サ６Ａｂに接して第２の絶縁性スペーサ８Ａｂが形成さ
れる。
【００３８】次に図５（ｄ）に示すように、シリコン膜
７−１〜７−３に５×１０14〜１×１０16ｃｍ-2のヒ素
イオンを注入する。この時の注入エネルギーは拡散後に
ヒ素がシリコン基板まで届くように決めれば良く、５０
〜１００ｋｅＶ程度が適当である。
７−１〜７−３に５×１０14〜１×１０16ｃｍ-2のヒ素
イオンを注入する。この時の注入エネルギーは拡散後に
ヒ素がシリコン基板まで届くように決めれば良く、５０
〜１００ｋｅＶ程度が適当である。
【００３９】次に、１０００℃、１０秒程度の熱処理を
行ない、リンおよびヒ素をシリコン基板に拡散させて、
ソース・ドレイン低濃度拡散層９−１Ａａ，９−２Ａ
ａ，ソース・ドレイン高濃度拡散層９−１Ａｂ、９−２
Ａｂを形成する。
行ない、リンおよびヒ素をシリコン基板に拡散させて、
ソース・ドレイン低濃度拡散層９−１Ａａ，９−２Ａ
ａ，ソース・ドレイン高濃度拡散層９−１Ａｂ、９−２
Ａｂを形成する。
【００４０】同時に、ポリシリコン膜の低濃度不純物領
域７−１ｃ，７−２ｃ、高濃度不純物領域７−１ｄ，７
−２ｄ，高濃度シリコン膜７−３ａが形成される。
域７−１ｃ，７−２ｃ、高濃度不純物領域７−１ｄ，７
−２ｄ，高濃度シリコン膜７−３ａが形成される。
【００４１】次に図６に示すように、７−１ｄ，７−２
ｄ，７−３ａ上にチタンなどの高融点金属を被着した後
に熱処理を行うことによって金属シリサイド膜１３−
１，１３−２，１３−３を形成する。この金属シリサイ
ド膜を形成すると、ソース・ドレインの寄生抵抗を一層
小さくでき、ゲート電極の低抵抗化が利れ、一層高速動
作が可能となる利点がある。
ｄ，７−３ａ上にチタンなどの高融点金属を被着した後
に熱処理を行うことによって金属シリサイド膜１３−
１，１３−２，１３−３を形成する。この金属シリサイ
ド膜を形成すると、ソース・ドレインの寄生抵抗を一層
小さくでき、ゲート電極の低抵抗化が利れ、一層高速動
作が可能となる利点がある。
【００４２】この後、通常の工程にしたがって、図示し
ない層間絶縁膜を形成し、所定の位置に図示しない電極
窓を形成し、図示しない金属配線を施してＮチャネルＭ
ＯＳトランジスタを完成する。
ない層間絶縁膜を形成し、所定の位置に図示しない電極
窓を形成し、図示しない金属配線を施してＮチャネルＭ
ＯＳトランジスタを完成する。
【００４３】なお、ＰチャネルＭＯＳトランジスタも以
上に準じて形成できることは言うまでもない。
上に準じて形成できることは言うまでもない。
【００４４】第１の実施例では、第１の絶縁性スペーサ
６Ａａ形成時の異方性エッチングにおいてゲート電極５
がエッチングされないように酸化シリコン膜１２を形成
したが、第２の実施例ではその必要がない。たとえ、ゲ
ート電極がエッチングされることがあっても、後にシリ
コン膜７−３が形成されるからである。
６Ａａ形成時の異方性エッチングにおいてゲート電極５
がエッチングされないように酸化シリコン膜１２を形成
したが、第２の実施例ではその必要がない。たとえ、ゲ
ート電極がエッチングされることがあっても、後にシリ
コン膜７−３が形成されるからである。
【００４５】
【発明の効果】以上の説明から明らかなように、本発明
は、ゲート電極側面の第１の絶縁性スペーサに接して素
子形成領域の一部にシリコン膜を設けてソース・ドレイ
ン領域を基板内の拡散層とシリコン膜との積層構造とす
ることによって、基板内部の拡散層を浅くすることがで
きる。あるいはソース・ドレインの寄生抵抗を下げるた
めに低濃度拡散層の濃度を比較的高くしても、基板内部
の拡散層が深くなって短チャネル効果が強くあらわれる
ようなこともない。したがって、ＭＩＳトランジスタの
高い駆動能力を維持したまま、短チャネル効果を抑える
ことが可能となる。
は、ゲート電極側面の第１の絶縁性スペーサに接して素
子形成領域の一部にシリコン膜を設けてソース・ドレイ
ン領域を基板内の拡散層とシリコン膜との積層構造とす
ることによって、基板内部の拡散層を浅くすることがで
きる。あるいはソース・ドレインの寄生抵抗を下げるた
めに低濃度拡散層の濃度を比較的高くしても、基板内部
の拡散層が深くなって短チャネル効果が強くあらわれる
ようなこともない。したがって、ＭＩＳトランジスタの
高い駆動能力を維持したまま、短チャネル効果を抑える
ことが可能となる。
【図１】本発明の第１の実施例のＭＯＳトランジスタを
示す平面図（図１（ａ））および断面図（図１（ｂ））
である。
示す平面図（図１（ａ））および断面図（図１（ｂ））
である。
【図２】第１の実施例の製造方法の説明のため（ａ）〜
（ｄ）に分図して示す工程順断面図である。
（ｄ）に分図して示す工程順断面図である。
【図３】図２に対応する工程の次工程の説明のため
（ａ）〜（ｄ）に分図して示す工程順断面図である。
（ａ）〜（ｄ）に分図して示す工程順断面図である。
【図４】本発明の第２の実施例について製造工程に沿っ
て説明するため（ａ）〜（ｄ）に分図して示す工程順断
面図である。
て説明するため（ａ）〜（ｄ）に分図して示す工程順断
面図である。
【図５】図４に対応する次工程の説明のため（ａ）〜
（ｄ）に分図して示す工程順断面図である。
（ｄ）に分図して示す工程順断面図である。
【図６】図５に対応する次工程の説明のための断面図で
ある。
ある。
【図７】従来例について製造工程に沿って説明するため
（ａ）〜（ｃ）に分図して示す工程順断面図である。
（ａ）〜（ｃ）に分図して示す工程順断面図である。
【図８】図７に対応する次工程の説明のため（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ 素子形成領域 ４ ゲート絶縁膜 ５ ゲート電極 ６，６Ａ 第１の絶縁膜 ６Ａａ，６Ａｂ 第１の絶縁性スペーサ ７−１，７−２ シリコン膜 ７−１ａ，７−２ａ リン注入領域 ７−１ｂ，７−２ｂ ヒ素注入領域 ７−１ｃ，７−２ｃ 低濃度不純物領域 ７−１ｄ，７−２ｄ 高濃度不純物領域 ８，８Ａ 第２の絶縁膜 ８Ａａ，８Ａｂ 第２の絶縁性スペーサ ９−１ａ，９−１Ａａ，９−２ａ，９−２Ａａ ソー
ス・ドレイン低濃度拡散層 ９−１ｂ，９−２Ａｂ，９−２ｂ，９−２ａｂ ソー
ス・ドレイン低濃度拡散層 １０−１，１０−２ 低濃度・不純物注入領域 １１ スペーサ １２ 酸化シリコン膜 １３−１，１３−２，１３−３ 金属シリサイド膜
ス・ドレイン低濃度拡散層 ９−１ｂ，９−２Ａｂ，９−２ｂ，９−２ａｂ ソー
ス・ドレイン低濃度拡散層 １０−１，１０−２ 低濃度・不純物注入領域 １１ スペーサ １２ 酸化シリコン膜 １３−１，１３−２，１３−３ 金属シリサイド膜
Claims (3)
- 【請求項１】 半導体基板表面にゲート絶縁膜を介して
設けられたゲート電極と、前記ゲート電極の側面に設け
られた第１の絶縁性スペーサと、前記第１の絶縁性スペ
ーサおよび前記半導体基板表面に接して前記ゲート電極
の両側に設けられたシリコン膜と、前記第１の絶縁性ス
ペーサの側面および前記シリコン膜の一部に接して設け
られた第２の絶縁性スペーサと、前記ゲート電極下の領
域を挟んで前記半導体基板の表面部にそれぞれ選択的に
形成された一対のソース・ドレイン拡散層とを有し、前
記ソース・ドレイン拡散層が前記ゲート電極下の領域側
の低濃度拡散層と前記低濃度拡散層に連結する高濃度拡
散層からなり、前記シリコン膜が前記第１の絶縁性スペ
ーサ側の低濃度不純物領域と前記低濃度不純物領域に連
結する高濃度不純物領域とからなるＭＩＳトランジスタ
を有することを特徴とする半導体装置。 - 【請求項２】 半導体基板の表面部に素子分離構造体を
形成して素子形成領域を区画する工程と、前記素子形成
領域表面にゲート絶縁膜を形成し前記ゲート絶縁膜を介
して前記素子形成領域と交差するゲート電極を形成する
工程と、第１の絶縁膜を全面に形成し異方性エッチング
を行ない前記ゲート電極の側面に残して第１の絶縁性ス
ペーサを形成するとともに前記素子形成領域のうち前記
ゲート電極または第１の絶縁性スペーサで覆われていな
い部分の半導体基板表面を露出させる工程と、前記半導
体基板表面の露出面にシリコン膜を選択成長させる工程
と、前記シリコン膜に前記半導体基板表面部と逆導電型
の第１の不純物イオンを注入する工程と、第２の絶縁膜
を全面に形成し異方性エッチングを行なって前記第１の
絶縁性スペーサの側面に残して第２の絶縁性スペーサを
形成する工程と、前記第２の絶縁性スペーサをマスクと
して前記ポリシリコン膜に前記第１の不純物イオンと同
じ導電型の第２の不純物イオンを注入する工程と、前記
ポリシリコン膜から第１，第２の不純物をそれぞれ前記
半導体基板の表面部に拡散させてソース・ドレイン拡散
層として互いに連結する低濃度拡散層および高濃度拡散
層とを形成する工程とを含むＭＩＳトランジスタ形成工
程を有することを特徴とする半導体装置の製造方法。 - 【請求項３】 第１の不純物イオンがリン・イオン、第
２の不純物イオンがヒ素イオンである請求項２記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330333A JP2626532B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330333A JP2626532B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193235A true JPH07193235A (ja) | 1995-07-28 |
| JP2626532B2 JP2626532B2 (ja) | 1997-07-02 |
Family
ID=18231456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330333A Expired - Fee Related JP2626532B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626532B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000043199A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
| JP2005072577A (ja) * | 2003-08-22 | 2005-03-17 | Samsung Electronics Co Ltd | コンタクトマージンが確保できるシリサイド膜を具備した高集積半導体素子及びその製造方法 |
| JP2008108929A (ja) * | 2006-10-26 | 2008-05-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02222153A (ja) * | 1988-12-22 | 1990-09-04 | Texas Instr Inc <Ti> | 電界効果トランジスタおよびその製造方法 |
-
1993
- 1993-12-27 JP JP5330333A patent/JP2626532B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02222153A (ja) * | 1988-12-22 | 1990-09-04 | Texas Instr Inc <Ti> | 電界効果トランジスタおよびその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000043199A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
| JP2005072577A (ja) * | 2003-08-22 | 2005-03-17 | Samsung Electronics Co Ltd | コンタクトマージンが確保できるシリサイド膜を具備した高集積半導体素子及びその製造方法 |
| JP2008108929A (ja) * | 2006-10-26 | 2008-05-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US8258576B2 (en) | 2006-10-26 | 2012-09-04 | Fujitsu Semiconductor Limited | Method of manufacturing a semiconductor device including epitaxially growing semiconductor epitaxial layers on a surface of semiconductor substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2626532B2 (ja) | 1997-07-02 |
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