JPH0453234A - 絶縁ゲート型電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 絶縁ゲート型電界効果トランジスタの製造方法、特に微
細化される絶縁ゲート型電界効果トランジスタのパンチ
スルー防止層の形成方法に関し、素子の微細化によりゲ
ート電極が薄く形成される際にも、基板濃度を高めずに
効果的なパンチスルー防止層形成することが可能な方法
を提供し、ＭＯＳ　Ｆ　ＥＴの微細且つ高性能化を図る
ことを目的とし、 一導電型半導体基体上にゲート絶縁膜を形成する工程、
該ゲート絶縁膜」二にゲート電極に用いられる導電体層
を形成する工程、該導電体ｉ、ｈにエツチング停止Ｆ層
を形成する工程、該エツチング停止層にに、該エツチン
グ停止層及びゲート絶縁膜に対してエツチングの選択性
を有するイオン遮蔽層を形成する工程、該イオン遮蔽層
、エツチング停止層及び導電体層を一括してゲート電極
形状にバターニングする工程、該イオン遮蔽層をマスク
にし該半導体基体の深部に一導電型不純物をイオン注入
し７、該半導体基体の深部に該半導体基体より高不純物
濃度を有し且つゲート電極の端部に自己整合する一導電
型パンチスルー阻止層を形成する工程、該イオン遮蔽層
を選択的にエツチング除去する工程を含み構成される。

〔産業上の利用分野〕

本発明は絶縁ゲート型電界効果トランジスタの製造方法
、特に微細化される絶縁ゲート型電界効果トランジスタ
のバンチスルー防止層の形成方法に関する。

近年、半導体ｒｃの高集積化に伴って、これら半導体Ｉ
Ｃ内に組み込まれる絶縁ゲート型電界効果Ｉ・ランジス
タ（ＭＯＳ　Ｆ　ＥＴ）も−層微細化される傾向にある
。

一方、半導体ＩＣを高集積化した際、その動作速度を低
下させないためには、このＩＣを構成するＭＯＳＦＥＴ
の駆動能ツノを高める必要がある。

ＭＯＳＦＥＴの駆動能力を高めるためには、そのゲート
長（チャネル長）を短くすることが効果的であるが、ゲ
ート長を短くするとソース−ドレイン間のパンチスルー
による素子性能の劣化が顕在化してくる。このパンチス
ルーを防止するためにはトランジスタの形成される基板
の不純物濃度を−）こげることが効果的であるが、上記
基板濃度の上昇はゲート下の電界を増大させることにな
って、ゲート下の反転層内のキャリアの易動度を低下さ
せ、トランジスタの駆動能力の向上を制限することにな
る。

そのため、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのゲート長を短くする
際には、ゲート下のキャリアの易動度を低下させずにパ
ンチスルー等のショートチャネル効果を防止することが
必要になってくる。

［従来の技術］ 従来、−に記要望を満たずために、ゲート電極をマスク
にし、基板内に基板と同導電型の不純物をイオン注入し
て、基板内にゲート電極の端部に自己整合する基板と同
導電型の高不純物を有するパンチスルー防止層を形成し
、トレイン領域からソース領域に向かって拡がる空乏層
の伸びを抑え、これによってソース−ドレイン間のパン
チスル・−を防止する製造方法が試みられた。

第３図はこの方法でバンチスルー防止層が理想的に形成
されたり、　Ｄ　Ｄ構造のＭ　ＯＳ　Ｆ　Ｅ　Ｔを表し
、図中、５１は一導電型半導体基板、５２はゲート絶縁
膜、５３はゲート電極、５４Ｓは反対導電型低濃度ソー
ス領域、５４Ｄは反対導電型低濃度トレイン領域、５５
は一導電型不純物パンチスルー防止層、５６ば絶縁膜ザ
イドウォール、５７Ｓは反対導電型高濃度ソース領域、
５７１１は反対導電型高濃度ドレイン領域を示す。

なおこの方法において、パンチスルー防止を効果的に行
うためには、パンチスルー防止用の高不純物濃度層５５
は、図示のように、ゲート電極５３の電界が及ばなくな
るソース・ドレイン領域５４Ｓ、５４Ｄ等の底部近傍の
基板深部に形成する必要がある。

一方、半導体ＩＣの高集積化、トランジスタの微細化に
伴って、パターン露光の精度向Ｊ−３金属配線層の断線
・ショートの防止等のために素子表面を可能な限り平坦
化する必要が生じ、ゲート電極の厚さも、高伝導率を有
する材料を用いて、極度に薄くなる傾向にある。

そのため、上記従来方法に従ってゲート電極をマスクに
し、パンチスルー防止効果が有効に働く基板深部にパン
チスルー防止用の高不純物濃度層を形成しようとすると
、ゲート電極が薄くなったためにゲート電極によるイオ
ンの遮蔽能力が不足し、ゲート電極直下のチャネル形成
領域にも基板と同導電型の不純物が浅くイオン注入され
その部分の基板濃度を高めてしまい、闇値電圧の上昇、
駆動能力の減少等の不具合を生ずる。

第４図はゲート電極５３が薄くなった際に従来方法で形
成されたＭＯＳＦＥＴを示したもので、図中、５８はチ
ャネル形成領域、５９はパンデスルー防止層と連通ずる
一導電型高不純物濃度領域、その他の符号は第３図と同
一対称物を示す。

〔発明が解決しようとする課題〕

」二層のように、微細化が進み、ゲート電極の厚みが薄
く形成されるＭＯＳＦＥＴにおいては、従来方法でパン
チスルー防止層を形成した際には、ゲート直下の基板濃
度が高まって、闇値電圧の上昇、駆動能力の減少等の素
子性能の低下が生じており、従来方法による限り、上記
素子性能を成る程度犠牲にして素子の微細化を進めざる
を得なかった。

そごで本発明は、素子の微細化によりゲー叫・電極が薄
く形成される際にも、基板濃度即ちチャネル形成領域の
不純物濃度を高めずに効果的なパンチスルー防止層形成
することが可能な方法を提供し、ＭＯＳＦＥＴの微細且
つ高性能化を図ることをｌ」的とする。

（課題を解決するだめの手段〕 上記課題は、一導電型半導体基体上にゲート絶縁膜を形
成する工程、該ゲート絶縁膜上にゲート電極に用いられ
る導電体層を形成する工程、該導電体層−ににエツチン
グ停止層を形成する工程、該エツチング停止層上に、該
エツチング停止層及びゲート絶縁膜に対してエツチング
の選択性を有するイオン遮蔽層を形成する工程、該イオ
ン遮蔽層、エツチング停止層及び導電体層を一括してゲ
ート電極形状にバターニングする工程、該イオン遮蔽層
をマスクにし該半導体基体の深部に一導電型不純物をイ
オン注入し、該半導体基体の深部に該半導体基体より高
不純物濃度を有し且つゲート電極の端部に自己整合する
一導電型バンチスルー阻止層を形成する工程、該イオン
遮蔽層を選択的にエツチング除去する工程を含む本発明
による絶縁ゲート型電界効果トランジスタの製造方法に
よっ゛４Ｃ解決される。

〔作　用〕

第１図（ａ）〜（ｂ）は本発明の方法の原理説明図で、
図中、】は−導電型半導体基体、２はゲート絶縁膜、３
はゲート電極、４はエツチング停止層、５はイオン遮蔽
層、６は一導電型不純物イオン注入（１，Ｉ）　、１０
７は一導電型不純物イオン注入層、７はパンチスルー防
止層、Ｄｌは所定の深さを示す。

即ら、本発明の方法においては第１図（ａ）に示すよう
に、当初、ゲート電極３を、−Ｌ部にエツチング停止層
４を介して厚いイオン遮蔽層５が積層された構造に形成
しておき、−導電型半導体基板１内に、このイオン遮蔽
層５をマスクにし所定の加速エネルギー及びドーズ量で
一導電型不純物をイオン注入し、上記基板１内のゲート
電極３の直下部を除くソース・トレイン領域（図示せず
）の底部近傍の深さに対応する所定深さり、の領域に、
パンチスルー防止層になる一導電型不純物イオン注入層
１０７を形成する。

従って、ゲート電極３が極度に薄くなっても、上記イオ
ン遮蔽層５の厚さを厚く形成しておけば、ゲート電極を
マスクにして基板内深くにパンチスルー防止用の不純物
のイオン注入を行う際にも、ゲート電極３の直下領域に
は不純物のイオン注入がなされず、この領域の基板濃度
は当初のままに維持される。

そして、イオン注入を終わった後、第１図（ｂ）に示す
ように、イオン遮蔽層５を選択的にエツチング除去し、
注入イオンの活性化を行えば、ゲート電極３の直下のチ
ャネル形成領域（ｃｈ）は基板濃度のまま低濃度で維持
され、ゲート電極３の直下を除く前記所定の深さり、近
傍の領域に一導電型高濃度のパンチスルー防止層７が形
成され、且つ薄いゲート電極３を有する図示しないショ
ートチャネルＭＯＳ　Ｆ　ＥＴが形成できる。

かくて、パンチスルー防止層の具備によってソース−ド
レイン間のパンチスルーが防止されてソース−ドレイン
間耐圧が確保され、目、つ閾値電圧のＩ−昇、駆動能力
の減少等の性能劣化を生ｅないショートチャネルＭＯ３
ＦＥＴの形成が可能になる。

〔実施例〕

以丁木発明の方法を、−・実施例について、第２図（ａ
）〜（ｆ）を参照して具体的に説明する。

第２図（ａ）参照 本発明の方法を用いて、パンチスルー防止がなされたシ
ョーＩ・チャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔを形成するに際
しては、例えば、ウェル等により２ΩｃＩ１１程度の比
抵抗に調整されたｐ　型シリコン（Ｓ＋）ＦＪ板１１面
が、周知の選択酸化（ＬＯＧＯ５）法により形成された
フィールド酸化膜１２及びその下部のｐ型チャネルスト
ッパＩ３により分離表出されてなる素子形成領域１４」
二に、通常通り熱酸化によって例えば厚さ１．５０人程
度のゲート酸化膜１５を形成し、次いでスパッタ法或い
はＣＶＤ法により、この基板上に、ポリサイドゲートの
材料になる例えば厚さ１１００人程度ＯＨ°型ポリＳｉ
層１６Ａ　と厚さ１１００人程度ＯＨングステンシリサ
イド（ＷＳｉｚ）層１６Ｂを堆積し、次いで」−記ＷＳ
ｉ２層１６Ｂ七にエツチング停止層となる厚さ５００人
程程度エツチング停止用二酸化シリコン（Ｓ１０□）層
１７をＣＶＤ法により形成し、次いでこのエツチング停
止用５ｉＯ７層１７上にイオン遮蔽層になる例えば厚さ
５０００人程度Ｏ４オン遮蔽用ポリＳｉ層１８をＣＶＤ
法により形成する。

第２図（ｂ）参照 次いで、上記ポリＳｉ層１８上に通常のフ、ＡＩプロセ
スにより形成したゲートパターン形状のレジスＩ・パタ
ーン１９をマスクにし、リックティブイオニ／エツチン
グ（ＲＩＥ）処理により前記ポリＳｉ層１８、Ｓｉｎ、
層１７．１ｌＩＳｉ２層１６Ｂ及びｎ“型ポリＳｉ層１
６Ａを一括パターニングする。この際のエツチングガス
には、通常通りポリＳｉ層１８、■、６Ａ及び讐Ｓｉ２
層１６Ｂに塩素（ＣＩ）系のガスが、Ｓｉｎ、層１７に
弗素（Ｆ）系のガスがそれぞれ用いられる。

ここで、上部に厚さ５００人程程度エツチング停止Ｉ 車用５ｉ０２層１７を介し厚さ５０００人程度Ｏ４オン
遮蔽用ポリＳｉ層１８が積層された、ｎ゛型ポリＳｉ層
１６ＡとＷＳｉｚ層１．６Ｂ　との積層構造を有する厚
さ２２００人程度０ポリサイドゲー１−電極１６が形成
される。

第２図（Ｃ）参照 次いで、レジストパターン１９を除去した後、ポリサイ
ドゲート電極１６−Ｌのイオン遮蔽用ポリＳｉ層１８と
フィールド酸化膜１２をマスクにし、ゲーＩ・酸化膜１
５を通して素子形成領域１４内に、硼素（Ｂ゛）を例え
ば加速エネルギー１２０　ＫｅＶで１０”ｃｍ−２程度
のドーズ量イオン注入する。この条件でＢ″注入層１２
０は、深さ２０００〜４０００人の領域にピークを持っ
て形成される。

次いで、次いでＦ記と同一のマスクを用い、素子形成領
域１４の上面近傍部に、燐（Ｐ＋）を例えば加速エネル
ギー３０〜７０ＫｅＶ、ドーズ量１０”　〜１０”ｃ「
２程度でイオン注入し、低濃度ソース・ドレイン形成用
のＰ゛注入層１２１を形成する。

第２図（ｄ）参照 次いで、例えばＣＩ系のガスにより１−ライエッチング
を行ってイオン遮蔽用ポリＳｉＪ？！１８を、前記エツ
チング停止用ＳｉＯ□層１７をストッパとして選択的に
除去した後、通常のサイドウオール形成方法、即ぢこの
基板上にＣＶＤ法により厚さ２０００〜３０００人程度
の５ｉ０４程度形成し、ＰＩＥ処理による全面エツチン
グを行い、ポリサイトゲ−１・電極１６の側面に厚さ２
０００〜３０００人程度のＳｉＯ□程度ドカオール２２
を形成し、次いでこのＳｔ、２サイドウオール２２を有
するゲート電極１６をマスクにし素子形成領域１４内に
、高濃度ソース・ドレイン形成用の砒素（Ａｓ”　）を
４０〜７０ＫｅＶ　、１０”ｃｍ−２程度の条件でイオ
ン注入し、その表面近傍部にＡｓ”注入領域１２３を形
成する。

第２図（ｅ）参照 次いで上記基板上にＣＶＤ法により厚さ１０００人程度
０不純物ブロック用５ｊ０２膜２４を形成し、次いでそ
の上にＣＶＤ法により厚さ６０００人程度０燐珪酸ガラ
ス（ＰＳＧ）層間絶縁膜２５を形成し、次いで、上記Ｐ
ＳＧ層間絶縁膜２５及びその下部の不純物ブロック用Ｓ
ｉＯ□膜２４に、通常のフォトリソグラフィによりソー
ス及びドレインのコンタクトホール２６Ｓ及び２６Ｄを
形成し、次いで８００〜９００°Ｃの熱処理を行い、Ｐ
ｓＧ層間絶縁膜２５をリフローさせて前記コンタクトポ
ール２６Ｓ及び２６１１の側壁をなだらかな斜面状に形
成すると同時に、前記Ｂ゛注入層１２０、Ｐ゛注入層１
２１及びＡｓ’注入領域１２３を活性化、再分布せしめ
て、１１−型低濃度ソース領域２１Ｓ、ｎ−型低濃度ド
レイン領域２１Ｄ、ｎ”型高濃度ソース領域２３Ｓ、ｎ
”型高濃度ドレイン領域２３Ｄ及びｐ型パン−ｆスルー
防止層２０を形成する。なお各不純物イオン注入の活性
化は上記ＰＳＧ層間絶縁膜２５のリフローと別の熱処理
で行ってもよい。

ここで、ゲーＩ・電極１６の直下領域を除くｎ＋型型部
濃度ソース領域２３Ｓびｎ゛型高濃度ドレイン領域２３
Ｄ端部の底部近傍領域のみに基板より高濃度のｐ型バン
チスルー防止層２０を有する本発明に係るＭＯＳ　Ｆ　
ＥＴの素子構造が形成される。

第２図（ｆ）参照 次いで、通常の配線形成方法により、アルミニウム等か
らなり、コンタクトホール２６Ｓ及び２６Ｄを介し高濃
度ソース領域２３Ｓ及び高濃度ドレイン領域２３Ｄから
ＰＳＧ層間絶縁膜２５上に導出されたソース配線２７Ｓ
及びドレイン配線２７０等が形成され、以後図示しない
が被覆絶縁膜の形成等がなされて、本発明に係る構造を
有し、闇値変動及び駆動能力の低下等の素子性能の劣化
を伴わずにバンチスルーの防止されたショートチャネル
ＭＯ３ＦＥＴが完成する。

なお本発明の方法は、上記実施例に示した＋、ｎ。

構造のＭＯＳＦＥＴに限らず、ＤＤＤ構造や通常のシン
グルドレイン構造のＭＯＳ　Ｆ　ＥＴにも適用され、同
様の効果を生ずる。

〔発明の効果〕

以上説明したように本発明によれば、微細化されゲート
電極の厚みが薄く形成されるショートチャネルＭＯＳ　
Ｆ　ＥＴを製造する際にも、ゲート電極の直下を除くソ
ース・ドレイン領域の底部近傍領域のみにパンデスルー
防止用の高不純物濃度領域を形成することが可能になる
。

従って、ゲート電極による段差が縮小されて配】　５ 線の断線・ショートが防止され、且つ闇値電圧の」−昇
、駆動能力の低下等の性能劣化がなくバンチスルーによ
るソース−トレイン耐圧の劣化が防止されたショートチ
ャネルＭＯ３ＦＥＴの形成が可能になり、ＬＳＩ等の高
集積化、高速化に寄与するとごろが大きい。

【図面の簡単な説明】

第１図（ａ）〜（ｂ）は本発明の方法の原理説明図、第
２図（ａ）〜（［）は本発明の方法の一実施例の工程断
面図、 第３図は従来方法の理想的に行われた際の模式第４図は
従来方法の問題点を示す模式側断面図である。 ４はエツチング停止層、 ５はイオン遮蔽層、 ６は一導電型不純物イオン注入（１，１）、７はバンチ
スルー防止層、 １０７は一導電型不純物イオン注入層、Ｄ、は所定の深
さ、 を示ず。

Claims (2)

【特許請求の範囲】
1. （１）一導電型半導体基体上にゲート絶縁膜を形成する
   工程、 該ゲート絶縁膜上にゲート電極に用いられる導電体層を
   形成する工程、 該導電体層上にエッチング停止層を形成する工程、 該エッチング停止層上に、該エッチング停止層及びゲー
   ト絶縁膜に対してエッチングの選択性を有するイオン遮
   蔽層を形成する工程、 該イオン遮蔽層、エッチング停止層及び導電体層を一括
   してゲート電極形状にパターニングする工程、 該イオン遮蔽層をマスクにし該半導体基体の深部に一導
   電型不純物をイオン注入し、該半導体基体の深部に該半
   導体基体より高不純物濃度を有し且つゲート電極の端部
   に自己整合する一導電型パンチスルー防止層を形成する
   工程、 該イオン遮蔽層を選択的にエッチング除去する工程を含
   むことを特徴とする絶縁ゲート型電界効果トランジスタ
   の製造方法。
2. （２）前記導電体層がポリサイド層からなり、前記エッ
   チング停止層が二酸化シリコン層からなり、前記イオン
   遮蔽層がポリシリコン層からなることを特徴とする請求
   項（１）記載の絶縁ゲート型電界効果トランジスタの製
   造方法。