JPS6331944B2 - - Google Patents
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- JPS6331944B2 JPS6331944B2 JP55074823A JP7482380A JPS6331944B2 JP S6331944 B2 JPS6331944 B2 JP S6331944B2 JP 55074823 A JP55074823 A JP 55074823A JP 7482380 A JP7482380 A JP 7482380A JP S6331944 B2 JPS6331944 B2 JP S6331944B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
本発明は、高耐圧特性を具備するMOS型半導
体装置に関する。
体装置に関する。
MOS型半導体装置、特にMOS型集積回路の製
作にあたり、自己整合（セルフアライメント）方
式が広く採用されている。かかる自己整合方式の
下で形成されるMOS型半導体装置の高耐圧化を
はかるにあたり、ゲート酸化膜直下で、しかもド
レイン領域と隣接する部分に、ドレイン領域と同
一導電型の領域をドレイン領域よりも浅い関係を
成立させて作り込み、チヤンネル表面近傍に位置
するドレイン領域部における電界集中を避けるよ
うにした構造のMOS型半導体装置が既に提案さ
れている。
作にあたり、自己整合（セルフアライメント）方
式が広く採用されている。かかる自己整合方式の
下で形成されるMOS型半導体装置の高耐圧化を
はかるにあたり、ゲート酸化膜直下で、しかもド
レイン領域と隣接する部分に、ドレイン領域と同
一導電型の領域をドレイン領域よりも浅い関係を
成立させて作り込み、チヤンネル表面近傍に位置
するドレイン領域部における電界集中を避けるよ
うにした構造のMOS型半導体装置が既に提案さ
れている。
第１図は、上記の構造を具備するMOS型半導
体装置の製造工程を示す図である。
体装置の製造工程を示す図である。
先ず、第１図ａで示すように、シリコン基板１
の表面上を覆う比較的厚い二酸化シリコン膜２を
選択的に除去し、MOS型トランジスタを作り込
む部分のシリコン基板面を露呈させる。次いで、
露呈するシリコン基板面上に薄い二酸化シリコン
膜（ゲート酸化膜）３を形成し〔第１図ｂ〕、こ
ののち、化学的気相成長法等によつて多結晶シリ
コン膜４を形成する〔第１図ｃ〕。
の表面上を覆う比較的厚い二酸化シリコン膜２を
選択的に除去し、MOS型トランジスタを作り込
む部分のシリコン基板面を露呈させる。次いで、
露呈するシリコン基板面上に薄い二酸化シリコン
膜（ゲート酸化膜）３を形成し〔第１図ｂ〕、こ
ののち、化学的気相成長法等によつて多結晶シリ
コン膜４を形成する〔第１図ｃ〕。
以上の処理を経て必要とされる被膜が形成され
たシリコン基板にエツチング処理を施し、多結晶
シリコン膜の一部とその下の二酸化シリコン膜と
を除去して不純物拡散用の窓を形成したのち、シ
リコン基板１と逆導電型の不純物を拡散すること
によつて第１図ｄで示すようにドレイン領域５と
ソース領域６とを形成する。
たシリコン基板にエツチング処理を施し、多結晶
シリコン膜の一部とその下の二酸化シリコン膜と
を除去して不純物拡散用の窓を形成したのち、シ
リコン基板１と逆導電型の不純物を拡散すること
によつて第１図ｄで示すようにドレイン領域５と
ソース領域６とを形成する。
この拡散処理は、厚い酸化膜２と多結晶シリコ
ンゲート層４０ならびにゲート酸化膜３０で構成
されるゲート部がマスクとして用いられる所謂自
己整合拡散処理である。
ンゲート層４０ならびにゲート酸化膜３０で構成
されるゲート部がマスクとして用いられる所謂自
己整合拡散処理である。
次いで、第１図ｅで示すように、多結晶シリコ
ンゲート層４０のドレイン領域側に位置する部分
を除去したのち、ゲート酸化膜４０を通してドレ
イン領域５と同一の導電型を付与する不純物イオ
ンを打ち込み、さらに熱処理を施すことによつ
て、ドレイン領域５に隣接し、かつ、これよりも
浅い領域７を形成する。
ンゲート層４０のドレイン領域側に位置する部分
を除去したのち、ゲート酸化膜４０を通してドレ
イン領域５と同一の導電型を付与する不純物イオ
ンを打ち込み、さらに熱処理を施すことによつ
て、ドレイン領域５に隣接し、かつ、これよりも
浅い領域７を形成する。
以上のようにして形成したMOS型トランジス
タでは、領域７を作り込んだことによりドレイン
領域５のチヤンネル層表面附近の電界集中が緩和
され、耐圧の向上が図られる。
タでは、領域７を作り込んだことによりドレイン
領域５のチヤンネル層表面附近の電界集中が緩和
され、耐圧の向上が図られる。
ところで、MOS型集積回路では、作り込まれ
た回路要素を相互接続することが不可欠であり、
このため、相互配線層が厚い二酸化シリコン膜
（フイールド酸化膜）の上に形成される場合が
多々ある。
た回路要素を相互接続することが不可欠であり、
このため、相互配線層が厚い二酸化シリコン膜
（フイールド酸化膜）の上に形成される場合が
多々ある。
このような構造のMOS型集積回路では、第２
図で示すように二酸化シリコン膜２０の厚みを第
１図で示した構造のものよりも十分に厚くし、相
互配線層とシリコン基板との間の絶縁を確実なも
のとするとともに、この二酸化シリコン膜２０の
直下のシリコン基板表面層部分にこれと同一導電
型の高不純物濃度層８を形成して反転層が形成さ
れることを阻止するようにした構造上の配慮を払
うことが行われている。しかしながら、このよう
な構造とした場合にはドレイン領域５が高不純物
濃度層８と接し、ここに形成されるドレイン接合
部分９の耐圧が低くなり、ドレイン接合の耐圧が
このドレイン接合部分９の耐圧で決定されるとこ
ろとなる。すなわち、領域７を作り込むことによ
つてドレイン耐圧を高めるようにした構造上の配
慮を払つたにもかかわらず、高不純物濃度層８が
作り込まれたことにより耐圧の向上がはかれなく
なるのであつた。
図で示すように二酸化シリコン膜２０の厚みを第
１図で示した構造のものよりも十分に厚くし、相
互配線層とシリコン基板との間の絶縁を確実なも
のとするとともに、この二酸化シリコン膜２０の
直下のシリコン基板表面層部分にこれと同一導電
型の高不純物濃度層８を形成して反転層が形成さ
れることを阻止するようにした構造上の配慮を払
うことが行われている。しかしながら、このよう
な構造とした場合にはドレイン領域５が高不純物
濃度層８と接し、ここに形成されるドレイン接合
部分９の耐圧が低くなり、ドレイン接合の耐圧が
このドレイン接合部分９の耐圧で決定されるとこ
ろとなる。すなわち、領域７を作り込むことによ
つてドレイン耐圧を高めるようにした構造上の配
慮を払つたにもかかわらず、高不純物濃度層８が
作り込まれたことにより耐圧の向上がはかれなく
なるのであつた。
本発明は、かかる問題に鑑みてなされたもの
で、ドレイン領域と反転層防止用の高不純物濃度
層とを離間させるとともに、この間に存在するシ
リコン基板表面層部分に、ドレイン領域と同一導
電型を有するとともに、表面不純物濃度がドレイ
ン領域の表面不純物濃度よりも低く選定され、し
かも、深さがドレイン領域よりも浅く選定された
領域を作り込むとともに、この領域によつて隔て
られたドレイン領域と高不純物濃度層との距離
を、ドレイン領域を逆バイアスしたとき拡がる空
乏層の拡がり距離よりも大となるように設定した
ところに本発明の特徴が存在する。
で、ドレイン領域と反転層防止用の高不純物濃度
層とを離間させるとともに、この間に存在するシ
リコン基板表面層部分に、ドレイン領域と同一導
電型を有するとともに、表面不純物濃度がドレイ
ン領域の表面不純物濃度よりも低く選定され、し
かも、深さがドレイン領域よりも浅く選定された
領域を作り込むとともに、この領域によつて隔て
られたドレイン領域と高不純物濃度層との距離
を、ドレイン領域を逆バイアスしたとき拡がる空
乏層の拡がり距離よりも大となるように設定した
ところに本発明の特徴が存在する。
以下に図面を参照して本発明のMOS型半導体
装置について説明する。
装置について説明する。
第３図は、MOS型トランジスタの構造を示す
断面図であり、ａは電極形成前の状態を、ｂは電
極形成後の状態を示し、第２図と同一の部分には
同一の番号を付与している。
断面図であり、ａは電極形成前の状態を、ｂは電
極形成後の状態を示し、第２図と同一の部分には
同一の番号を付与している。
ところで、本発明のMOS型トランジスタでは、
ドレイン領域５ならびにソース領域６の形成にあ
たり、図示するようにこれらの領域が高不純物濃
度層８と接することのない関係を成立させて不純
物拡散用の窓を穿設し、この窓内に露呈するシリ
コン基板部分へ不純物を拡散してドレイン領域５
とソース領域６とを形成したのち、ゲート酸化膜
３０ならびにこれと同等の厚さの二酸化シリコン
膜３１を形成しこれらを通してシリコン基板１の
導電型とは逆の導電型を付与する不純物イオンの
打ち込みとこれに続く熱処理を施し、領域１０，
１１，１２を形成する。なお、これらの領域の表
面不純物濃度はドレイン領域５ならびにソース領
域６のそれよりも低く、また、深さは、ドレイン
領域５ならびにソース領域６よりも浅く選定され
ている。
ドレイン領域５ならびにソース領域６の形成にあ
たり、図示するようにこれらの領域が高不純物濃
度層８と接することのない関係を成立させて不純
物拡散用の窓を穿設し、この窓内に露呈するシリ
コン基板部分へ不純物を拡散してドレイン領域５
とソース領域６とを形成したのち、ゲート酸化膜
３０ならびにこれと同等の厚さの二酸化シリコン
膜３１を形成しこれらを通してシリコン基板１の
導電型とは逆の導電型を付与する不純物イオンの
打ち込みとこれに続く熱処理を施し、領域１０，
１１，１２を形成する。なお、これらの領域の表
面不純物濃度はドレイン領域５ならびにソース領
域６のそれよりも低く、また、深さは、ドレイン
領域５ならびにソース領域６よりも浅く選定され
ている。
第３図ｂは第３図ａの構造をもつMOS型トラ
ンジスタに対してアルミニウム電極を形成して完
成させたMOS型トランジスタの構造を示す図で
あり、１３はゲート電極金属、１４はドレイン電
極、１５はソース電極そして１６は二酸化シリコ
ン膜である。
ンジスタに対してアルミニウム電極を形成して完
成させたMOS型トランジスタの構造を示す図で
あり、１３はゲート電極金属、１４はドレイン電
極、１５はソース電極そして１６は二酸化シリコ
ン膜である。
以上説明した構造を具備する本発明のMOS型
トランジスタでは、ドレイン領域５と高不純物濃
度層８とは接しておらず、両者間にはドレイン領
域５と同一導電型でこれよりも表面不純物濃度の
低い領域１１が存在している。このため、ドレイ
ン耐圧は、領域１０とゲート酸化膜３０との界面
近傍ならびに高不純物濃度層８と領域１１との接
触面近傍の状態によつて決定される。
トランジスタでは、ドレイン領域５と高不純物濃
度層８とは接しておらず、両者間にはドレイン領
域５と同一導電型でこれよりも表面不純物濃度の
低い領域１１が存在している。このため、ドレイ
ン耐圧は、領域１０とゲート酸化膜３０との界面
近傍ならびに高不純物濃度層８と領域１１との接
触面近傍の状態によつて決定される。
ところで、領域１０と１１の表面不純物濃度と
深さは前述したように選定されている。したがつ
て、ドレイン耐圧の決定に関与する領域１０とゲ
ート酸化膜３０との界面近傍では電界集中が緩和
されるところとなり、第１図で示した構造と同等
の効果が奏される。また領域１１と高不純物濃度
層８との接触面側では、ドレイン領域５を逆バイ
アスしたときドレイン領域側から高不純物濃度層
側へ向つて拡がる空乏層が高不純物濃度層８へ達
することのないようドレイン領域５と高不純物濃
度層８とを離間させたことにより、領域１１と高
不純物濃度層８との接触面近傍の電界集中も緩和
される。
深さは前述したように選定されている。したがつ
て、ドレイン耐圧の決定に関与する領域１０とゲ
ート酸化膜３０との界面近傍では電界集中が緩和
されるところとなり、第１図で示した構造と同等
の効果が奏される。また領域１１と高不純物濃度
層８との接触面側では、ドレイン領域５を逆バイ
アスしたときドレイン領域側から高不純物濃度層
側へ向つて拡がる空乏層が高不純物濃度層８へ達
することのないようドレイン領域５と高不純物濃
度層８とを離間させたことにより、領域１１と高
不純物濃度層８との接触面近傍の電界集中も緩和
される。
以上説明したところから明らかなように、本発
明によればMOS型半導体装置の高耐圧化をはか
る効果が奏される。
明によればMOS型半導体装置の高耐圧化をはか
る効果が奏される。
第１図ａ〜ｅは従来の高耐圧MOS型半導体装
置の構造とこれを得るための製造工程を説明する
ための図、第２図は相互配線を考慮してフイール
ド酸化膜を厚くした構造を示す図、第３図ａ，ｂ
は本発明の一実施例にかかるMOS型トランジス
タの構造を示す図である。 １……シリコン基板、２０……二酸化シリコン
膜（フイールド酸化膜）、３０，３１……二酸化
シリコン膜（ゲート酸化膜）、４０……多結晶シ
リコンゲート層、５……ドレイン領域、６……ソ
ース領域、７，１０〜１２……ドレイン領域と同
一導電型の低表面濃度領域、８……反転層阻止用
の高不純物濃度層、９……PN接合、１３〜１５
……電極、１６……二酸化シリコン膜。
置の構造とこれを得るための製造工程を説明する
ための図、第２図は相互配線を考慮してフイール
ド酸化膜を厚くした構造を示す図、第３図ａ，ｂ
は本発明の一実施例にかかるMOS型トランジス
タの構造を示す図である。 １……シリコン基板、２０……二酸化シリコン
膜（フイールド酸化膜）、３０，３１……二酸化
シリコン膜（ゲート酸化膜）、４０……多結晶シ
リコンゲート層、５……ドレイン領域、６……ソ
ース領域、７，１０〜１２……ドレイン領域と同
一導電型の低表面濃度領域、８……反転層阻止用
の高不純物濃度層、９……PN接合、１３〜１５
……電極、１６……二酸化シリコン膜。
Claims (1)
- １ 導電型のシリコン基板と、同シリコン基板内
へ離間させて作り込んだシリコン基板とは逆導電
型のドレインおよびソース領域と、これらの間に
位置するシリコン基板部分上に形成したゲート部
と、同ゲート部ならびに前記ドレインおよびソー
ス領域の形成部を除くシリコン基板表面層に形成
した反転層阻止用の高不純物濃度層と、同高不純
物濃度層上を覆う厚い絶縁被膜とを具備するとと
もに、少くとも前記ドレイン領域の周辺で、前記
ゲート側に位置する部分と前記高不純物濃度層側
の部分との２部分に、前記ドレイン領域と同一導
電型でこれより低表面不純物濃度を有し、深さが
前記ドレイン領域よりも浅い領域が前記ドレイン
領域と連続して形成されるとともに、同領域の両
側に位置するドレイン領域と高不純物濃度層との
距離がドレイン領域の逆バイアス時に拡がる空乏
層の拡がり距離よりも大きく設定されていること
を特徴とする絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7482380A JPS571258A (en) | 1980-06-02 | 1980-06-02 | Insulated gate semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7482380A JPS571258A (en) | 1980-06-02 | 1980-06-02 | Insulated gate semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS571258A JPS571258A (en) | 1982-01-06 |
| JPS6331944B2 true JPS6331944B2 (ja) | 1988-06-27 |
Family
ID=13558411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7482380A Granted JPS571258A (en) | 1980-06-02 | 1980-06-02 | Insulated gate semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS571258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173655A (ja) * | 1987-01-13 | 1988-07-18 | Canon Inc | サ−マル記録装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5964032A (ja) * | 1982-09-08 | 1984-04-11 | クレア−・バ−ナデツト・モデル | 子宮内膜採取装置 |
| JPS59126674A (ja) * | 1983-01-10 | 1984-07-21 | Toshiba Corp | 情報記憶用半導体装置 |
| JPS6064473A (ja) * | 1983-09-20 | 1985-04-13 | Seiko Epson Corp | Ｍｏｓ型トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564280A (en) * | 1979-06-25 | 1981-01-17 | Toshiba Corp | Insulated gate type field effect transistor |
-
1980
- 1980-06-02 JP JP7482380A patent/JPS571258A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564280A (en) * | 1979-06-25 | 1981-01-17 | Toshiba Corp | Insulated gate type field effect transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173655A (ja) * | 1987-01-13 | 1988-07-18 | Canon Inc | サ−マル記録装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS571258A (en) | 1982-01-06 |
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