JPH0259623B2 - - Google Patents
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- JPH0259623B2 JPH0259623B2 JP57235163A JP23516382A JPH0259623B2 JP H0259623 B2 JPH0259623 B2 JP H0259623B2 JP 57235163 A JP57235163 A JP 57235163A JP 23516382 A JP23516382 A JP 23516382A JP H0259623 B2 JPH0259623 B2 JP H0259623B2
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- insulating material
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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Description
【発明の詳細な説明】
本発明の背景となる技術
本発明は、半導体装置の製造方法に関し、さら
に詳しくは、MESFETを製造する方法に関する。
に詳しくは、MESFETを製造する方法に関する。
集積回路の設計の歴史は、回路密度の増加をめ
ざす傾向によつて特徴づけられてきた。様々な技
術が開発されこの傾向を激化してきた。例えば、
長い間、TTL（トランジスタ−トランジスタ論
理）はデジタル装置における標準的論理であつた
が、速度と消費電力の積及び集積密度においても
優れており、装置の製造が容易である為、あらゆ
る分野でＮ−チヤンネルMOS論理にとつて代わ
られるようになつてきた。MESFETは、Ｎ−
MOS技術の持ついくつかの欠点を除き、多数の
長所がつけ加えられた装置である。その応用は主
としてメモリやマイクロプロセツサのように、か
つてはTTLのトランジスタであつたデジタル論
理に対するものである。
ざす傾向によつて特徴づけられてきた。様々な技
術が開発されこの傾向を激化してきた。例えば、
長い間、TTL（トランジスタ−トランジスタ論
理）はデジタル装置における標準的論理であつた
が、速度と消費電力の積及び集積密度においても
優れており、装置の製造が容易である為、あらゆ
る分野でＮ−チヤンネルMOS論理にとつて代わ
られるようになつてきた。MESFETは、Ｎ−
MOS技術の持ついくつかの欠点を除き、多数の
長所がつけ加えられた装置である。その応用は主
としてメモリやマイクロプロセツサのように、か
つてはTTLのトランジスタであつたデジタル論
理に対するものである。
Ｎ−チヤンネルMOSの持つ問題点の１つとし
ては、装置のサイズを小さくする時、これに従つ
てゲート酸化物層の厚みも薄くしなくてはならな
い事である。薄くすることによつて「ピンホー
ル」欠陥を作らずに薄いシリコン酸化層を形成す
ることが非常に困難である為問題が起こる。ゲー
ト酸化物層に「ピンホール」があるとゲートとチ
ヤンネルの間に短絡を発生させ故に装置の欠陥に
もつなががる。典型的なＮ−チヤンネルMOSメ
モリ又はマイクロプロセツサ上には何千というゲ
ート酸化物領域が存在しうる為、この問題は非常
に重大である。
ては、装置のサイズを小さくする時、これに従つ
てゲート酸化物層の厚みも薄くしなくてはならな
い事である。薄くすることによつて「ピンホー
ル」欠陥を作らずに薄いシリコン酸化層を形成す
ることが非常に困難である為問題が起こる。ゲー
ト酸化物層に「ピンホール」があるとゲートとチ
ヤンネルの間に短絡を発生させ故に装置の欠陥に
もつなががる。典型的なＮ−チヤンネルMOSメ
モリ又はマイクロプロセツサ上には何千というゲ
ート酸化物領域が存在しうる為、この問題は非常
に重大である。
米国特許第4202033号において、ダーレイその
他はＮ−チヤンネルMOS集積回路に関する多数
の問題を解決したMESFET装置を開示している。
しかしながらパツキング密度を上げようとする傾
向が続くにつれて、前述の特許に開示された装置
は将来的な設計上のニーズとはあわなくなるであ
ろう。チツプサイズに制限を加えているアライメ
ント精度の許容範囲は装置の設計の実現を可能な
らしめるものでなくてはならないが、ソースから
ドレインに対する直列抵抗が増加することによつ
て反対に装置の性能にも影響を及ぼしてしまう。
他はＮ−チヤンネルMOS集積回路に関する多数
の問題を解決したMESFET装置を開示している。
しかしながらパツキング密度を上げようとする傾
向が続くにつれて、前述の特許に開示された装置
は将来的な設計上のニーズとはあわなくなるであ
ろう。チツプサイズに制限を加えているアライメ
ント精度の許容範囲は装置の設計の実現を可能な
らしめるものでなくてはならないが、ソースから
ドレインに対する直列抵抗が増加することによつ
て反対に装置の性能にも影響を及ぼしてしまう。
本発明の主たる目的は、高集積デジタル論理回
路の設計に関し有効なMESFETを製造する改良
された方法を提供することである。本発明の第２
の目的はソースからドレインに対する直列抵抗が
低く、更に小型化されたMESFET装置を提供す
ることである。
路の設計に関し有効なMESFETを製造する改良
された方法を提供することである。本発明の第２
の目的はソースからドレインに対する直列抵抗が
低く、更に小型化されたMESFET装置を提供す
ることである。
本発明の概要
本発明に従うと、自己整合ゲートを有する
MESFET装置を製造する方法が提供される。こ
の方法は個々には半導体装置の製造としては公知
である一連の工程段階を組合わせて、直列するチ
ヤンネル抵抗を低減させて改良された装置を作り
出すものである。この方法で作られた装置は非常
に小型でもある。故に各々の装置の完全な絶縁を
確実にする為に適当なフイールド領域を確保して
もなお、パツキング密度を上げることが可能とな
る。
MESFET装置を製造する方法が提供される。こ
の方法は個々には半導体装置の製造としては公知
である一連の工程段階を組合わせて、直列するチ
ヤンネル抵抗を低減させて改良された装置を作り
出すものである。この方法で作られた装置は非常
に小型でもある。故に各々の装置の完全な絶縁を
確実にする為に適当なフイールド領域を確保して
もなお、パツキング密度を上げることが可能とな
る。
この方法の主旨は、Ｐ型半導体基板上にＮ型層
を形成することから出発する。次に、絶縁層がデ
ポジツトされ更に垂直方向のエツチが行われゲー
ト領域が規定される。ゲート領域の上をおおうダ
イエレクトリツクの垂直な壁は非常に重要な意味
を持つ。垂直方向のエツチを行つた後で第２の絶
縁層がデポジツトされる。この層の厚みが後で説
明するゲートからソース／ドレインへの間隔を決
定することになる。再度垂直に蝕刻されるエツチ
が行われて第２の絶縁層がとり除かれ第１の絶縁
体もエツチされシリコン基板の表面まで至る。シ
リコンの表面上に残つた構造は第２の絶縁材料の
壁に囲まれた第１の絶縁層だけとなる。第２の絶
縁材料に対する垂直方向のエツチを行う前の第１
絶縁材料の垂直にのびる側面に付近における第２
の絶縁材料の実効的厚みの為、第２の絶縁材料の
壁が残る。壁は第２の絶縁層の厚みと同じ高さを
持つ。ここで第１の絶縁層はとり除かれる。残つ
ている壁は、第２の絶縁層の残部であつてそれが
デポジツトされた時の絶縁層の厚みと同じ幅を持
つている。この時点でソース及びドレイン領域が
形成される。シリコンとケイ化合物を作る金属層
がデポジツトされ、この構造に焼成処理が行われ
て低抵抗のケイ化物が作り出される。反応を起こ
さなかつた金属層はとり除かれ相互接続を形成し
装置が完成する。
を形成することから出発する。次に、絶縁層がデ
ポジツトされ更に垂直方向のエツチが行われゲー
ト領域が規定される。ゲート領域の上をおおうダ
イエレクトリツクの垂直な壁は非常に重要な意味
を持つ。垂直方向のエツチを行つた後で第２の絶
縁層がデポジツトされる。この層の厚みが後で説
明するゲートからソース／ドレインへの間隔を決
定することになる。再度垂直に蝕刻されるエツチ
が行われて第２の絶縁層がとり除かれ第１の絶縁
体もエツチされシリコン基板の表面まで至る。シ
リコンの表面上に残つた構造は第２の絶縁材料の
壁に囲まれた第１の絶縁層だけとなる。第２の絶
縁材料に対する垂直方向のエツチを行う前の第１
絶縁材料の垂直にのびる側面に付近における第２
の絶縁材料の実効的厚みの為、第２の絶縁材料の
壁が残る。壁は第２の絶縁層の厚みと同じ高さを
持つ。ここで第１の絶縁層はとり除かれる。残つ
ている壁は、第２の絶縁層の残部であつてそれが
デポジツトされた時の絶縁層の厚みと同じ幅を持
つている。この時点でソース及びドレイン領域が
形成される。シリコンとケイ化合物を作る金属層
がデポジツトされ、この構造に焼成処理が行われ
て低抵抗のケイ化物が作り出される。反応を起こ
さなかつた金属層はとり除かれ相互接続を形成し
装置が完成する。
実施例の詳細な説明
以下添付図面を参照して実施例を用いて本発明
を詳細に説明する。
を詳細に説明する。
第１ａ図を参照すると例えば低濃度Ｐ型シリコ
ンのような半導体材料の基板１０が図示されてい
る。次に基板には、例えばヒ素のようなドープ材
が1000Åから2500Åの深さまで注入される。でき
あがつたＮ型層１１は後でここに形成される
MESFETのチヤンネルを形成する。次に例えば
窒化シリコン（Si3N4）１２のような絶縁層がデ
ポジツトされる。ゲートを作りたい位置をマスク
でおおつて構造に垂直方向のエツチを行う。これ
によつてゲート領域の上にSi3N4領域１２が形成
され、構造はここでは第１ａ図で示す通りにな
る。次に、酸化シリコンのような第２の絶縁層１
３が表面全体をおおつてデポジツトされる。第１
ｂ図で示す様に酸化物層１３の厚みが最終的にゲ
ートとソース及びゲートとドレインの間隔を決定
する。構造はここでもう１度垂直方向のエツチが
行われる。構造はこの時点で第１ｃ図に示す通り
となり、Si3N4領域１２は酸化シリコンの壁１４
を有している。次の工程はSi3N4１２の除去であ
る。とり除いた後でソース及びドレインの注入が
行われ、構造は第１ｄ図で示す様になる。Ｎ型高
不純物濃度のソース及びドレイン領域１５が適切
な位置に形成され酸化物の壁１４によつてゲート
領域は規定されソース／ドレイン領域と整合され
る。次の工程は構造の上をおおつて、プラチナ層
をデポジツトし焼成処理を行う事である。プラチ
ナは好ましい金属であるが、ケイ化合物及びシヨ
ツトキーバリアを形成する金属であれば何でも使
用できる。焼成工程の後でプラチナはシリコン基
板と反応しプラチナケイ化合物を形成する。プラ
チナがおおつている所の酸化シリコンは、反応が
起こらず例えば王水などを使用してプラチナは化
学的にとり除かれる。プラチナケイ化合物１６
は、ソースとドレイン領域１５に対しオーミツク
コンタクトを形成し、MESFETに対するシヨツ
トキーゲートを形成する。（第１ｅ図）相互接続
の為の金属層が加えられて装置が完成する。
ンのような半導体材料の基板１０が図示されてい
る。次に基板には、例えばヒ素のようなドープ材
が1000Åから2500Åの深さまで注入される。でき
あがつたＮ型層１１は後でここに形成される
MESFETのチヤンネルを形成する。次に例えば
窒化シリコン（Si3N4）１２のような絶縁層がデ
ポジツトされる。ゲートを作りたい位置をマスク
でおおつて構造に垂直方向のエツチを行う。これ
によつてゲート領域の上にSi3N4領域１２が形成
され、構造はここでは第１ａ図で示す通りにな
る。次に、酸化シリコンのような第２の絶縁層１
３が表面全体をおおつてデポジツトされる。第１
ｂ図で示す様に酸化物層１３の厚みが最終的にゲ
ートとソース及びゲートとドレインの間隔を決定
する。構造はここでもう１度垂直方向のエツチが
行われる。構造はこの時点で第１ｃ図に示す通り
となり、Si3N4領域１２は酸化シリコンの壁１４
を有している。次の工程はSi3N4１２の除去であ
る。とり除いた後でソース及びドレインの注入が
行われ、構造は第１ｄ図で示す様になる。Ｎ型高
不純物濃度のソース及びドレイン領域１５が適切
な位置に形成され酸化物の壁１４によつてゲート
領域は規定されソース／ドレイン領域と整合され
る。次の工程は構造の上をおおつて、プラチナ層
をデポジツトし焼成処理を行う事である。プラチ
ナは好ましい金属であるが、ケイ化合物及びシヨ
ツトキーバリアを形成する金属であれば何でも使
用できる。焼成工程の後でプラチナはシリコン基
板と反応しプラチナケイ化合物を形成する。プラ
チナがおおつている所の酸化シリコンは、反応が
起こらず例えば王水などを使用してプラチナは化
学的にとり除かれる。プラチナケイ化合物１６
は、ソースとドレイン領域１５に対しオーミツク
コンタクトを形成し、MESFETに対するシヨツ
トキーゲートを形成する。（第１ｅ図）相互接続
の為の金属層が加えられて装置が完成する。
第２の選択しうる好ましい実施例における自己
整合ゲートMESFETが第２ａ図から第２ｆ図の
一連の工程図に示されている。まず第２の図をみ
ると、例えばシリコンのような低不純物濃度Ｐ型
半導体の基板２０が図示されている。この基板に
は、100から600Åの厚みの酸化シリコン層２１が
成長させられる。次に1000から5000Åの厚みのポ
リシリコン層２２がデポジツトされる。窒化シリ
コンのような第２の絶縁層２３が200から1500Å
の厚みでデポジツトされる。でき上つた構造はさ
らにゲートパターンでマスクされ垂直方向の（又
は異方性の）エツチ処理にかけられる。処理後の
構造はここでは第２ｂ図に示される通りである。
次の工程は低温スチーム酸化工程である。ポリシ
リコン層は好ましくは、高レベルにドープされた
ものであるので、（950℃以下の）低温酸化処理に
おける酸化レートは低レベルにドープされた単結
晶シリコンの酸化レートよりも高いものとなる。
この場合シリコン基板上に成長させられた500Å
の酸化層に対しポリシリコン上の側壁酸化物は、
1000から2000Åとなる。いかなる場合において
も、基板をおおつて成長させた酸化物層２４は、
ポリシリコン層２２にの下の酸化物層２１とほぼ
同じ厚さでなくてはならない。高レベルにドープ
されたポリシリコン層の酸化レートの方がより高
い事によつて、垂直な側面に形成される酸化物層
は基板上の酸化物層と比較すると極めて厚くな
る。酸化工程の後、酸化物層を通して注入が行わ
れ基板内にN+ソース及びドレイン領域２５を形
成する。この時点の構造は、第２ｃ図によつて概
略が示される。
整合ゲートMESFETが第２ａ図から第２ｆ図の
一連の工程図に示されている。まず第２の図をみ
ると、例えばシリコンのような低不純物濃度Ｐ型
半導体の基板２０が図示されている。この基板に
は、100から600Åの厚みの酸化シリコン層２１が
成長させられる。次に1000から5000Åの厚みのポ
リシリコン層２２がデポジツトされる。窒化シリ
コンのような第２の絶縁層２３が200から1500Å
の厚みでデポジツトされる。でき上つた構造はさ
らにゲートパターンでマスクされ垂直方向の（又
は異方性の）エツチ処理にかけられる。処理後の
構造はここでは第２ｂ図に示される通りである。
次の工程は低温スチーム酸化工程である。ポリシ
リコン層は好ましくは、高レベルにドープされた
ものであるので、（950℃以下の）低温酸化処理に
おける酸化レートは低レベルにドープされた単結
晶シリコンの酸化レートよりも高いものとなる。
この場合シリコン基板上に成長させられた500Å
の酸化層に対しポリシリコン上の側壁酸化物は、
1000から2000Åとなる。いかなる場合において
も、基板をおおつて成長させた酸化物層２４は、
ポリシリコン層２２にの下の酸化物層２１とほぼ
同じ厚さでなくてはならない。高レベルにドープ
されたポリシリコン層の酸化レートの方がより高
い事によつて、垂直な側面に形成される酸化物層
は基板上の酸化物層と比較すると極めて厚くな
る。酸化工程の後、酸化物層を通して注入が行わ
れ基板内にN+ソース及びドレイン領域２５を形
成する。この時点の構造は、第２ｃ図によつて概
略が示される。
ここで窒化シリコン２３は、例えば熱リン酸を
用いて選択的にエツチされる。次にポリシリコン
が行えばCCl4、HCl、N2のプラズマ又はエチレ
ンジアミンを用いて選択的にエツチされ除かれ
る。その為構造は第２ｄ図に示すものと同様にな
る。次の段階は２つの方法のうちいずれか１つに
よつて実行される。第１の方法では、高濃度の不
純物のイオン注入を行い平な表面２４上の酸化物
層に損傷を与える。このことによつて、直立する
壁２６の酸化物全てに損傷を与えることはなく上
の方の部分のみ損傷される。次に損傷を受けた酸
化物層に対し優先的に反応するエツチ材料が使用
される。第２の方法では、シリコン上の酸化物層
に対し高い選択性を持つプラズマ異方性エツチ工
程を使用することができる。この工程による垂直
方向のエツチレートは、水平方向のエツチレート
よりかなり高い。これらの工程のいずれかを使用
し更にＮ型の不純物を注入することによつて装置
の為のチヤンネル２８が形成される。この構造は
第２ｅ図に示す通りになる。ここでゲートとソー
ス又はドレインとの間の間隔が非常に狭いことに
注意しなくてはならない。次の工程は、構造の表
面上にプラチナ層２９をデポジツトし、300゜から
700℃で加熱処理を行い、プラチナ又はその他の
金属がシリコン基板と接触する箇所にプラチナケ
イ化合物を形成する工程である。プラチナとシリ
コンの間の固体反応がプラチナケイ化合物を作り
だす。プラチナが酸化物と接触する箇所では反応
が起こらず例えば王水などのエツチ材によつてプ
ラチナはとり除かれる。本質的部分が完成した構
造は第２ｆ図に示される通りである。相互接続が
加えられて、装置は完成する。
用いて選択的にエツチされる。次にポリシリコン
が行えばCCl4、HCl、N2のプラズマ又はエチレ
ンジアミンを用いて選択的にエツチされ除かれ
る。その為構造は第２ｄ図に示すものと同様にな
る。次の段階は２つの方法のうちいずれか１つに
よつて実行される。第１の方法では、高濃度の不
純物のイオン注入を行い平な表面２４上の酸化物
層に損傷を与える。このことによつて、直立する
壁２６の酸化物全てに損傷を与えることはなく上
の方の部分のみ損傷される。次に損傷を受けた酸
化物層に対し優先的に反応するエツチ材料が使用
される。第２の方法では、シリコン上の酸化物層
に対し高い選択性を持つプラズマ異方性エツチ工
程を使用することができる。この工程による垂直
方向のエツチレートは、水平方向のエツチレート
よりかなり高い。これらの工程のいずれかを使用
し更にＮ型の不純物を注入することによつて装置
の為のチヤンネル２８が形成される。この構造は
第２ｅ図に示す通りになる。ここでゲートとソー
ス又はドレインとの間の間隔が非常に狭いことに
注意しなくてはならない。次の工程は、構造の表
面上にプラチナ層２９をデポジツトし、300゜から
700℃で加熱処理を行い、プラチナ又はその他の
金属がシリコン基板と接触する箇所にプラチナケ
イ化合物を形成する工程である。プラチナとシリ
コンの間の固体反応がプラチナケイ化合物を作り
だす。プラチナが酸化物と接触する箇所では反応
が起こらず例えば王水などのエツチ材によつてプ
ラチナはとり除かれる。本質的部分が完成した構
造は第２ｆ図に示される通りである。相互接続が
加えられて、装置は完成する。
このようなMESFET装置の製造方法の利点は
多数存在する。最も重大な利点は、（ソース及び
ドレインと）ゲートが完全に自己整合すること、
ゲート及びソース／ドレイン間の直列抵抗が低い
こと及び適当なフイールド領域を確保しながら構
造を小型化できることである。また、この装置
は、ソースとドレイン間のシート抵抗値が低いの
でこれによつてソース又はドレインを相互接続と
して使うことができるようになりソースとドレイ
ンにおけるオーミツクコンタクトの抵抗を低くす
ることができソースとドレインの為の電極領域を
最大にとることができる。更に、選択的にポリシ
リコンを採用するとMOSFETの作りたい所にポ
リシリコンエツチからゲート領域を守るマスクを
単につけるだけで同一チツプ上にMOSFET及び
MESFETの両方を同時に製造することができる。
このような方法は、ゲート、ソース、ドレイン、
金属化層及び電極に対する自己整合技術の主旨に
基づくものであるのでサブミクロン単位の配置区
分に関し特に好ましい理想的技術に接近するもの
であると確信する。
多数存在する。最も重大な利点は、（ソース及び
ドレインと）ゲートが完全に自己整合すること、
ゲート及びソース／ドレイン間の直列抵抗が低い
こと及び適当なフイールド領域を確保しながら構
造を小型化できることである。また、この装置
は、ソースとドレイン間のシート抵抗値が低いの
でこれによつてソース又はドレインを相互接続と
して使うことができるようになりソースとドレイ
ンにおけるオーミツクコンタクトの抵抗を低くす
ることができソースとドレインの為の電極領域を
最大にとることができる。更に、選択的にポリシ
リコンを採用するとMOSFETの作りたい所にポ
リシリコンエツチからゲート領域を守るマスクを
単につけるだけで同一チツプ上にMOSFET及び
MESFETの両方を同時に製造することができる。
このような方法は、ゲート、ソース、ドレイン、
金属化層及び電極に対する自己整合技術の主旨に
基づくものであるのでサブミクロン単位の配置区
分に関し特に好ましい理想的技術に接近するもの
であると確信する。
以上のようにしてソース／ドレインの直列抵抗
が低くさらに小型化したMESFET装置を製造す
ることができた。このような改良された製造工程
に従うことによつてLSIの製造という極めて現在
的なニーズと合致した半導体装置を製造すること
ができ、自己整合技術を利用することによつて工
程も簡単であることから将来の応用性が大いに期
待される製造方法を提供することができたと確信
する。
が低くさらに小型化したMESFET装置を製造す
ることができた。このような改良された製造工程
に従うことによつてLSIの製造という極めて現在
的なニーズと合致した半導体装置を製造すること
ができ、自己整合技術を利用することによつて工
程も簡単であることから将来の応用性が大いに期
待される製造方法を提供することができたと確信
する。
第１ａ図から第１ｅ図は本発明の好ましい製造
方法によつてMESFETを製造する工程における
各構造を示す一連の断面図である。第２ａ図から
第２ｆ図は、本発明の第２の選択としての好まし
い製造方法によつてMESFETを製造する工程に
おける各構造を示す一連の断面図である。
方法によつてMESFETを製造する工程における
各構造を示す一連の断面図である。第２ａ図から
第２ｆ図は、本発明の第２の選択としての好まし
い製造方法によつてMESFETを製造する工程に
おける各構造を示す一連の断面図である。
Claims (1)
- 【特許請求の範囲】 １ シリコン基板上に第１の導電型領域を形成
し； 上記第１の導電型領域の上に第１の絶縁材料を
デポジツトし上記MESFET装置のゲート領域を
規定し上記絶縁材料を処理しほぼ垂直な壁を形成
し； 上記基板上及び上記第１の絶縁材料上に第２の
絶縁材料層をデポジツトし； 異方性エツチを行い上記第１の絶縁材料領域の
上記垂直な壁に隣接するフイラメント部分を残し
て上記第２の絶縁材料をとり除き； 第２の導電型の不純物を導入し高レベルにドー
プされたソース及びドレイン領域を作り； 全体をおおう金属層をデポジツトし； 構造を加熱処理し、上記基板と接触する上記金
属を金属ケイ化物に変換させゲートソース及びド
レイン電極を形成し； 上記基板と接触せず、ケイ化物に変換されなか
つた上記金属をとり除く工程を有するソース／ド
レイン領域と関連してゲートが自己整合される
MESFET装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/334,405 US4455738A (en) | 1981-12-24 | 1981-12-24 | Self-aligned gate method for making MESFET semiconductor |
| US334405 | 1989-04-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58116777A JPS58116777A (ja) | 1983-07-12 |
| JPH0259623B2 true JPH0259623B2 (ja) | 1990-12-13 |
Family
ID=23307040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57235163A Granted JPS58116777A (ja) | 1981-12-24 | 1982-12-23 | Ｍｅｓｆｅｔ半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4455738A (ja) |
| JP (1) | JPS58116777A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046074A (ja) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS60182171A (ja) * | 1984-02-29 | 1985-09-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4561907A (en) * | 1984-07-12 | 1985-12-31 | Bruha Raicu | Process for forming low sheet resistance polysilicon having anisotropic etch characteristics |
| US4855246A (en) * | 1984-08-27 | 1989-08-08 | International Business Machines Corporation | Fabrication of a gaas short channel lightly doped drain mesfet |
| JPS6182482A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | ＧａＡｓ電界効果トランジスタの製造方法 |
| US4751554A (en) * | 1985-09-27 | 1988-06-14 | Rca Corporation | Silicon-on-sapphire integrated circuit and method of making the same |
| US4758529A (en) * | 1985-10-31 | 1988-07-19 | Rca Corporation | Method of forming an improved gate dielectric for a MOSFET on an insulating substrate |
| JPS62199068A (ja) * | 1986-02-27 | 1987-09-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2537936B2 (ja) * | 1986-04-23 | 1996-09-25 | エイ・ティ・アンド・ティ・コーポレーション | 半導体デバイスの製作プロセス |
| US4735917A (en) * | 1986-04-28 | 1988-04-05 | General Electric Company | Silicon-on-sapphire integrated circuits |
| US4722912A (en) * | 1986-04-28 | 1988-02-02 | Rca Corporation | Method of forming a semiconductor structure |
| US4755481A (en) * | 1986-05-15 | 1988-07-05 | General Electric Company | Method of making a silicon-on-insulator transistor |
| GB2202370B (en) * | 1987-02-27 | 1990-02-21 | British Telecomm | Self-aligned bipolar fabrication process |
| JPH0787195B2 (ja) * | 1987-10-22 | 1995-09-20 | 三菱電機株式会社 | ショットキゲート電界効果トランジスタの製造方法 |
| US4804438A (en) * | 1988-02-08 | 1989-02-14 | Eastman Kodak Company | Method of providing a pattern of conductive platinum silicide |
| US4927774A (en) * | 1988-06-10 | 1990-05-22 | British Telecommunications Plc | Self aligned bipolar fabrication process |
| US5024971A (en) * | 1990-08-20 | 1991-06-18 | Motorola, Inc. | Method for patterning submicron openings using an image reversal layer of material |
| US5110760A (en) * | 1990-09-28 | 1992-05-05 | The United States Of America As Represented By The Secretary Of The Navy | Method of nanometer lithography |
| US5420067A (en) * | 1990-09-28 | 1995-05-30 | The United States Of America As Represented By The Secretary Of The Navy | Method of fabricatring sub-half-micron trenches and holes |
| US5147812A (en) * | 1992-04-01 | 1992-09-15 | Motorola, Inc. | Fabrication method for a sub-micron geometry semiconductor device |
| US6051486A (en) * | 1997-12-18 | 2000-04-18 | Advanced Miero Devices | Method and structure for replaceable gate electrode in insulated gate field effect transistors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4209349A (en) * | 1978-11-03 | 1980-06-24 | International Business Machines Corporation | Method for forming a narrow dimensioned mask opening on a silicon body utilizing reactive ion etching |
| US4393578A (en) * | 1980-01-02 | 1983-07-19 | General Electric Company | Method of making silicon-on-sapphire FET |
| US4375643A (en) * | 1980-02-14 | 1983-03-01 | Xerox Corporation | Application of grown oxide bumper insulators to a high-speed VLSI SASMESFET |
| US4359816A (en) * | 1980-07-08 | 1982-11-23 | International Business Machines Corporation | Self-aligned metal process for field effect transistor integrated circuits |
-
1981
- 1981-12-24 US US06/334,405 patent/US4455738A/en not_active Expired - Lifetime
-
1982
- 1982-12-23 JP JP57235163A patent/JPS58116777A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4455738A (en) | 1984-06-26 |
| JPS58116777A (ja) | 1983-07-12 |
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