JPH0682758B2 - 半導体集積回路の形成方法 - Google Patents
半導体集積回路の形成方法Info
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- JPH0682758B2 JPH0682758B2 JP60129711A JP12971185A JPH0682758B2 JP H0682758 B2 JPH0682758 B2 JP H0682758B2 JP 60129711 A JP60129711 A JP 60129711A JP 12971185 A JP12971185 A JP 12971185A JP H0682758 B2 JPH0682758 B2 JP H0682758B2
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は半導体集積回路、特にケイ化物による相互接続
導体を形成する方法に関する。
導体を形成する方法に関する。
第1A図〜第1C図は従来の半導体集積回路、特にMOSFETの
断面図であり、特に接点および内部相互接続導体の製造
工程を示したものである。従来技術によれば、まず最初
にMOSFETのような素子が形成される。そして、リン・ケ
イ酸塩のようなパシベーション層が、MOSFETの上に均一
に形成される。そして次に接点用孔が画定され、その部
分のパシベーション層がエッチング除去される。最後
に、代表的にはアルミニウム合金の金属層が蒸着、パタ
ーン化され、完成された集積回路に対する接点と相互接
続体とを形成する。 この従来技術は一般的には適切なものではあるが、素子
の寸法が小型化するにつれて適合しなくなってきてい
る。一つの問題として、この方法はリソグラフイの不整
合の問題や、接点のエッチング期間中のアンダーエッチ
の問題がある。このために、MOSFETのような素子におい
ては、MOSFETのソース、ドレイ領域への接点孔は、ポリ
シリコンゲートの端部から、またフィールド酸化層の端
部からある距離だけ付加的に離して形成されねばならな
い。この付加的スペースの要求により、集積回路におけ
る領域が無駄に使われ、また接合容量が増加する。さら
に、接点孔と活性素子の端部との間のスペースが大きく
なると、抵抗が増大し、したがって、素子の性能が大き
く低下する。従来、これらの問題点を解消するために、
いくつかの方法が行なわれた。MOSFETにおける一つの方
法は、接合領域を小さくするために、ソースおよびドレ
インと接触するポリシリコン層を使用することである。
この方法は第２図に示されている。第２図は従来の半導
体集積回路、特にMOSFETの断面図である。ポリシリコン
層と金属層との接点はフィールド酸化物上に形成され
る。この方法の主たる欠点は、ポリシリコン層をエッチ
ングする期間中にシリコン基板もエッチングされてしま
うことである。よって、実効接合深さに影響が生じ、ま
た基板が損傷する。他の欠点は、ソースまたはドレイン
領域と金属との間にあるポリシリコンに関連する抵抗の
問題である。この抵抗を小さくするために、ポリシリコ
ンが画定された後に、例えば、チタニウムの耐火金属層
が均一に形成される。そして耐火金属層は熱処理され、
ソース、ドレイン、ゲートおよびポリシリコン上に低抵
抗のケイ化物層が形成される。そして反応させなかった
耐火金属が選択的に除去され、第３図に示した構造が得
られる。第３図は従来の半導体集積回路、特にMOSFETの
断面図であり、第２図の集積回路を改良したものであ
る。
断面図であり、特に接点および内部相互接続導体の製造
工程を示したものである。従来技術によれば、まず最初
にMOSFETのような素子が形成される。そして、リン・ケ
イ酸塩のようなパシベーション層が、MOSFETの上に均一
に形成される。そして次に接点用孔が画定され、その部
分のパシベーション層がエッチング除去される。最後
に、代表的にはアルミニウム合金の金属層が蒸着、パタ
ーン化され、完成された集積回路に対する接点と相互接
続体とを形成する。 この従来技術は一般的には適切なものではあるが、素子
の寸法が小型化するにつれて適合しなくなってきてい
る。一つの問題として、この方法はリソグラフイの不整
合の問題や、接点のエッチング期間中のアンダーエッチ
の問題がある。このために、MOSFETのような素子におい
ては、MOSFETのソース、ドレイ領域への接点孔は、ポリ
シリコンゲートの端部から、またフィールド酸化層の端
部からある距離だけ付加的に離して形成されねばならな
い。この付加的スペースの要求により、集積回路におけ
る領域が無駄に使われ、また接合容量が増加する。さら
に、接点孔と活性素子の端部との間のスペースが大きく
なると、抵抗が増大し、したがって、素子の性能が大き
く低下する。従来、これらの問題点を解消するために、
いくつかの方法が行なわれた。MOSFETにおける一つの方
法は、接合領域を小さくするために、ソースおよびドレ
インと接触するポリシリコン層を使用することである。
この方法は第２図に示されている。第２図は従来の半導
体集積回路、特にMOSFETの断面図である。ポリシリコン
層と金属層との接点はフィールド酸化物上に形成され
る。この方法の主たる欠点は、ポリシリコン層をエッチ
ングする期間中にシリコン基板もエッチングされてしま
うことである。よって、実効接合深さに影響が生じ、ま
た基板が損傷する。他の欠点は、ソースまたはドレイン
領域と金属との間にあるポリシリコンに関連する抵抗の
問題である。この抵抗を小さくするために、ポリシリコ
ンが画定された後に、例えば、チタニウムの耐火金属層
が均一に形成される。そして耐火金属層は熱処理され、
ソース、ドレイン、ゲートおよびポリシリコン上に低抵
抗のケイ化物層が形成される。そして反応させなかった
耐火金属が選択的に除去され、第３図に示した構造が得
られる。第３図は従来の半導体集積回路、特にMOSFETの
断面図であり、第２図の集積回路を改良したものであ
る。
本発明は従来技術の利点をそのまま有し、低抵抗相互接
続体および接点を有し、且つ従来素子よりも構造を簡単
にせんとするものである。さらにMOSFETの場合、ソース
およびドレイン領域の面積を小さくし、また金属層への
接点を素子間で共用するものである。その結果、より集
積度の高い半導体集積回路を形成せんとするものであ
る。
続体および接点を有し、且つ従来素子よりも構造を簡単
にせんとするものである。さらにMOSFETの場合、ソース
およびドレイン領域の面積を小さくし、また金属層への
接点を素子間で共用するものである。その結果、より集
積度の高い半導体集積回路を形成せんとするものであ
る。
本発明の一実施例において、MOSFETが形成された後、該
MOSFET上に酸化物側壁スペーサが形成される。そして耐
火金属層上にアモルファス・シリコン層が形成された混
合層が、MOSFET上に均一に形成される。次に耐火金属層
をエッチ・ストップとして使用してアモルファス・シリ
コン層がエッチングされる。これにより下部にあるシリ
コン基板がエッチングされるのが防止される。パターン
化されたアモルファス・シリコン層は、ソース、ドレイ
ンおよびゲート領域に対する接点リード（ストリップ）
を画定する。次に、例えば熱処理することによって、パ
ターン化されたアモルファス・シリコン層と耐火金属層
とを反応させることによって、パターン化されたケイ化
物層が形成される。ケイ化物層はソース、ドレインおよ
びゲート領域上にも形成される。この方法によれば、ケ
イ化物層によってソース、ドレインおよびゲート領域に
対する自己整合型接点が形成される。次にパシベーショ
ン層が均一に形成される。その後、接点用孔がパシベー
ション層を貫通して形成され、ケイ化物層への金属層の
接続が可能となり、接点が形成される。
MOSFET上に酸化物側壁スペーサが形成される。そして耐
火金属層上にアモルファス・シリコン層が形成された混
合層が、MOSFET上に均一に形成される。次に耐火金属層
をエッチ・ストップとして使用してアモルファス・シリ
コン層がエッチングされる。これにより下部にあるシリ
コン基板がエッチングされるのが防止される。パターン
化されたアモルファス・シリコン層は、ソース、ドレイ
ンおよびゲート領域に対する接点リード（ストリップ）
を画定する。次に、例えば熱処理することによって、パ
ターン化されたアモルファス・シリコン層と耐火金属層
とを反応させることによって、パターン化されたケイ化
物層が形成される。ケイ化物層はソース、ドレインおよ
びゲート領域上にも形成される。この方法によれば、ケ
イ化物層によってソース、ドレインおよびゲート領域に
対する自己整合型接点が形成される。次にパシベーショ
ン層が均一に形成される。その後、接点用孔がパシベー
ション層を貫通して形成され、ケイ化物層への金属層の
接続が可能となり、接点が形成される。
第4A図〜第4D図は本発明による形成方法により形成する
半導体集積回路の断面図であり、その製法過程を示した
ものである。図において集積回路素子10、例えばMOSFET
が従来技術によって形成される。次に酸化物側壁スペー
サ15がポリシリコンゲート20に対して形成される。これ
らスペーサ15は、化学蒸着法（CVD）により形成された
二酸化シリコンの均一層を異方性エッチングすることに
より形成される。次に、耐火金属層26とアモルファス・
シリコン層25との混合層が、アモルファス・シリコン層
25が耐火金属層26の上になるように、スペーサ15を含ん
でスンパッタ形成される。次にマスク（図示せず）の助
けにより、アモルファス・シリコン層25が選択したパタ
ーンにエッチングされる。このパターン化工程の期間
中、下部にある耐火金属層26はエッチ・ストップ体とし
て動作する。次に、素子10は熱処理サイクルにかけられ
る。その結果、素子10のソース、ドレイン領域（接合領
域）35と、ゲート領域20と、パターン化されたアモルフ
ァス・シリコン層の下部の他の領域45とに直接接触する
耐火金属ケイ化物層30が形成される。そして次に反応を
受けていない耐火金属の領域50は選択的に除去される。
もし耐火金属層がチタニウムであるならば、選択的化学
エッチにより除去される。最終的にパシベーション層55
が形成され、耐火金属ケイ化物層30と金属65との間の接
点用孔がパシベーション層55上に画定され（接点領
域）、そして金属65が蒸着され、パターン化され、接点
用孔60に対し露出されたケイ化物層への接点が形成され
る。上述した実施例によれば、耐火金属ケイ化物層30
は、ソース、ドレイン領域35、ゲート領域20に対する自
己整合型接点を形成する。
半導体集積回路の断面図であり、その製法過程を示した
ものである。図において集積回路素子10、例えばMOSFET
が従来技術によって形成される。次に酸化物側壁スペー
サ15がポリシリコンゲート20に対して形成される。これ
らスペーサ15は、化学蒸着法（CVD）により形成された
二酸化シリコンの均一層を異方性エッチングすることに
より形成される。次に、耐火金属層26とアモルファス・
シリコン層25との混合層が、アモルファス・シリコン層
25が耐火金属層26の上になるように、スペーサ15を含ん
でスンパッタ形成される。次にマスク（図示せず）の助
けにより、アモルファス・シリコン層25が選択したパタ
ーンにエッチングされる。このパターン化工程の期間
中、下部にある耐火金属層26はエッチ・ストップ体とし
て動作する。次に、素子10は熱処理サイクルにかけられ
る。その結果、素子10のソース、ドレイン領域（接合領
域）35と、ゲート領域20と、パターン化されたアモルフ
ァス・シリコン層の下部の他の領域45とに直接接触する
耐火金属ケイ化物層30が形成される。そして次に反応を
受けていない耐火金属の領域50は選択的に除去される。
もし耐火金属層がチタニウムであるならば、選択的化学
エッチにより除去される。最終的にパシベーション層55
が形成され、耐火金属ケイ化物層30と金属65との間の接
点用孔がパシベーション層55上に画定され（接点領
域）、そして金属65が蒸着され、パターン化され、接点
用孔60に対し露出されたケイ化物層への接点が形成され
る。上述した実施例によれば、耐火金属ケイ化物層30
は、ソース、ドレイン領域35、ゲート領域20に対する自
己整合型接点を形成する。
本発明の一実施例によるMOSFETの場合、ソースおよびド
レイン領域35への接点はパシベーション層55に画定され
た接点用孔とは無関係であるので（これは従来と同
様）、ソースおよびドレイン領域35の面積を小さくする
ことができる。さらに、接合容量を小さくできると共に
集積度を上げることができる。さらに、複数個のMOSFET
を相互接続するために低抵抗ケイ化物層を用いることが
できる。そしてケイ化物層から金属層への接続体は複数
個の素子間で共用させることができる。このことは集積
回路中の接続体の数を減少させ、集積度の向上を導く。
なお、本発明による構造はＰおよびＮチャンネルMOSFET
に同様に適応でき、またＰおよびＮポリシリコンゲート
にも適応できる。さらに、この自己整合型接点技術はバ
イポーラ・トランジスタにも適応できる。
レイン領域35への接点はパシベーション層55に画定され
た接点用孔とは無関係であるので（これは従来と同
様）、ソースおよびドレイン領域35の面積を小さくする
ことができる。さらに、接合容量を小さくできると共に
集積度を上げることができる。さらに、複数個のMOSFET
を相互接続するために低抵抗ケイ化物層を用いることが
できる。そしてケイ化物層から金属層への接続体は複数
個の素子間で共用させることができる。このことは集積
回路中の接続体の数を減少させ、集積度の向上を導く。
なお、本発明による構造はＰおよびＮチャンネルMOSFET
に同様に適応でき、またＰおよびＮポリシリコンゲート
にも適応できる。さらに、この自己整合型接点技術はバ
イポーラ・トランジスタにも適応できる。
第1A図から第1C図は従来の半導体集積回路の断面図、第
２図は従来の半導体集積回路の断面図、第３図は従来の
半導体集積回路の断面図、第4A図から第4D図は本発明に
よる半導体集積回路の形成方法の工程を示した図であ
る。 10:半導体素子、20:ポリシリコン・ゲート、25:アモル
ファス・シリコン層、26:耐火金属層、30:ケイ化物層、
35:ソースおよびドレイン領域、55:パシベーション層、
60:接点孔、65:金属層
２図は従来の半導体集積回路の断面図、第３図は従来の
半導体集積回路の断面図、第4A図から第4D図は本発明に
よる半導体集積回路の形成方法の工程を示した図であ
る。 10:半導体素子、20:ポリシリコン・ゲート、25:アモル
ファス・シリコン層、26:耐火金属層、30:ケイ化物層、
35:ソースおよびドレイン領域、55:パシベーション層、
60:接点孔、65:金属層
Claims (3)
- 【請求項１】集積回路の接点領域と接合領域とにわたっ
て該集積回路の表面上に耐火金属層を形成する段階と、 前記耐火金属層上にアモルファスシリコン層を形成する
段階と、 前記アモルファスシリコン層をパターン化して前記接点
領域と接合領域とにわたって延び且つ前記接合領域に近
接したゲート領域の近傍で停止しているストリップを形
成する段階と、 熱処理を施して、前記ストリップによりカバーされてい
る前記耐火金属を前記ストリップと反応させ、電気的に
導通するケイ化物層を形成する段階と、 前記熱処理においてケイ化物層に変換されなかった前記
耐火金属層を除去する段階と、 を備えて成る集積回路の形成方法。 - 【請求項２】前記集積回路及び前記ケイ化物層上にパシ
ベーション層を形成する段階と、 前記パシベーション層を貫通して前記ケイ化物層に到る
接点孔を前記接点領域上に形成する段階と、 前記接点孔を介して前記ケイ化物層との接点を形成する
段階と、 をさらに備えて成る特許請求の範囲第（１）項記載の集
積回路の形成方法。 - 【請求項３】前記アモルファスシリコン層のパターン化
は、前記耐火金属層をエッチ・ストップとしてエッチン
グにより行われることを特徴とする特許請求の範囲第
（１）項記載の集積回路の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62128584A | 1984-06-15 | 1984-06-15 | |
| US621285 | 1984-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6110258A JPS6110258A (ja) | 1986-01-17 |
| JPH0682758B2 true JPH0682758B2 (ja) | 1994-10-19 |
Family
ID=24489544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60129711A Expired - Lifetime JPH0682758B2 (ja) | 1984-06-15 | 1985-06-14 | 半導体集積回路の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682758B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63117420A (ja) * | 1986-11-06 | 1988-05-21 | Nippon Telegr & Teleph Corp <Ntt> | シリサイド層の形成方法 |
| EP0296718A3 (en) * | 1987-06-26 | 1990-05-02 | Hewlett-Packard Company | A coplanar and self-aligned contact structure |
| US4822749A (en) * | 1987-08-27 | 1989-04-18 | North American Philips Corporation, Signetics Division | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131585A (ja) * | 1973-04-20 | 1974-12-17 |
-
1985
- 1985-06-14 JP JP60129711A patent/JPH0682758B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6110258A (ja) | 1986-01-17 |
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