JPS6130758B2 - - Google Patents
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- JPS6130758B2 JPS6130758B2 JP16550280A JP16550280A JPS6130758B2 JP S6130758 B2 JPS6130758 B2 JP S6130758B2 JP 16550280 A JP16550280 A JP 16550280A JP 16550280 A JP16550280 A JP 16550280A JP S6130758 B2 JPS6130758 B2 JP S6130758B2
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- Japan
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- oxide film
- forming
- gate
- floating gate
- layer
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- Expired
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、コントロールゲートを有する
FAMOS型半導体装置において、平担化を図つた
構造に関するものである。
FAMOS型半導体装置において、平担化を図つた
構造に関するものである。
第１図に従来の構造の断面図を示して説明す
る。第１図で、シリコン基板１に通常の方法でフ
イールド酸化膜２を選択酸化により形成する。１
層目ゲート酸化膜３を形成後、多結晶シリコンに
より、フローテイングゲート４を形成する。ソー
ス・ドレイン領域５を熱拡散あるいはイオン打ち
込みにより形成し、その後、２層目ゲート酸化膜
５を熱酸化により形成する。しかる後、２層目の
多結晶シリコンによりコントロールゲート６を形
成する。層間絶縁膜としてPSG7を全面に形成
し、コンタクトホールを開けた後、リフローによ
り断差部をなめらかにして、アルミニウム等の配
線用金属８を蒸着して配線形成したものが第１図
のような従来の構造である。
る。第１図で、シリコン基板１に通常の方法でフ
イールド酸化膜２を選択酸化により形成する。１
層目ゲート酸化膜３を形成後、多結晶シリコンに
より、フローテイングゲート４を形成する。ソー
ス・ドレイン領域５を熱拡散あるいはイオン打ち
込みにより形成し、その後、２層目ゲート酸化膜
５を熱酸化により形成する。しかる後、２層目の
多結晶シリコンによりコントロールゲート６を形
成する。層間絶縁膜としてPSG7を全面に形成
し、コンタクトホールを開けた後、リフローによ
り断差部をなめらかにして、アルミニウム等の配
線用金属８を蒸着して配線形成したものが第１図
のような従来の構造である。
このような従来の構造では、フローテイングゲ
ート４とコントロールゲート６により相当大きな
断差が生じる。そのため従来の構造では、前述し
たようにリフローによつて断差部をなめらかにし
てアルミニウム等の配線用金属の断線を防止して
いる。ところが、このリフロー工程には次のよう
な欠点がある。
ート４とコントロールゲート６により相当大きな
断差が生じる。そのため従来の構造では、前述し
たようにリフローによつて断差部をなめらかにし
てアルミニウム等の配線用金属の断線を防止して
いる。ところが、このリフロー工程には次のよう
な欠点がある。
１ リフローには高濃度のリンを含むPSGが必要
であり、そのために耐湿性が弱くなる。
であり、そのために耐湿性が弱くなる。
２ リフロー工程に必要とされる温度により拡散
層が拡がる。
層が拡がる。
３ リフローによりコンタクトホールがつぶれる
ことがあり、再度のコンタクトホトエツチング
が必要となる。
ことがあり、再度のコンタクトホトエツチング
が必要となる。
本発明は以上の欠点をなくしたものである。
本発明の目的とするところは、断差の最も大き
くなるゲート領域を平担化することより、リフロ
ー工程を必要としない構造にすることである。以
下に、本発明の構造に関し、第２図に従つて製造
方法の１例を示す。
くなるゲート領域を平担化することより、リフロ
ー工程を必要としない構造にすることである。以
下に、本発明の構造に関し、第２図に従つて製造
方法の１例を示す。
第２図ａで、９はシリコン基板である。窒化膜
１１をマスクにして選択酸化膜１０を形成する。
しかる後に、前記窒化膜１１、前記選択酸化膜１
０を除去しシリコンウエハー９に凹部を形成す
る。その後、第２図ｂのように通常の方法で、フ
イールド酸化膜１３を窒化膜１２をマスクとして
選択酸化により形成する。上記窒化膜１２を除去
後、第２図ｃのように１層目ゲート酸化膜１４を
形成する。同図ｄのように全面に多結晶シリコン
１５を形成後、レジスト１６を選択的に形成して
ホトエツチングにより、同図ｅのようにフローテ
イングゲート１７を形成する。熱拡散あるいはイ
オン打ち込みによりソース・ドレイン領域１８を
形成後、熱酸化し、その後のホトエツチング工程
により、２層目ゲート酸化膜１９を形成する。次
に第２図ｆのように多結晶シリコンによりコント
ロールゲート２０を形成後、全面にPSGあるいは
CVDSiO2などの層間絶縁膜２１を形成する。最
後に同図ｇのようにコンタクトホールを形成し、
アルミニウム等の配線用金属３２を蒸着し配線形
成する。また、フローテイングゲートとして高融
点金属を用いてもよく、コントロールゲートとし
て導電性を有する金属あるいは金属化合物を用い
てもよい。この構造によればフローテイングゲー
ト１７が基板の凹部に埋まつている形になり、コ
ントロールゲートをその上に形成しても、通常の
MOS構造における断差と変わりない。従つて、
構造が平担化され、リフロー工程は不必要とな
り、通常のPSG、あるいはCVDSiO2を層間絶縁
膜に使用できる。さらに、拡散層がフローテイン
グゲートよりも同じか、浅い位置にあるため、短
チヤンネル化に対しても効果がある。また、フロ
ーテイングゲートが形成される凹部を形成するた
めの選択酸化の工程と、フイールド酸化膜を形成
するための選択酸化の工程とを別々の工程で行う
ことにより、凹部の深さ、フイールド酸化膜の膜
厚を容易にコントロールすることができるという
効果もある。
１１をマスクにして選択酸化膜１０を形成する。
しかる後に、前記窒化膜１１、前記選択酸化膜１
０を除去しシリコンウエハー９に凹部を形成す
る。その後、第２図ｂのように通常の方法で、フ
イールド酸化膜１３を窒化膜１２をマスクとして
選択酸化により形成する。上記窒化膜１２を除去
後、第２図ｃのように１層目ゲート酸化膜１４を
形成する。同図ｄのように全面に多結晶シリコン
１５を形成後、レジスト１６を選択的に形成して
ホトエツチングにより、同図ｅのようにフローテ
イングゲート１７を形成する。熱拡散あるいはイ
オン打ち込みによりソース・ドレイン領域１８を
形成後、熱酸化し、その後のホトエツチング工程
により、２層目ゲート酸化膜１９を形成する。次
に第２図ｆのように多結晶シリコンによりコント
ロールゲート２０を形成後、全面にPSGあるいは
CVDSiO2などの層間絶縁膜２１を形成する。最
後に同図ｇのようにコンタクトホールを形成し、
アルミニウム等の配線用金属３２を蒸着し配線形
成する。また、フローテイングゲートとして高融
点金属を用いてもよく、コントロールゲートとし
て導電性を有する金属あるいは金属化合物を用い
てもよい。この構造によればフローテイングゲー
ト１７が基板の凹部に埋まつている形になり、コ
ントロールゲートをその上に形成しても、通常の
MOS構造における断差と変わりない。従つて、
構造が平担化され、リフロー工程は不必要とな
り、通常のPSG、あるいはCVDSiO2を層間絶縁
膜に使用できる。さらに、拡散層がフローテイン
グゲートよりも同じか、浅い位置にあるため、短
チヤンネル化に対しても効果がある。また、フロ
ーテイングゲートが形成される凹部を形成するた
めの選択酸化の工程と、フイールド酸化膜を形成
するための選択酸化の工程とを別々の工程で行う
ことにより、凹部の深さ、フイールド酸化膜の膜
厚を容易にコントロールすることができるという
効果もある。
以上のように、本発明は２層目ゲート構造を有
するFAMOS構造の平担化を図つたものである。
するFAMOS構造の平担化を図つたものである。
第１図は従来の構造、第２図ａ〜ｇは本発明に
よる構造を有する製造方法の１例である。 １０……酸化膜、１１，１２……窒化膜、１３
……フイールド酸化膜、１４……１層目ゲート酸
化膜、１５……多結晶シリコン、１６……レジス
ト、１７……フローテイングゲート、１８……ソ
ース・ドレイン領域、１９……２層目ゲート酸化
膜、２０……コントロールゲート、２１……層間
絶縁膜、２２……配線用金属。
よる構造を有する製造方法の１例である。 １０……酸化膜、１１，１２……窒化膜、１３
……フイールド酸化膜、１４……１層目ゲート酸
化膜、１５……多結晶シリコン、１６……レジス
ト、１７……フローテイングゲート、１８……ソ
ース・ドレイン領域、１９……２層目ゲート酸化
膜、２０……コントロールゲート、２１……層間
絶縁膜、２２……配線用金属。
Claims (1)
- １ シリコン基板に第１の選択酸化膜を形成する
工程、前記第１の選択酸化膜を除去して前記シリ
コン基板に凹部を形成する工程、第２の選択酸化
膜であるフイールド酸化膜を形成する工程、前記
凹部に１層目ゲート酸化膜を形成する工程、前記
１層目ゲート酸化膜上にフローテイングゲートを
形成する工程、前記フローテイングゲートの両側
の前記シリコン基板中にソース・ドレイン領域を
形成する工程、前記フローテイングゲート上に２
層目ゲート酸化膜を形成する工程、前記２層目ゲ
ート酸化膜上にコントロールゲートを形成する工
程、全面に絶縁膜を形成する工程からなることを
特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16550280A JPS5789259A (en) | 1980-11-25 | 1980-11-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16550280A JPS5789259A (en) | 1980-11-25 | 1980-11-25 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5789259A JPS5789259A (en) | 1982-06-03 |
| JPS6130758B2 true JPS6130758B2 (ja) | 1986-07-15 |
Family
ID=15813602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16550280A Granted JPS5789259A (en) | 1980-11-25 | 1980-11-25 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5789259A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810861A (ja) * | 1981-07-14 | 1983-01-21 | Toshiba Corp | 半導体装置およびその製造方法 |
| TWI462330B (zh) * | 2011-11-17 | 2014-11-21 | Episil Technologies Inc | 發光二極體基座及其製造方法 |
-
1980
- 1980-11-25 JP JP16550280A patent/JPS5789259A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5789259A (en) | 1982-06-03 |
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