JPH0582066B2 - - Google Patents
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- JPH0582066B2 JPH0582066B2 JP56071015A JP7101581A JPH0582066B2 JP H0582066 B2 JPH0582066 B2 JP H0582066B2 JP 56071015 A JP56071015 A JP 56071015A JP 7101581 A JP7101581 A JP 7101581A JP H0582066 B2 JPH0582066 B2 JP H0582066B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
本発明は、絶縁ゲート電界効果トランジスタか
らなる半導体装置の製造方法に関する。
らなる半導体装置の製造方法に関する。
一般に、MOSFETのような絶縁ゲート電界効
果トランジスタを用いて集積回路を形成した半導
体装置は、エンハンスメント型（以下Ｅ型と記
す。）２とデプレツシヨン型（以下Ｄ型と記す。）
１とを組合せて使用し、第１図Ａに示す如く、Ｅ
型トランジスタ２は、ドライバーとして用いら
れ、Ｄ型トランジスタ１はロードとして用いられ
ている。而して、同図Ｂ及び第２図に示す如く、
自らのソースに接続されるゲート電極３は、ゲー
ト電極３の端部３ａを直接ソース領域４に接続し
た所謂ダイレクトコンタクト構造になつている。
なお、ドレイン５側近傍にはメモリセル６が形成
されている。このようにロードトランジスタに、
ゲート電極３とソース４のダイレクトコンタクト
構造がそのチヤネル領域に直接採用されているの
は、メモリセルの大きさによつてデコーダの大き
さが決定されるために、デコーダがパターン形成
上制約を受けるからである。特に、ROM等の様
に１つのメモリセルが１つのトランジスタである
場合に、ダイレクトコンタクト構造が採用されて
いる。しかしながら、このようなダイレクトコン
タクト構造を採用した半導体装置７は、その製造
工程上所定のチヤネル長Ｌを得ることは極めて難
しい。つまり、第３図Ａに示す如く、半導体基板
８上に形成した絶縁層９の所定領域に、素子形成
予定領域１０の位置及び形状を考慮してダイレク
トコンタクト用の窓９ａを形成するが、この窓９
ａを形成するためのマスク１２が素子形成予定領
域１０に対してずれた位置に設定され易い。この
状態で引き続いて同図Ｂに示す如く、絶縁層９及
び窓９ａによつて露出した半導体基板８上に多結
晶シリコン層１１を形成する。次いで、多結晶シ
リコン層１１上に所定パターンのマスク１１ａを
載置して同図Ｃに示す如く、例えばソース形成予
定領域１３にダイレクトコンタクトにより接続さ
れたゲート電極３を得る。然る後、同図Ｄに示す
如く、絶縁層９にソース４及びドレイン５を形成
するための窓１４を開口し、所定導電型の不純物
拡散を施して半導体装置７を得る。このような製
造工程は、第３図Ａ及び同図Ｂに示す工程で２回
のマスク合わせがあり、両マスク合わせが素子形
成予定領域１０に対して互に逆方向１５，１６に
ずれたりするため、トランジスタのチヤネル長Ｌ
を所定値に設定することが極めて難しい。その結
果、トランジスタに所定の電流が流れなくなり集
積回路の消費電波特性及び応答性が悪くなる問題
があつた。また、第４図に示す如く、略コ字形の
ゲート電極２０の１端部にソース２１に接続する
ダイレクトコンタクト部２０ａを形成した構造の
半導体装置２２も使用されているが、上述のもの
とくらべ、チヤネル長は、ゲート電極２０の形成
時に決まるため、チヤネル長の制御は容易になる
が、チヤネル領域を避けて、ゲートとソースのダ
イレクトコンタクト部２０ａをつくるため、ゲー
ト電極２０のチヤネル部とダイレクトコンタクト
部２０ａの間隔をマスク合わせずれを考慮して離
す必要があるため、その素子形成部の面積が大き
くなるという欠点があつた。
果トランジスタを用いて集積回路を形成した半導
体装置は、エンハンスメント型（以下Ｅ型と記
す。）２とデプレツシヨン型（以下Ｄ型と記す。）
１とを組合せて使用し、第１図Ａに示す如く、Ｅ
型トランジスタ２は、ドライバーとして用いら
れ、Ｄ型トランジスタ１はロードとして用いられ
ている。而して、同図Ｂ及び第２図に示す如く、
自らのソースに接続されるゲート電極３は、ゲー
ト電極３の端部３ａを直接ソース領域４に接続し
た所謂ダイレクトコンタクト構造になつている。
なお、ドレイン５側近傍にはメモリセル６が形成
されている。このようにロードトランジスタに、
ゲート電極３とソース４のダイレクトコンタクト
構造がそのチヤネル領域に直接採用されているの
は、メモリセルの大きさによつてデコーダの大き
さが決定されるために、デコーダがパターン形成
上制約を受けるからである。特に、ROM等の様
に１つのメモリセルが１つのトランジスタである
場合に、ダイレクトコンタクト構造が採用されて
いる。しかしながら、このようなダイレクトコン
タクト構造を採用した半導体装置７は、その製造
工程上所定のチヤネル長Ｌを得ることは極めて難
しい。つまり、第３図Ａに示す如く、半導体基板
８上に形成した絶縁層９の所定領域に、素子形成
予定領域１０の位置及び形状を考慮してダイレク
トコンタクト用の窓９ａを形成するが、この窓９
ａを形成するためのマスク１２が素子形成予定領
域１０に対してずれた位置に設定され易い。この
状態で引き続いて同図Ｂに示す如く、絶縁層９及
び窓９ａによつて露出した半導体基板８上に多結
晶シリコン層１１を形成する。次いで、多結晶シ
リコン層１１上に所定パターンのマスク１１ａを
載置して同図Ｃに示す如く、例えばソース形成予
定領域１３にダイレクトコンタクトにより接続さ
れたゲート電極３を得る。然る後、同図Ｄに示す
如く、絶縁層９にソース４及びドレイン５を形成
するための窓１４を開口し、所定導電型の不純物
拡散を施して半導体装置７を得る。このような製
造工程は、第３図Ａ及び同図Ｂに示す工程で２回
のマスク合わせがあり、両マスク合わせが素子形
成予定領域１０に対して互に逆方向１５，１６に
ずれたりするため、トランジスタのチヤネル長Ｌ
を所定値に設定することが極めて難しい。その結
果、トランジスタに所定の電流が流れなくなり集
積回路の消費電波特性及び応答性が悪くなる問題
があつた。また、第４図に示す如く、略コ字形の
ゲート電極２０の１端部にソース２１に接続する
ダイレクトコンタクト部２０ａを形成した構造の
半導体装置２２も使用されているが、上述のもの
とくらべ、チヤネル長は、ゲート電極２０の形成
時に決まるため、チヤネル長の制御は容易になる
が、チヤネル領域を避けて、ゲートとソースのダ
イレクトコンタクト部２０ａをつくるため、ゲー
ト電極２０のチヤネル部とダイレクトコンタクト
部２０ａの間隔をマスク合わせずれを考慮して離
す必要があるため、その素子形成部の面積が大き
くなるという欠点があつた。
本発明は、かかる点に鑑みてなされたもので、
ゲートチヤネル長を所定値に設定して消費電力特
性及び応答性の向上を図つた半導体装置の製造方
法を提供するものである。
ゲートチヤネル長を所定値に設定して消費電力特
性及び応答性の向上を図つた半導体装置の製造方
法を提供するものである。
以下、本発明の実施例について説明する。
第５図は、本発明の一実施例の断面図である。
図中３０は、一導電型の半導体基板である。半導
体基板３０の所定領域には、所定の間隔を設けて
半導体基板３０と逆導電型のソース３１及びドレ
イン３２が形成されている。ソース３１及びドレ
イン３２間の半導体基板３０上には、ゲート絶縁
層３３を介して例えば多結晶シリコンなどからな
るゲート電極３４が形成されている。ゲート電極
３４は、その表面に一端部が接続され、かつ他端
部がソース３１に接続された例えば多結晶シリコ
ンなどからなるコンタクト配線層３５により、ソ
ース３１にダイレクトコンタクトされている。
図中３０は、一導電型の半導体基板である。半導
体基板３０の所定領域には、所定の間隔を設けて
半導体基板３０と逆導電型のソース３１及びドレ
イン３２が形成されている。ソース３１及びドレ
イン３２間の半導体基板３０上には、ゲート絶縁
層３３を介して例えば多結晶シリコンなどからな
るゲート電極３４が形成されている。ゲート電極
３４は、その表面に一端部が接続され、かつ他端
部がソース３１に接続された例えば多結晶シリコ
ンなどからなるコンタクト配線層３５により、ソ
ース３１にダイレクトコンタクトされている。
このように構成された半導体装置３６によれ
ば、例えば次に示すような製造工程によつて極め
て高いマスク合わせ精度によりコンタクト配線層
３５を容易に形成することができるので、ゲート
チヤネル長Ｌを所定値に高い精度で設定でき、そ
の素子形成面積も小さくできる。その結果、半導
体基板３０上に形成されるメモリセルのピツチで
デコーダの大きさを決定できると共に、消費電力
特性及び応答性を向上させることができる。
ば、例えば次に示すような製造工程によつて極め
て高いマスク合わせ精度によりコンタクト配線層
３５を容易に形成することができるので、ゲート
チヤネル長Ｌを所定値に高い精度で設定でき、そ
の素子形成面積も小さくできる。その結果、半導
体基板３０上に形成されるメモリセルのピツチで
デコーダの大きさを決定できると共に、消費電力
特性及び応答性を向上させることができる。
以下に第６図Ａ乃至同図Ｅを参照して上述の半
導体装置３６の製造方法について説明する。先
ず、同図Ａに示す如く、半導体基板３０の表面に
熱酸化法等によりゲート絶縁層３３を形成するた
めの絶縁層３３ａを形成する。次いで、この絶縁
層３３ａ上にゲート電極３４を形成するための多
結晶シリコン層３４ａを形成し、この多結晶シリ
コン層３４ａ上にゲートチヤネル形成予定領域に
対応して周知の写真蝕刻法等により、形成された
レジスト膜などからマスク４０を載置してパター
ンニングを施しゲート電極３４を同図Ｂに示す如
く形成する。この時、ゲート下以外の絶縁層３３
ａを除去してもよい。次いで、同図Ｃに示す如
く、熱処理を施してゲート電極３４の表面を酸化
すると共に、絶縁層３３ａ上に酸化膜３３ｂを形
成する。次いで、この酸化膜３３ｂ上に、ゲート
電極３４に近接するダイレクトコンタクトホール
形成予定領域に対して窓４１を有するレジスト膜
４２を載置し、このレジスト膜４２をマスクにし
て酸化膜３３ｂ及び絶縁層３３ａに半導体基板３
０及びゲート電極３４に通じるダイレクトコンタ
クトホール４３を開口する。次いで、同図Ｄに示
す如く、レジスト膜４２を除去してダイレクトコ
ンタクトホール４３を介して半導体基板３０の表
面およびゲート電極３４に接続する多結晶シリコ
ン層４４を絶縁層３３ａ及びゲート電極３４上に
形成する。次いで、多結晶シリコン層４４上に所
定パターンのコンタクト配線層形成用マスク４５
を載置し、同図Ｅに示す如く、このマスク４５を
利用して多結晶シリコン層４４にパターンニング
を施し、コンタクト配線層３５を形成する。次
に、コンタクト配線層形成用マスク４５を除去し
た後、絶縁層３３ａにソース３１、ドレイン３２
を形成するための窓４６を開口し、この窓４６を
介して半導体基板３０内に逆導電型の不純物を拡
散せしめてソース３１、ドレイン３２を形成し、
第５図に示す半導体装置３６を得る。なお、この
ときの不純物拡散は、ダイレクトコンタクト形成
技術において周知の手段を用いることにより、コ
ンタクト配線層３５の下にも不純物領域３１が形
成されるようにして行う。これにより、コンタク
ト配線層３５と不純物領域３１との間の良好なコ
ンタクトが得られる。そのための手段としては、
例えば多結晶シリコン層４４の予め所定の不純物
をドープしておく方法が広く用いられている。
導体装置３６の製造方法について説明する。先
ず、同図Ａに示す如く、半導体基板３０の表面に
熱酸化法等によりゲート絶縁層３３を形成するた
めの絶縁層３３ａを形成する。次いで、この絶縁
層３３ａ上にゲート電極３４を形成するための多
結晶シリコン層３４ａを形成し、この多結晶シリ
コン層３４ａ上にゲートチヤネル形成予定領域に
対応して周知の写真蝕刻法等により、形成された
レジスト膜などからマスク４０を載置してパター
ンニングを施しゲート電極３４を同図Ｂに示す如
く形成する。この時、ゲート下以外の絶縁層３３
ａを除去してもよい。次いで、同図Ｃに示す如
く、熱処理を施してゲート電極３４の表面を酸化
すると共に、絶縁層３３ａ上に酸化膜３３ｂを形
成する。次いで、この酸化膜３３ｂ上に、ゲート
電極３４に近接するダイレクトコンタクトホール
形成予定領域に対して窓４１を有するレジスト膜
４２を載置し、このレジスト膜４２をマスクにし
て酸化膜３３ｂ及び絶縁層３３ａに半導体基板３
０及びゲート電極３４に通じるダイレクトコンタ
クトホール４３を開口する。次いで、同図Ｄに示
す如く、レジスト膜４２を除去してダイレクトコ
ンタクトホール４３を介して半導体基板３０の表
面およびゲート電極３４に接続する多結晶シリコ
ン層４４を絶縁層３３ａ及びゲート電極３４上に
形成する。次いで、多結晶シリコン層４４上に所
定パターンのコンタクト配線層形成用マスク４５
を載置し、同図Ｅに示す如く、このマスク４５を
利用して多結晶シリコン層４４にパターンニング
を施し、コンタクト配線層３５を形成する。次
に、コンタクト配線層形成用マスク４５を除去し
た後、絶縁層３３ａにソース３１、ドレイン３２
を形成するための窓４６を開口し、この窓４６を
介して半導体基板３０内に逆導電型の不純物を拡
散せしめてソース３１、ドレイン３２を形成し、
第５図に示す半導体装置３６を得る。なお、この
ときの不純物拡散は、ダイレクトコンタクト形成
技術において周知の手段を用いることにより、コ
ンタクト配線層３５の下にも不純物領域３１が形
成されるようにして行う。これにより、コンタク
ト配線層３５と不純物領域３１との間の良好なコ
ンタクトが得られる。そのための手段としては、
例えば多結晶シリコン層４４の予め所定の不純物
をドープしておく方法が広く用いられている。
このようにこの半導体装置の製造方法によれ
ば、ゲート電極３４をパターンニングするための
マスク合わせ及びパターンニングされたゲート電
極３４を基準にしたダイレクトコンタクトホール
４３を形成するためのマスク合わせは、極めて高
い合わせ精度で行うことができるので、コンタク
ト配線層３５を高い位置決め精度で形成できる。
その結果、ゲート電極３４の真下のゲートチヤネ
ル長Ｌを容易に所定値に設定して半導体装置３６
の消費電力特性及び応答性を向上させることがで
きるものである。
ば、ゲート電極３４をパターンニングするための
マスク合わせ及びパターンニングされたゲート電
極３４を基準にしたダイレクトコンタクトホール
４３を形成するためのマスク合わせは、極めて高
い合わせ精度で行うことができるので、コンタク
ト配線層３５を高い位置決め精度で形成できる。
その結果、ゲート電極３４の真下のゲートチヤネ
ル長Ｌを容易に所定値に設定して半導体装置３６
の消費電力特性及び応答性を向上させることがで
きるものである。
以上説明した如く、本発明によれば半導体装置
の、ゲートチヤネル長を所定値に設定して消費電
力特性及び応答性を著しく向上させることができ
るものである。
の、ゲートチヤネル長を所定値に設定して消費電
力特性及び応答性を著しく向上させることができ
るものである。
第１図Ａは、従来のダイレクトコンタクト構造
を有する半導体装置の回路図、同図Ｂは、同半導
体装置の要部の拡大図、第２図は、同半導体装置
の要部の断面図、第３図Ａ乃至同図Ｄは、同半導
体装置の製造工程を示す説明図、第４図は、略コ
字形のゲート電極を有する従来の半導体装置の要
部の平面図、第５図は、本発明の一実施例の断面
図、第６図Ａ乃至同図Ｅは、同実施例の半導体装
置の製造方法を工程順に示す説明図である。 ３０……半導体基板、３１……ソース、３２…
…ドレイン、３３……ゲート絶縁層、３４……ゲ
ート電極、３５……コンタクト配線層、３６……
半導体装置。
を有する半導体装置の回路図、同図Ｂは、同半導
体装置の要部の拡大図、第２図は、同半導体装置
の要部の断面図、第３図Ａ乃至同図Ｄは、同半導
体装置の製造工程を示す説明図、第４図は、略コ
字形のゲート電極を有する従来の半導体装置の要
部の平面図、第５図は、本発明の一実施例の断面
図、第６図Ａ乃至同図Ｅは、同実施例の半導体装
置の製造方法を工程順に示す説明図である。 ３０……半導体基板、３１……ソース、３２…
…ドレイン、３３……ゲート絶縁層、３４……ゲ
ート電極、３５……コンタクト配線層、３６……
半導体装置。
Claims (1)
- 【特許請求の範囲】 １ 導電型の半導体基板上にゲート絶縁膜となる
第一の絶縁層を形成する工程と、 該絶縁層上の所定領域に、第一の多結晶シリコ
ン層からなる所定パターンのゲート電極を形成す
る工程と、 該ゲート電極の表面に第二の絶縁層を形成する
工程と、 前記第一および第二の絶縁膜に、前記ゲート電
極の一端部および該ゲート電極端部に隣接した前
記半導体基板領域を露出させる単一の開口部を形
成する工程と、 第二の多結晶シリコン層を堆積した後、これを
パターンニングすることにより、前記ゲート電極
の露出端部および前記半導体基板の露出領域に接
した所定形状を有する前記第二の多結晶シリコン
パターンを形成する工程と、 前記ゲート電極の両側に、ソース領域およびド
レイン領域を形成するための拡散窓を形成する工
程と、 前記拡散窓から前記半導体基板とは逆導電型の
不純物をドープすることにより、前記ゲート電極
下のチヤンネル領域を介して相互に分離されたソ
ース領域およびドレイン領域を形成する工程とを
具備したことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56071015A JPS57186367A (en) | 1981-05-12 | 1981-05-12 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56071015A JPS57186367A (en) | 1981-05-12 | 1981-05-12 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57186367A JPS57186367A (en) | 1982-11-16 |
| JPH0582066B2 true JPH0582066B2 (ja) | 1993-11-17 |
Family
ID=13448253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56071015A Granted JPS57186367A (en) | 1981-05-12 | 1981-05-12 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57186367A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000335616A (ja) | 1999-05-26 | 2000-12-05 | Kiyota Engineering:Kk | 飲料容器の蓋体及びキャップ付き蓋体 |
| JP6615490B2 (ja) * | 2014-05-29 | 2019-12-04 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132057A (en) * | 1979-03-30 | 1980-10-14 | Nec Corp | Mos integrated circuit and its manufacture |
-
1981
- 1981-05-12 JP JP56071015A patent/JPS57186367A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132057A (en) * | 1979-03-30 | 1980-10-14 | Nec Corp | Mos integrated circuit and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57186367A (en) | 1982-11-16 |
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