JP3104285B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP3104285B2 JP3104285B2 JP03120618A JP12061891A JP3104285B2 JP 3104285 B2 JP3104285 B2 JP 3104285B2 JP 03120618 A JP03120618 A JP 03120618A JP 12061891 A JP12061891 A JP 12061891A JP 3104285 B2 JP3104285 B2 JP 3104285B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の製造
方法に関し、特に縦型のＲＯＭ（ｒｅａｄｏｎｌｙ ｍ
ｅｍｏｒｙ）の製造方法に関するものである。
方法に関し、特に縦型のＲＯＭ（ｒｅａｄｏｎｌｙ ｍ
ｅｍｏｒｙ）の製造方法に関するものである。
【０００２】
【従来の技術】半導体メモリのうち、不発揮性のメモリ
分野の、縦型ＲＯＭは、従来より、横型ＲＯＭに比較し
て１ビット当りのメモリセルサイズが１／６程度になる
ことにより、高集積度が実現でき、また、その、動作ス
ピードも向上し、今では、マスク式ＲＯＭの主流となっ
ている。
分野の、縦型ＲＯＭは、従来より、横型ＲＯＭに比較し
て１ビット当りのメモリセルサイズが１／６程度になる
ことにより、高集積度が実現でき、また、その、動作ス
ピードも向上し、今では、マスク式ＲＯＭの主流となっ
ている。
【０００３】この縦型ＲＯＭは、エンハンスメント型Ｍ
ＯＳＦＥＴと、デプリューション型のＭＯＳＦＥＴを直
列接続することにより構成されており、それぞれのＭＯ
ＳＦＥＴのしきい値電圧のちがいを利用して“１”、
“０”を読み出すものでデプリューション型ＭＯＳＦＥ
Ｔを使用するためその内部抵抗が高く、読み出し速度が
遅くなるという不具合が生じる。さらに、エンハンメン
ト型ＭＯＳＦＥＴと、デプリューション型ＭＯＳＦＥＴ
の切換を、製造工程の前段階であるイオン注入工程にて
行なうため、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍ
ｅ）が長くなるという問題点がある。
ＯＳＦＥＴと、デプリューション型のＭＯＳＦＥＴを直
列接続することにより構成されており、それぞれのＭＯ
ＳＦＥＴのしきい値電圧のちがいを利用して“１”、
“０”を読み出すものでデプリューション型ＭＯＳＦＥ
Ｔを使用するためその内部抵抗が高く、読み出し速度が
遅くなるという不具合が生じる。さらに、エンハンメン
ト型ＭＯＳＦＥＴと、デプリューション型ＭＯＳＦＥＴ
の切換を、製造工程の前段階であるイオン注入工程にて
行なうため、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍ
ｅ）が長くなるという問題点がある。
【０００４】上記問題点を解決し、且つ、動作スピード
が速く、最終段階でのプログラミングが可能なメモリと
しては、特開昭５７−１０９３５号公報に記載された技
術が知られており、このメモリは、各メモリセルは、全
て、エンハンスメント型ＭＯＳＦＥＴで構成されてお
り、デプリューション型ＭＯＳＦＥＴを使う代わりに、
各エンハンスメント型ＭＯＳＦＥＴのソース、ドレイン
にあらかじめコンタクトホールを開孔し、製造工程の後
段階であるアルミニウム配線形成工程にて、短絡するか
否かの状態を形成することによってプログラミングを可
能にしている。
が速く、最終段階でのプログラミングが可能なメモリと
しては、特開昭５７−１０９３５号公報に記載された技
術が知られており、このメモリは、各メモリセルは、全
て、エンハンスメント型ＭＯＳＦＥＴで構成されてお
り、デプリューション型ＭＯＳＦＥＴを使う代わりに、
各エンハンスメント型ＭＯＳＦＥＴのソース、ドレイン
にあらかじめコンタクトホールを開孔し、製造工程の後
段階であるアルミニウム配線形成工程にて、短絡するか
否かの状態を形成することによってプログラミングを可
能にしている。
【０００５】図４（ａ）、（ｂ）は従来の半導体集積回
路の一例を説明するためのレイアウト図及びＡ−Ａ’線
断面図である。
路の一例を説明するためのレイアウト図及びＡ−Ａ’線
断面図である。
【０００６】図４（ａ）、（ｂ）に示すように、シリコ
ン基板１上にパターニングして設けたゲート酸化膜２及
びゲート電極３ａをマスクとして不純物をイオン注入
し、ソース・ドレイン領域８を形成する。次に、ＣＶＤ
法により、ゲート電極３ａを含む表面に層間絶縁膜１１
を堆積し、フォトリソグラフィ技術により層間絶縁膜１
１を選択的にエッチングしてコンタクトホール９を形成
し、コンタクトホール９を含む表面にアルミニウム層を
堆積してパターニングし、アルミニウム配線１２を形成
する。
ン基板１上にパターニングして設けたゲート酸化膜２及
びゲート電極３ａをマスクとして不純物をイオン注入
し、ソース・ドレイン領域８を形成する。次に、ＣＶＤ
法により、ゲート電極３ａを含む表面に層間絶縁膜１１
を堆積し、フォトリソグラフィ技術により層間絶縁膜１
１を選択的にエッチングしてコンタクトホール９を形成
し、コンタクトホール９を含む表面にアルミニウム層を
堆積してパターニングし、アルミニウム配線１２を形成
する。
【０００７】
【発明が解決しようとする課題】この従来の半導体集積
回路の製造方法は、層間絶縁膜形成後フォトリソグラフ
ィ技術を用いてコンタクトホールを開孔するため、マス
クの目合わせで、コンタクトホールと相互に位置するゲ
ート電極とが、電気的に接触しないようにいくらかのマ
ージンをとる必要がある。通常このマージンは、コンタ
クトホールがフォトリソグラフィ工程での目合わせ精度
で決まるが、コンタクトホールがその口径の１／２の寸
法にずれたとした場合でもコンタクトホールの３倍の大
きさの面積が必要であり、メモリセルの面積が大きくな
って高集積化を阻害するという問題点があった。
回路の製造方法は、層間絶縁膜形成後フォトリソグラフ
ィ技術を用いてコンタクトホールを開孔するため、マス
クの目合わせで、コンタクトホールと相互に位置するゲ
ート電極とが、電気的に接触しないようにいくらかのマ
ージンをとる必要がある。通常このマージンは、コンタ
クトホールがフォトリソグラフィ工程での目合わせ精度
で決まるが、コンタクトホールがその口径の１／２の寸
法にずれたとした場合でもコンタクトホールの３倍の大
きさの面積が必要であり、メモリセルの面積が大きくな
って高集積化を阻害するという問題点があった。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
の製造方法は、一導電型半導体基坂上に設けたゲート酸
化膜上に多結晶シリコン層を堆積し前記多結晶シリコン
層の上に第１の絶縁膜及び耐酸化性の第２の絶縁膜を順
次堆積する工程と、前記第２及び第１の絶縁膜並びに多
結晶シリコン層を選択的に同一パターンに順次エッチン
グして、上面に前記第１の絶縁膜及び前記第２の絶縁膜
を有するゲート電極を形成する工程と、前記第２の絶縁
膜をマスクとして熱酸化により前記ゲート電極の側面及
び半導体基板上に酸化膜を形成する工程と、前記ゲート
電極をマスクとして逆導電型の不純物をイオン注入して
ソース・ドレイン領域を形成する工程と、全面エッチバ
ックにより前記ソース・ドレイン領域上にコンタクトホ
ールを形成し、かつ、前記ゲート電極の側面の酸化膜を
前記ゲート電極の側面に少なくとも一部残す工程と、前
記コンタクトホールを含む表面に導体層を堆積してパタ
ーニングし前記ソース・ドレイン領域と接続する配線を
形成する工程とを含んで構成される。
の製造方法は、一導電型半導体基坂上に設けたゲート酸
化膜上に多結晶シリコン層を堆積し前記多結晶シリコン
層の上に第１の絶縁膜及び耐酸化性の第２の絶縁膜を順
次堆積する工程と、前記第２及び第１の絶縁膜並びに多
結晶シリコン層を選択的に同一パターンに順次エッチン
グして、上面に前記第１の絶縁膜及び前記第２の絶縁膜
を有するゲート電極を形成する工程と、前記第２の絶縁
膜をマスクとして熱酸化により前記ゲート電極の側面及
び半導体基板上に酸化膜を形成する工程と、前記ゲート
電極をマスクとして逆導電型の不純物をイオン注入して
ソース・ドレイン領域を形成する工程と、全面エッチバ
ックにより前記ソース・ドレイン領域上にコンタクトホ
ールを形成し、かつ、前記ゲート電極の側面の酸化膜を
前記ゲート電極の側面に少なくとも一部残す工程と、前
記コンタクトホールを含む表面に導体層を堆積してパタ
ーニングし前記ソース・ドレイン領域と接続する配線を
形成する工程とを含んで構成される。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１（ａ）〜（ｃ）及び図２（ａ）〜
（ｃ）は本発明の一実施例を説明するための工程順に示
した半導体チップの断面図である。
（ｃ）は本発明の一実施例を説明するための工程順に示
した半導体チップの断面図である。
【００１１】まず、図１（ａ）に示すように、シリコン
基板１の表面を熱酸化してゲート酸化膜２を設け、ゲー
ト酸化膜２の上に多結晶シリコン層３、酸化シリコン膜
４、窒化シリコン膜５を順次堆積して設ける。次に、窒
化シリコン膜５の上にフォトレジスト膜６を塗布してパ
ターニングする。
基板１の表面を熱酸化してゲート酸化膜２を設け、ゲー
ト酸化膜２の上に多結晶シリコン層３、酸化シリコン膜
４、窒化シリコン膜５を順次堆積して設ける。次に、窒
化シリコン膜５の上にフォトレジスト膜６を塗布してパ
ターニングする。
【００１２】次に、図１（ｂ）に示すように、フォトレ
ジスト膜６をマスクとして窒化シリコン膜５、酸化シリ
コン膜４、多結晶シリコン層３、ゲート酸化膜２を順次
異方性エッチングし、多結晶シリコン層３をパターニン
グしたゲート電極３ａを形成する。
ジスト膜６をマスクとして窒化シリコン膜５、酸化シリ
コン膜４、多結晶シリコン層３、ゲート酸化膜２を順次
異方性エッチングし、多結晶シリコン層３をパターニン
グしたゲート電極３ａを形成する。
【００１３】次に、図１（ｃ）に示すように、ゲート電
極３ａ及びシリコン基板１の表面を熱酸化して酸化シリ
コン膜を形成し、ゲート電極３ａをマスクとしてシリコ
ン基板１に逆導電型の不純物をイオン注入し、ソース・
ドレイン領域８を形成する。
極３ａ及びシリコン基板１の表面を熱酸化して酸化シリ
コン膜を形成し、ゲート電極３ａをマスクとしてシリコ
ン基板１に逆導電型の不純物をイオン注入し、ソース・
ドレイン領域８を形成する。
【００１４】次に、図２（ａ）に示すように、全面を異
方性エッチングしてソース・ドレイン領域８上の酸化シ
リコン膜７を開口してコンタクトホール９を設ける。
方性エッチングしてソース・ドレイン領域８上の酸化シ
リコン膜７を開口してコンタクトホール９を設ける。
【００１５】次に、図２（ｂ）に示すように、全面にタ
ングステンシリサイド層１０を堆積してソース・ドレイ
ン領域８とオーミック接合を形成する。
ングステンシリサイド層１０を堆積してソース・ドレイ
ン領域８とオーミック接合を形成する。
【００１６】次に、図２（ｃ）に示すように、タングス
テンシリサイド層１０を選択的にエッチングして配線１
０ａを形成し、プログラミングされたメモリ回路を形成
する。
テンシリサイド層１０を選択的にエッチングして配線１
０ａを形成し、プログラミングされたメモリ回路を形成
する。
【００１７】図３は本発明の一実施例を示すレイアウト
図である。コンタクトホール９の形成にフォトリソグラ
フィ工程のマスク目合せマージンを必要とせず、高集積
度が実現できる。
図である。コンタクトホール９の形成にフォトリソグラ
フィ工程のマスク目合せマージンを必要とせず、高集積
度が実現できる。
【００１８】
【発明の効果】本発明では、ソース・ドレイン領域上に
設けるコンタクトホールを、自己整合的に開孔できるた
め、フォトリソグラフィ技術を用いて、コンタクトホー
ルを形成する従来の方法に対してレイアウト上のマージ
ンを見込む必要がなく、従来プロセスでの方法に対し
て、メモリーセル当りの面積を、約１／２に縮小するこ
とができるという効果を有する。
設けるコンタクトホールを、自己整合的に開孔できるた
め、フォトリソグラフィ技術を用いて、コンタクトホー
ルを形成する従来の方法に対してレイアウト上のマージ
ンを見込む必要がなく、従来プロセスでの方法に対し
て、メモリーセル当りの面積を、約１／２に縮小するこ
とができるという効果を有する。
【図１】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図。
した半導体チップの断面図。
【図２】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図。
した半導体チップの断面図。
【図３】本発明の一実施例を示すレイアウト図。
【図４】従来の半導体集積回路の一例を説明するための
レイアウト図及びＡ−Ａ’線断面図。
レイアウト図及びＡ−Ａ’線断面図。
１ シリコン基板 ２ ゲート酸化膜 ３ 多結晶シリコン層 ３ａ ゲート電極 ４，７ 酸化シリコン膜 ５ 窒化シリコン膜 ６ フォトレジスト膜 ８ ソース・ドレイン領域 ９ コンタクトホール １０ タングステンシリサド層 １０ａ 配線 １１ 層間絶縁膜 １２ アルミニウム配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 H01L 21/336 H01L 21/8234 H01L 27/088 H01L 27/112 H01L 29/78
Claims (1)
- 【請求項１】 一導電型半導体基坂上に設けたゲート酸
化膜上に多結晶シリコン層を堆積し前記多結晶シリコン
層の上に第１の絶縁膜及び耐酸化性の第２の絶縁膜を順
次堆積する工程と、前記第２及び第１の絶縁膜並びに多
結晶シリコン層を選択的に同一パターンに順次エッチン
グして、上面に前記第１の絶縁膜及び前記第２の絶縁膜
を有するゲート電極を形成する工程と、前記第２の絶縁
膜をマスクとして熱酸化により前記ゲート電極の側面及
び半導体基板上に酸化膜を形成する工程と、前記ゲート
電極をマスクとして逆導電型の不純物をイオン注入して
ソース・ドレイン領域を形成する工程と、全面エッチバ
ックにより前記ソース・ドレイン領域上にコンタクトホ
ールを形成し、かつ、前記ゲート電極の側面の酸化膜を
前記ゲート電極の側面に少なくとも一部残す工程と、前
記コンタクトホールを含む表面に導体層を堆積してパタ
ーニングし前記ソース・ドレイン領域と接続する配線を
形成する工程とを含むことを特徴とする半導体集積回路
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03120618A JP3104285B2 (ja) | 1991-05-27 | 1991-05-27 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03120618A JP3104285B2 (ja) | 1991-05-27 | 1991-05-27 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04348567A JPH04348567A (ja) | 1992-12-03 |
| JP3104285B2 true JP3104285B2 (ja) | 2000-10-30 |
Family
ID=14790702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03120618A Expired - Fee Related JP3104285B2 (ja) | 1991-05-27 | 1991-05-27 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3104285B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263554A (ja) * | 1994-03-25 | 1995-10-13 | Nec Corp | 半導体装置及びその製造方法 |
| KR100683852B1 (ko) | 2004-07-02 | 2007-02-15 | 삼성전자주식회사 | 반도체 소자의 마스크롬 소자 및 그 형성 방법 |
-
1991
- 1991-05-27 JP JP03120618A patent/JP3104285B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04348567A (ja) | 1992-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000801 |
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