JP3252795B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H—ELECTRICITY
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Description
【０００１】
【発明の属する技術分野】この発明は例えばＳＲＡＭの
ように下層の層間絶縁膜上にポリシリコン配線（抵抗と
して機能する）を形成し、その上に上層の層間絶縁膜を
形成し、その上に形成するＡｌ等金属配線と接続するた
めのコンタクトホールをポリシリコン配線層を貫通して
設け、いわゆるサイドコンタクトさせる半導体装置の製
造方法に関する。
ように下層の層間絶縁膜上にポリシリコン配線（抵抗と
して機能する）を形成し、その上に上層の層間絶縁膜を
形成し、その上に形成するＡｌ等金属配線と接続するた
めのコンタクトホールをポリシリコン配線層を貫通して
設け、いわゆるサイドコンタクトさせる半導体装置の製
造方法に関する。
【０００２】
【従来の技術】半導体装置の従来の製造方法と構造を高
抵抗を負荷とするＳＲＡＭの場合を例に図面を用いて説
明する。図１は工程途中の要部断面図で図２はその後の
工程の同一部分を示す断面図である。 （１）Ｐ型単結晶シリコンでなる半導体基板１の表面に
素子形成領域を確定するフィールド酸化膜２を選択的に
形成し素子形成領域にゲート酸化膜３を形成する。 （２）次に全面に例えば上下面をポリシリコンで挟んだ
ＷＳｉ膜を形成し、それをパターニングしてトランスフ
ァトランジスタＡ、ドライバトランジスタＢ、図外の他
のトランジスタのゲート電極（ゲート配線）４Ａ、４Ｂ
をそれぞれの素子形成領域を２分するように形成する。
ここでドライバトランジスタのゲート電極４Ｂはフィー
ルド酸化膜３をまたぐように伸びて端部はトランスファ
トランジスタの素子形成領域に達している。 （３）次にこれらゲート電極４Ａ，４Ｂとフィールド酸
化膜３とを（その他図外において必要個所に形成したホ
トレジスト膜も）マスクにしてイオン注入により浅く低
濃度にＰを導入してＬＤＤ部５を形成後ＣＶＤにより全
面に酸化膜を形成し、全面異方性ドライエッチングによ
りエッチバックしてゲート電極４Ａ，４Ｂの上面を露出
させるとそれらの端部にサイドウォール６が形成され
る。 （４）次にこのサイドウォール６、ゲート電極４Ａ，４
Ｂおよびフィールド酸化膜３を（その他図外において必
要個所に形成したホトレジスト膜も）マスクにしてイオ
ン注入により比較的深く高濃度にＡｓを導入してソース
・ドレイン領域７を形成する。 （５）次に第１の酸化膜８、第１のＢＰＳＧ９をＣＶＤ
により形成して第１層目の層間絶縁膜とする。なお、第
１のＢＰＳＧ９は厚めに形成して熱処理リフローさせて
なだらかにし、その後全面エッチバックして所定の厚み
を残したものである。 （６）次に、半導体基板１の所定の活性領域に達するコ
ンタクトホール（図示せず）をエッチング形成してスパ
ッタにより表面にＳｉ膜が積層されたＷＳｉ膜を形成し
パターニングしてＶｃｃライン１０Ａ、Ｇｎｄライン１
０Ｂ等の配線を形成すると共に後の工程で形成するポリ
シリコンでなる抵抗のそれより上層の配線との接続のた
めのコンタクト配置予定位置にエッチングストッパ１０
Ｃを形成する。 （７）次に全面にＣＶＤにより第２の酸化膜１１を形成
しこれを２層目の層間絶縁膜とする。その後トランスフ
ァトランジスタＡのドレイン領域７の表面の一部をそこ
へ伸びているドライバトランジスタＢのゲート電極４Ｂ
の端部を含んで露出する共通コンタクトホール１２をド
ライエッチングにより形成し、そこにＰを高濃度にイオ
ン注入する。１３はその注入部分を示す。 （８）次にＣＶＤによりポリシリコン膜を形成し、フォ
トレジスト膜をマスクに後述する負荷抵抗とする部分に
イオン注入によりＰを導入して所定の層抵抗とし、同様
に後述する基準電圧作成用の抵抗とする部分にＰをより
高濃度に導入して所定の層抵抗とし、パターニングして
共通コンタクトホール１２でトランスファトランジスタ
Ａのドレイン領域７とドライバトランジスタＢのゲート
電極４Ｂとに一端が接続した負荷抵抗１４Ａと基準電圧
作成用の抵抗１４Ｂを形成する。なお、基準電圧作成用
の抵抗１４Ｂは両端が上層の配線に接続されるものでそ
の接続点の下方には前述したエッチングストッパ１０Ｃ
が配置されている。 （９）次にＣＶＤにより第３の酸化膜、第２のＢＰＳＧ
膜１６を積層形成し、この２層あわせて３層目の層間絶
縁膜とする。なお、第２のＢＰＳＧ膜１６は厚めに形成
して熱処理リフローさせて表面を滑らかにした後全面エ
ッチバックして所定の厚みを残したものである。 （１０）次に半導体基板１の活性領域に向けてのコンタ
クトホール１７Ａと同時に基準電圧作成用抵抗１４Ｂに
向けてのコンタクトホール１７Ｂをエッチング形成す
る。このエッチングは当初ウェットエッチングで開口部
にテーパを設けその後異方性ドライエッチでエッチング
する。抵抗１４Ｂに向けてのコンタクトホール１７Ｂは
抵抗１４Ｂの表面を露出させてそれ以上に進まない方が
好ましいが半導体基板１の表面に向けての深いエッチン
グを行なっている間にエッチングスピードの差を大きく
とれないのでポリシリコンでなる抵抗１４がエッチング
され、その下の第２の酸化膜もエッチングされ、エッチ
ングスピードの差の大きいＷＳｉでなるエッチングスト
ッパ１０Ｃで止まるものである。即ち別々にエッチング
形成する手間を省き、同時エッチングとし、抵抗１４Ｂ
にはエッチング端面でコンタクトを得ようと（サイドコ
ンタクト）するものである。以上の工程により図１に示
す形状を得る。
抵抗を負荷とするＳＲＡＭの場合を例に図面を用いて説
明する。図１は工程途中の要部断面図で図２はその後の
工程の同一部分を示す断面図である。 （１）Ｐ型単結晶シリコンでなる半導体基板１の表面に
素子形成領域を確定するフィールド酸化膜２を選択的に
形成し素子形成領域にゲート酸化膜３を形成する。 （２）次に全面に例えば上下面をポリシリコンで挟んだ
ＷＳｉ膜を形成し、それをパターニングしてトランスフ
ァトランジスタＡ、ドライバトランジスタＢ、図外の他
のトランジスタのゲート電極（ゲート配線）４Ａ、４Ｂ
をそれぞれの素子形成領域を２分するように形成する。
ここでドライバトランジスタのゲート電極４Ｂはフィー
ルド酸化膜３をまたぐように伸びて端部はトランスファ
トランジスタの素子形成領域に達している。 （３）次にこれらゲート電極４Ａ，４Ｂとフィールド酸
化膜３とを（その他図外において必要個所に形成したホ
トレジスト膜も）マスクにしてイオン注入により浅く低
濃度にＰを導入してＬＤＤ部５を形成後ＣＶＤにより全
面に酸化膜を形成し、全面異方性ドライエッチングによ
りエッチバックしてゲート電極４Ａ，４Ｂの上面を露出
させるとそれらの端部にサイドウォール６が形成され
る。 （４）次にこのサイドウォール６、ゲート電極４Ａ，４
Ｂおよびフィールド酸化膜３を（その他図外において必
要個所に形成したホトレジスト膜も）マスクにしてイオ
ン注入により比較的深く高濃度にＡｓを導入してソース
・ドレイン領域７を形成する。 （５）次に第１の酸化膜８、第１のＢＰＳＧ９をＣＶＤ
により形成して第１層目の層間絶縁膜とする。なお、第
１のＢＰＳＧ９は厚めに形成して熱処理リフローさせて
なだらかにし、その後全面エッチバックして所定の厚み
を残したものである。 （６）次に、半導体基板１の所定の活性領域に達するコ
ンタクトホール（図示せず）をエッチング形成してスパ
ッタにより表面にＳｉ膜が積層されたＷＳｉ膜を形成し
パターニングしてＶｃｃライン１０Ａ、Ｇｎｄライン１
０Ｂ等の配線を形成すると共に後の工程で形成するポリ
シリコンでなる抵抗のそれより上層の配線との接続のた
めのコンタクト配置予定位置にエッチングストッパ１０
Ｃを形成する。 （７）次に全面にＣＶＤにより第２の酸化膜１１を形成
しこれを２層目の層間絶縁膜とする。その後トランスフ
ァトランジスタＡのドレイン領域７の表面の一部をそこ
へ伸びているドライバトランジスタＢのゲート電極４Ｂ
の端部を含んで露出する共通コンタクトホール１２をド
ライエッチングにより形成し、そこにＰを高濃度にイオ
ン注入する。１３はその注入部分を示す。 （８）次にＣＶＤによりポリシリコン膜を形成し、フォ
トレジスト膜をマスクに後述する負荷抵抗とする部分に
イオン注入によりＰを導入して所定の層抵抗とし、同様
に後述する基準電圧作成用の抵抗とする部分にＰをより
高濃度に導入して所定の層抵抗とし、パターニングして
共通コンタクトホール１２でトランスファトランジスタ
Ａのドレイン領域７とドライバトランジスタＢのゲート
電極４Ｂとに一端が接続した負荷抵抗１４Ａと基準電圧
作成用の抵抗１４Ｂを形成する。なお、基準電圧作成用
の抵抗１４Ｂは両端が上層の配線に接続されるものでそ
の接続点の下方には前述したエッチングストッパ１０Ｃ
が配置されている。 （９）次にＣＶＤにより第３の酸化膜、第２のＢＰＳＧ
膜１６を積層形成し、この２層あわせて３層目の層間絶
縁膜とする。なお、第２のＢＰＳＧ膜１６は厚めに形成
して熱処理リフローさせて表面を滑らかにした後全面エ
ッチバックして所定の厚みを残したものである。 （１０）次に半導体基板１の活性領域に向けてのコンタ
クトホール１７Ａと同時に基準電圧作成用抵抗１４Ｂに
向けてのコンタクトホール１７Ｂをエッチング形成す
る。このエッチングは当初ウェットエッチングで開口部
にテーパを設けその後異方性ドライエッチでエッチング
する。抵抗１４Ｂに向けてのコンタクトホール１７Ｂは
抵抗１４Ｂの表面を露出させてそれ以上に進まない方が
好ましいが半導体基板１の表面に向けての深いエッチン
グを行なっている間にエッチングスピードの差を大きく
とれないのでポリシリコンでなる抵抗１４がエッチング
され、その下の第２の酸化膜もエッチングされ、エッチ
ングスピードの差の大きいＷＳｉでなるエッチングスト
ッパ１０Ｃで止まるものである。即ち別々にエッチング
形成する手間を省き、同時エッチングとし、抵抗１４Ｂ
にはエッチング端面でコンタクトを得ようと（サイドコ
ンタクト）するものである。以上の工程により図１に示
す形状を得る。
【０００３】（１１）次に図２に示すようにスパッタに
よりＴｉ／ＴｉＮの積層膜１８Ａを形成する。 （１２）次にＮ2雰囲気中でアニールしてＴｉとＳｉを
反応させコンタクトを得る。アニール条件はランプアニ
ール、６５０℃、６０秒である。 （１３）次に、スパッタによりＡｌ膜（Ａｌ−Ｃｕ−Ｓ
ｉ）１８、ＴｉＮ膜１８Ｂを順次形成し、これら積層膜
１８Ａ，１８，１８Ｂをパターニングしてコンタクトホ
ール１７Ａを介してトランスファトランジスタＡにつな
がるデジット線とか抵抗１４Ｂにコンタクトホール１７
Ｂを介してつながる配線等を形成する。 （１４）その後ＰＳＧ膜２０とＳｉＮ膜２１とをカバー
膜として形成し、パッド部（図示せず）の開口その他必
要な工事をへてＳＲＡＭは完成する。
よりＴｉ／ＴｉＮの積層膜１８Ａを形成する。 （１２）次にＮ2雰囲気中でアニールしてＴｉとＳｉを
反応させコンタクトを得る。アニール条件はランプアニ
ール、６５０℃、６０秒である。 （１３）次に、スパッタによりＡｌ膜（Ａｌ−Ｃｕ−Ｓ
ｉ）１８、ＴｉＮ膜１８Ｂを順次形成し、これら積層膜
１８Ａ，１８，１８Ｂをパターニングしてコンタクトホ
ール１７Ａを介してトランスファトランジスタＡにつな
がるデジット線とか抵抗１４Ｂにコンタクトホール１７
Ｂを介してつながる配線等を形成する。 （１４）その後ＰＳＧ膜２０とＳｉＮ膜２１とをカバー
膜として形成し、パッド部（図示せず）の開口その他必
要な工事をへてＳＲＡＭは完成する。
【０００４】
【発明が解決しようとする課題】上記従来の製造方法で
は半導体基板１の表面に向け穿たれるコンタクトホール
１７Ａともっと上層のポリシリコンでなる抵抗１４Ｂに
向け穿たれるコンタクトホール１７Ｂを同一のエッチン
グ工程として工程を簡略にしている。しかしながら現状
では酸化膜でなる層間絶縁膜に対するエッチングスピー
ドとポリシリコン膜でなる抵抗１４Ｂに対するエッチン
グスピードとの差を大きく出来ないので同時にエッチン
グすると抵抗１４Ｂに向けてのコンタクトホール１７Ｂ
が先に開き、その後半導体基板１の表面に向けてコンタ
クトホール１７Ａが開くまで抵抗１４Ｂがエッチングさ
れ裏まで貫通する。そこでサイドコンタクトにより接続
しなければならないが、従来充分なコンタクトがえられ
ない場合があり抵抗１４Ｂの決定する基準電圧がばらつ
き特性上の不具合となることがあった。上記したアニー
ルの条件はもともと半導体基板の活性領域にＴｉ／Ｔｉ
Ｎでなるバリヤ膜を表面コンタクトさせるに適した条件
をそのまま適用しているものである。そこで本発明者は
ポリシリコン膜に対するサイドコンタクトの場合の条件
を種々検討した結果この発明の方法を見出した。
は半導体基板１の表面に向け穿たれるコンタクトホール
１７Ａともっと上層のポリシリコンでなる抵抗１４Ｂに
向け穿たれるコンタクトホール１７Ｂを同一のエッチン
グ工程として工程を簡略にしている。しかしながら現状
では酸化膜でなる層間絶縁膜に対するエッチングスピー
ドとポリシリコン膜でなる抵抗１４Ｂに対するエッチン
グスピードとの差を大きく出来ないので同時にエッチン
グすると抵抗１４Ｂに向けてのコンタクトホール１７Ｂ
が先に開き、その後半導体基板１の表面に向けてコンタ
クトホール１７Ａが開くまで抵抗１４Ｂがエッチングさ
れ裏まで貫通する。そこでサイドコンタクトにより接続
しなければならないが、従来充分なコンタクトがえられ
ない場合があり抵抗１４Ｂの決定する基準電圧がばらつ
き特性上の不具合となることがあった。上記したアニー
ルの条件はもともと半導体基板の活性領域にＴｉ／Ｔｉ
Ｎでなるバリヤ膜を表面コンタクトさせるに適した条件
をそのまま適用しているものである。そこで本発明者は
ポリシリコン膜に対するサイドコンタクトの場合の条件
を種々検討した結果この発明の方法を見出した。
【０００５】
【課題を解決するための手段】半導体基板上に下層の層
間絶縁膜を形成し、その上にポリシリコン膜でなる配線
を形成し、それを覆う上層の層間絶縁膜を形成し、前記
上層および下層の層間絶縁膜を貫通して半導体基板表面
の活性領域に達する第１のコンタクトホールと前記上層
の層間絶縁膜および前記配線をなすポリシリコン膜を貫
通する第２のコンタクトホールを同時にドライエッチン
グで形成し、その上にＴｉ／ＴｉＮ積層膜を形成し、ア
ニール処理によりＴｉ／ＴｉＮ積層膜を活性領域に表面
コンタクトさせると共にポリシリコン膜にサイドコンタ
クトさせる半導体装置の製造方法において、前記アニー
ル処理の温度を６１０℃〜６３０℃と低くした。アニー
ル温度が６３０℃を超えて高すぎるとこのようなサイド
コンタクトの場合コンタクト抵抗が大きくなりばらつき
も大きくなることを見出した。また、６１０℃に満たな
い低い温度では、半導体基板とのコンタクトもポリシリ
コン膜のサイドコンタクトの部分も温度が低いほどコン
タクト抵抗が高くなる傾向が見られる。
間絶縁膜を形成し、その上にポリシリコン膜でなる配線
を形成し、それを覆う上層の層間絶縁膜を形成し、前記
上層および下層の層間絶縁膜を貫通して半導体基板表面
の活性領域に達する第１のコンタクトホールと前記上層
の層間絶縁膜および前記配線をなすポリシリコン膜を貫
通する第２のコンタクトホールを同時にドライエッチン
グで形成し、その上にＴｉ／ＴｉＮ積層膜を形成し、ア
ニール処理によりＴｉ／ＴｉＮ積層膜を活性領域に表面
コンタクトさせると共にポリシリコン膜にサイドコンタ
クトさせる半導体装置の製造方法において、前記アニー
ル処理の温度を６１０℃〜６３０℃と低くした。アニー
ル温度が６３０℃を超えて高すぎるとこのようなサイド
コンタクトの場合コンタクト抵抗が大きくなりばらつき
も大きくなることを見出した。また、６１０℃に満たな
い低い温度では、半導体基板とのコンタクトもポリシリ
コン膜のサイドコンタクトの部分も温度が低いほどコン
タクト抵抗が高くなる傾向が見られる。
【０００６】
【発明の実施の形態】この発明の製造方法は半導体基板
上に下層の層間絶縁膜を形成し、その上にポリシリコン
膜でなる配線を形成し、それを覆う上層の層間絶縁膜を
形成し、前記上層および下層の層間絶縁膜を貫通して半
導体基板表面の活性領域に達する第１のコンタクトホー
ルと上層の層間絶縁膜および前記配線をなすポリシリコ
ン膜を貫通する第２のコンタクトホールを同時にドライ
エッチングで形成し、そこにＴｉ／ＴｉＮ積層膜をバリ
ア層として形成しコンタクトをとる半導体装置に適用す
るものである。後述する実施例ではＳＲＡＭを例に説明
するがそれに限定されるものではない。
上に下層の層間絶縁膜を形成し、その上にポリシリコン
膜でなる配線を形成し、それを覆う上層の層間絶縁膜を
形成し、前記上層および下層の層間絶縁膜を貫通して半
導体基板表面の活性領域に達する第１のコンタクトホー
ルと上層の層間絶縁膜および前記配線をなすポリシリコ
ン膜を貫通する第２のコンタクトホールを同時にドライ
エッチングで形成し、そこにＴｉ／ＴｉＮ積層膜をバリ
ア層として形成しコンタクトをとる半導体装置に適用す
るものである。後述する実施例ではＳＲＡＭを例に説明
するがそれに限定されるものではない。
【０００７】Ｔｉ／ＴｉＮ積層膜を形成後アニール処理
を行なう。この発明の特徴はアニールの条件にある。ア
ニール温度が６１０℃〜６３０℃が適当である。雰囲気
はＮ２で、通常ランプ加熱による急速加熱の毎葉処理で
行ない、昇温後６０〜１００秒保持する。複数ウェーハ
を同時にバッチ処理する場合は保持時間はもっと長くし
ても良い。
を行なう。この発明の特徴はアニールの条件にある。ア
ニール温度が６１０℃〜６３０℃が適当である。雰囲気
はＮ２で、通常ランプ加熱による急速加熱の毎葉処理で
行ない、昇温後６０〜１００秒保持する。複数ウェーハ
を同時にバッチ処理する場合は保持時間はもっと長くし
ても良い。
【０００８】その後Ａｌを主とする膜（例えばＣｕ，Ｓ
ｉ入りＡｌ）を形成し、その膜と共にＴｉ／ＴｉＮ積層
膜をパターニングしてＡｌ配線を形成する。
ｉ入りＡｌ）を形成し、その膜と共にＴｉ／ＴｉＮ積層
膜をパターニングしてＡｌ配線を形成する。
【実施例】この発明の一実施例を図面を用いて説明す
る。製造する半導体装置もその構成部位も図１，Ｂに示
す従来とかわらないので図面を共用する。 （１）図１に示す中間加工体を準備するまでは従来の製
造方法と同じなので説明を略す。 （２）図１に示す構造を得た後、図２に示すようにスパ
ッタによりＴｉ／ＴｉＮの積層膜１８Ａを形成する。Ｔ
ｉは０．０８μｍ、ＴｉＮは０．１μｍの厚みである。
なお、ＴｉＮのスパッタ成膜はＮ２ガスを含む雰囲気中
でＴｉをスパッタするものである。 （３）次にＮ2雰囲気中でアニールしてＴｉとＳｉを反
応させコンタクトを得る。アニール条件はランプアニー
ル、６２０℃、６０秒である。 （４）以後従来と同様に、スパッタによりＡｌ膜（Ａｌ
−Ｃｕ−Ｓｉ）１８、ＴｉＮ膜１８Ｂを順次形成し、こ
れら積層膜１８Ａ，１８，１８Ｂをパターニングしてコ
ンタクトホール１７Ａを介してトランスファトランジス
タＡにつながるデジット線とか抵抗１４Ｂにコンタクト
ホール１７Ｂを介してつながる配線等を形成し、残りの
必要な工程をへてＳＲＡＭは完成する。
る。製造する半導体装置もその構成部位も図１，Ｂに示
す従来とかわらないので図面を共用する。 （１）図１に示す中間加工体を準備するまでは従来の製
造方法と同じなので説明を略す。 （２）図１に示す構造を得た後、図２に示すようにスパ
ッタによりＴｉ／ＴｉＮの積層膜１８Ａを形成する。Ｔ
ｉは０．０８μｍ、ＴｉＮは０．１μｍの厚みである。
なお、ＴｉＮのスパッタ成膜はＮ２ガスを含む雰囲気中
でＴｉをスパッタするものである。 （３）次にＮ2雰囲気中でアニールしてＴｉとＳｉを反
応させコンタクトを得る。アニール条件はランプアニー
ル、６２０℃、６０秒である。 （４）以後従来と同様に、スパッタによりＡｌ膜（Ａｌ
−Ｃｕ−Ｓｉ）１８、ＴｉＮ膜１８Ｂを順次形成し、こ
れら積層膜１８Ａ，１８，１８Ｂをパターニングしてコ
ンタクトホール１７Ａを介してトランスファトランジス
タＡにつながるデジット線とか抵抗１４Ｂにコンタクト
ホール１７Ｂを介してつながる配線等を形成し、残りの
必要な工程をへてＳＲＡＭは完成する。
【０００９】この実施例によればアニール温度を低くし
たのでポリシリコン膜にＴｉ／ＴｉＮ膜を良好にサイド
コンタクトさせることが出来る。
たのでポリシリコン膜にＴｉ／ＴｉＮ膜を良好にサイド
コンタクトさせることが出来る。
【００１０】
【発明の効果】以上説明したように、この発明の製造方
法によればポリシリコン膜でなる配線上に層間絶縁膜を
配し、層間絶縁膜にコンタクトホールを設けてその上に
下側にＴｉ／ＴｉＮ積層膜を有する上層配線を配するに
際してコンタクトホールがポリシリコン膜でなる配線を
貫通して形成されてサイドコンタクトとする場合にも安
定したコンタクトが得られる。
法によればポリシリコン膜でなる配線上に層間絶縁膜を
配し、層間絶縁膜にコンタクトホールを設けてその上に
下側にＴｉ／ＴｉＮ積層膜を有する上層配線を配するに
際してコンタクトホールがポリシリコン膜でなる配線を
貫通して形成されてサイドコンタクトとする場合にも安
定したコンタクトが得られる。
【図１】 この発明の一実施例および従来例の一工程を
示す断面図。
示す断面図。
【図２】 上に引き続く工程を示す断面図。
１ 半導体基板 ８ 第１の酸化膜（下層の層間絶縁膜） ９ 第１のＢＰＳＧ膜（下層の層間絶縁膜） １１ 第２の酸化膜（下層の層間絶縁膜） １４Ｂ 抵抗（ポリシリコン膜でなる配線） １５ 第３の酸化膜（上層の層間絶縁膜） １６ 第２のＢＰＳＧ膜（上層の層間絶縁膜） ７ ソース・ドレイン（活性領域） １７Ａ 活性領域に達するコンタクトホール（第１のコ
ンタクトホール） １７Ｂ 抵抗に向けてのコンタクトホール（第２のコン
タクトホール） １８Ａ Ｔｉ／ＴｉＮ積層膜 １８ Ａｌ−Ｃｕ−Ｓｉ膜（Ａｌを主とする膜）
ンタクトホール） １７Ｂ 抵抗に向けてのコンタクトホール（第２のコン
タクトホール） １８Ａ Ｔｉ／ＴｉＮ積層膜 １８ Ａｌ−Ｃｕ−Ｓｉ膜（Ａｌを主とする膜）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (3)
- 【請求項１】半導体基板上に下層の層間絶縁膜を形成
し、 その上にポリシリコン膜でなる配線を形成し、 それを覆う上層の層間絶縁膜を形成し、 前記上層および下層の層間絶縁膜を貫通して半導体基板
表面の活性領域に達する第１のコンタクトホールと前記
上層の層間絶縁膜および前記配線をなすポリシリコン膜
を貫通する第２のコンタクトホールを同時にドライエッ
チングで形成し、 その上にＴｉ／ＴｉＮ積層膜を形成し、 アニール処理により前記Ｔｉ／ＴｉＮ積層膜を前記活性
領域に表面コンタクトさせると共に前記ポリシリコン膜
にサイドコンタクトさせる半導体装置の製造方法におい
て、 前記アニール処理の温度が６１０℃〜６３０℃であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】前記アニール処理がＮ2ガス雰囲気中で行
なうランプアニール処理である請求項１に記載の半導体
装置の製造方法。 - 【請求項３】その後Ａｌを主とする膜を形成し、その膜
と共に前記Ｔｉ／ＴｉＮ積層膜をパターニングしてＡｌ
配線を形成する請求項１または２に記載の半導体装置の
製造方法。
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|---|---|---|---|
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| US09/320,971 US6117792A (en) | 1998-05-27 | 1999-05-27 | Method for manufacturing semiconductor device |
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| US9022841B2 (en) | 2013-05-08 | 2015-05-05 | Outerwall Inc. | Coin counting and/or sorting machines and associated systems and methods |
| US9129294B2 (en) | 2012-02-06 | 2015-09-08 | Outerwall Inc. | Coin counting machines having coupon capabilities, loyalty program capabilities, advertising capabilities, and the like |
| US9594982B2 (en) | 2012-06-05 | 2017-03-14 | Coinstar, Llc | Optical coin discrimination systems and methods for use with consumer-operated kiosks and the like |
| US10346819B2 (en) | 2015-11-19 | 2019-07-09 | Coinstar Asset Holdings, Llc | Mobile device applications, other applications and associated kiosk-based systems and methods for facilitating coin saving |
| US10600069B2 (en) | 2010-11-01 | 2020-03-24 | Cardpool, Inc. | Gift card exchange kiosks and associated methods of use |
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|---|---|---|---|---|
| JP4677654B2 (ja) * | 2000-04-19 | 2011-04-27 | 日本電気株式会社 | 透過型液晶表示装置及びその製造方法 |
| US7166904B2 (en) * | 2004-02-03 | 2007-01-23 | International Business Machines Corporation | Structure and method for local resistor element in integrated circuit technology |
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|---|---|---|---|---|
| US5521113A (en) * | 1995-03-16 | 1996-05-28 | United Microelectronics Corporation | Process for forming a butting contact through a gate electrode |
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-
1998
- 1998-05-27 JP JP14548098A patent/JP3252795B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-26 KR KR1019990019057A patent/KR100297143B1/ko not_active IP Right Cessation
- 1999-05-27 US US09/320,971 patent/US6117792A/en not_active Expired - Lifetime
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| US9129294B2 (en) | 2012-02-06 | 2015-09-08 | Outerwall Inc. | Coin counting machines having coupon capabilities, loyalty program capabilities, advertising capabilities, and the like |
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| JPH11340327A (ja) | 1999-12-10 |
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