JP2753849B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2753849B2 JP2753849B2 JP1068866A JP6886689A JP2753849B2 JP 2753849 B2 JP2753849 B2 JP 2753849B2 JP 1068866 A JP1068866 A JP 1068866A JP 6886689 A JP6886689 A JP 6886689A JP 2753849 B2 JP2753849 B2 JP 2753849B2
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- polycrystalline silicon
- semiconductor device
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Description
【発明の詳細な説明】 ［概 要］ ゲート電極は多結晶シリコン層と金属層又は金属シリ
サイド層との二層構造により形成して、トランジスタ特
性の安定化及びゲート電極の低抵抗化を計り、半導体基
板に形成されたｎ型及びｐ型不純物拡散領域との接続は
前記多結晶シリコン層が除去された前記金属層又は金属
シリサイド層単層のゲート電極配線により形成して、ｎ
型領域とｐ型領域との直接接続を可能とし、又、配線の
より低抵抗化を計ることにより、極めて高集積且つ高速
な半導体集積回路の形成を可能とした半導体装置。
サイド層との二層構造により形成して、トランジスタ特
性の安定化及びゲート電極の低抵抗化を計り、半導体基
板に形成されたｎ型及びｐ型不純物拡散領域との接続は
前記多結晶シリコン層が除去された前記金属層又は金属
シリサイド層単層のゲート電極配線により形成して、ｎ
型領域とｐ型領域との直接接続を可能とし、又、配線の
より低抵抗化を計ることにより、極めて高集積且つ高速
な半導体集積回路の形成を可能とした半導体装置。
［産業上の利用分野］ 本発明はMIS及びバイ・MIS型半導体装置に係り、特に
低抵抗な二層構造からなるゲート電極を有する半導体装
置において、同時に半導体基板に形成されたｎ型及びｐ
型不純物拡散領域との容易な接続を実現した高集積且つ
高速な半導体集積回路の形成を可能とする半導体装置に
関する。
低抵抗な二層構造からなるゲート電極を有する半導体装
置において、同時に半導体基板に形成されたｎ型及びｐ
型不純物拡散領域との容易な接続を実現した高集積且つ
高速な半導体集積回路の形成を可能とする半導体装置に
関する。
LSI、超LSI等、極度に高集積化されるMIS及びバイ・M
IS型半導体装置においては、素子の微細化が進むにつ
れ、ゲート電極は低抵抗化のため多結晶シリコン層と金
属層又は金属シリサイド層との二層構造により形成され
るようになり、高集積化のため、レイアウト上同時にゲ
ート電極配線を使用して、半導体基板に形成されたｎ型
及びｐ型不純物拡散領域との接続を取りたい場合が生じ
てくる。しかし、従来技術では、高温熱処理により、ｎ
型及びｐ型多結晶シリコン層を不純物が拡散するため半
導体基板に形成されたｎ型及びｐ型不純物拡散領域との
接続部にpn接合が形成されコンタクトを取ることが不可
能であるという問題があった。そこで高集積且つ高速な
半導体集積回路を得るために低抵抗化なゲート電極配線
により半導体基板に形成されたｎ型及びｐ型不純物拡散
領域へ直接接続できる手段が要望されている。
IS型半導体装置においては、素子の微細化が進むにつ
れ、ゲート電極は低抵抗化のため多結晶シリコン層と金
属層又は金属シリサイド層との二層構造により形成され
るようになり、高集積化のため、レイアウト上同時にゲ
ート電極配線を使用して、半導体基板に形成されたｎ型
及びｐ型不純物拡散領域との接続を取りたい場合が生じ
てくる。しかし、従来技術では、高温熱処理により、ｎ
型及びｐ型多結晶シリコン層を不純物が拡散するため半
導体基板に形成されたｎ型及びｐ型不純物拡散領域との
接続部にpn接合が形成されコンタクトを取ることが不可
能であるという問題があった。そこで高集積且つ高速な
半導体集積回路を得るために低抵抗化なゲート電極配線
により半導体基板に形成されたｎ型及びｐ型不純物拡散
領域へ直接接続できる手段が要望されている。
［従来の技術］ 第５図は従来技術による半導体装置における問題点を
示す模式側断面図である。51はｐ−型シリコン（Si）基
板、52はｎ−型不純物ウエル領域、53はｐ型チャネルス
トッパー領域、54はｎ型チャネルストッパー領域、55は
フィールド酸化膜、57aはｎ＋型多結晶シリコン層、57b
はｐ＋型多結晶シリコン層、58はタングステンシリサイ
ド層、59はｎ＋型ソースドレイン領域、60はｐ＋型ソー
スドレイン領域、64は拡散したｐ＋型不純物領域、65は
拡散したｎ＋型不純物領域を示している。
示す模式側断面図である。51はｐ−型シリコン（Si）基
板、52はｎ−型不純物ウエル領域、53はｐ型チャネルス
トッパー領域、54はｎ型チャネルストッパー領域、55は
フィールド酸化膜、57aはｎ＋型多結晶シリコン層、57b
はｐ＋型多結晶シリコン層、58はタングステンシリサイ
ド層、59はｎ＋型ソースドレイン領域、60はｐ＋型ソー
スドレイン領域、64は拡散したｐ＋型不純物領域、65は
拡散したｎ＋型不純物領域を示している。
同図においては、プロセス中の高温熱処理により、ｎ
＋型及びｐ＋型多結晶シリコン層（57a、57b）内をｎ＋
型及びｐ＋型不純物が拡散し、ｎ＋型及びｐ＋型多結晶
シリコン層（57a、57b）とｎ＋型及びｐ＋型ソースドレ
イン領域（59、60）との接続部にそれぞれ反対導電型の
不純物領域（64、65）が形成されることになる。すなは
ち同接続部にpn接合が形成されコンタクトが取れないこ
とになる。このため従来では低抵抗化のため多結晶シリ
コン層と金属層又は金属シリサイド層との二層構造によ
り形成されたゲート電極配線を使用して、半導体基板に
形成されたｎ型及びｐ型不純物拡散領域との接続は取ら
れていない。
＋型及びｐ＋型多結晶シリコン層（57a、57b）内をｎ＋
型及びｐ＋型不純物が拡散し、ｎ＋型及びｐ＋型多結晶
シリコン層（57a、57b）とｎ＋型及びｐ＋型ソースドレ
イン領域（59、60）との接続部にそれぞれ反対導電型の
不純物領域（64、65）が形成されることになる。すなは
ち同接続部にpn接合が形成されコンタクトが取れないこ
とになる。このため従来では低抵抗化のため多結晶シリ
コン層と金属層又は金属シリサイド層との二層構造によ
り形成されたゲート電極配線を使用して、半導体基板に
形成されたｎ型及びｐ型不純物拡散領域との接続は取ら
れていない。
第４図は従来の半導体装置の模式側断面図である。同
図において、51はｐ−型シリコン（Si）基板、52はｎ−
型不純物ウエル領域、53はｐ型チャネルストッパー領
域、54はｎ型チャネルストッパー領域、55はフィールド
酸化膜、56はゲート酸化膜、57は多結晶シリコン層、58
はタングステンシリサイド層、59はｎ＋型ソースドレイ
ン領域、60はｐ＋型ソースドレイン領域、61はブロック
用酸化膜、62は燐珪酸ガラス（PSG）膜,63はAl配線を示
している。この従来の半導体装置においては、低抵抗化
のため多結晶シリコン層と金属層又は金属シリサイド層
との二層構造により形成されたゲート電極配線（57、5
8）を使用して、Ｐ−型シリコン（Si）基板51に形成さ
れたｎ＋型及びｐ＋型ソースドレイン領域（59、60）と
の接続が取れないために、Al配線63を使用してｎ＋型及
びｐ＋型ソースドレイン領域（59、60）との接続を取
り、且つゲート電極配線（57、58）上にコンタクト領域
を設けてAl配線63により接続を取っている。このコンタ
クト領域が必要なため高集積化には問題がある。又、レ
イアウト上ゲート電極配線（57、58）を使用したい場
合、配線抵抗をいまいち低下させることができなかっ
た。
図において、51はｐ−型シリコン（Si）基板、52はｎ−
型不純物ウエル領域、53はｐ型チャネルストッパー領
域、54はｎ型チャネルストッパー領域、55はフィールド
酸化膜、56はゲート酸化膜、57は多結晶シリコン層、58
はタングステンシリサイド層、59はｎ＋型ソースドレイ
ン領域、60はｐ＋型ソースドレイン領域、61はブロック
用酸化膜、62は燐珪酸ガラス（PSG）膜,63はAl配線を示
している。この従来の半導体装置においては、低抵抗化
のため多結晶シリコン層と金属層又は金属シリサイド層
との二層構造により形成されたゲート電極配線（57、5
8）を使用して、Ｐ−型シリコン（Si）基板51に形成さ
れたｎ＋型及びｐ＋型ソースドレイン領域（59、60）と
の接続が取れないために、Al配線63を使用してｎ＋型及
びｐ＋型ソースドレイン領域（59、60）との接続を取
り、且つゲート電極配線（57、58）上にコンタクト領域
を設けてAl配線63により接続を取っている。このコンタ
クト領域が必要なため高集積化には問題がある。又、レ
イアウト上ゲート電極配線（57、58）を使用したい場
合、配線抵抗をいまいち低下させることができなかっ
た。
［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示され
るように、極めて高集積且つ高速な半導体集積回路を得
るために必要とされるゲート電極配線の低抵抗化のため
に、多結晶シリコン層と金属層又は金属シリサイド層と
の二層構造により形成されたゲート電極配線を使用し
て、半導体基板に形成されたｎ型及びｐ型不純物拡散領
域との接続を取ることが不可能であったことである。
るように、極めて高集積且つ高速な半導体集積回路を得
るために必要とされるゲート電極配線の低抵抗化のため
に、多結晶シリコン層と金属層又は金属シリサイド層と
の二層構造により形成されたゲート電極配線を使用し
て、半導体基板に形成されたｎ型及びｐ型不純物拡散領
域との接続を取ることが不可能であったことである。
［問題点を解決するための手段］ 上記問題点は、ゲート電極は多結晶シリコン層と金属
層又は金属シリサイド層との二層構造からなり、半導体
基板に形成された不純物拡散領域との接続は前記多結晶
シリコン層が除去された前記金属層又は金属シリサイド
層単層のゲート電極配線からなる本発明の半導体装置に
よって解決される。
層又は金属シリサイド層との二層構造からなり、半導体
基板に形成された不純物拡散領域との接続は前記多結晶
シリコン層が除去された前記金属層又は金属シリサイド
層単層のゲート電極配線からなる本発明の半導体装置に
よって解決される。
［作 用］ 即ち本発明の半導体装置においては、ゲート電極は多
結晶シリコン層と金属層又は金属シリサイド層との二層
構造により形成され、半導体基板に形成されたｎ型及び
ｐ型不純物拡散領域との接続は前記多結晶シリコン層が
除去された前記金属層又は金属シリサイド層単層のゲー
ト電極配線により形成された構造を持っている。したが
って、ゲート電極は多結晶シリコン層と金属層又は金属
シリサイド層との二層構造により形成されることによ
り、トランジスタ特性の安定化及びゲート電極の低抵抗
化を計ることが可能となり、半導体基板に形成されたｎ
型及びｐ型不純物拡散領域との接続は前記多結晶シリコ
ン層が除去された前記金属層又は金属シリサイド層単層
のゲート電極配線により形成されることにより、前記金
属層又は金属シリサイド層中は不純物が拡散することが
ないため、ｎ型及びｐ型不純物拡散領域への直接接続が
可能となり、さらに前記金属層又は金属シリサイド層単
層による配線を使用することができることになりいっそ
う低抵抗化を計ることができる半導体装置が実現できる
ため、極めて高集積且つ高速性を併せ持つ半導体集積回
路を得ることができるようになる。
結晶シリコン層と金属層又は金属シリサイド層との二層
構造により形成され、半導体基板に形成されたｎ型及び
ｐ型不純物拡散領域との接続は前記多結晶シリコン層が
除去された前記金属層又は金属シリサイド層単層のゲー
ト電極配線により形成された構造を持っている。したが
って、ゲート電極は多結晶シリコン層と金属層又は金属
シリサイド層との二層構造により形成されることによ
り、トランジスタ特性の安定化及びゲート電極の低抵抗
化を計ることが可能となり、半導体基板に形成されたｎ
型及びｐ型不純物拡散領域との接続は前記多結晶シリコ
ン層が除去された前記金属層又は金属シリサイド層単層
のゲート電極配線により形成されることにより、前記金
属層又は金属シリサイド層中は不純物が拡散することが
ないため、ｎ型及びｐ型不純物拡散領域への直接接続が
可能となり、さらに前記金属層又は金属シリサイド層単
層による配線を使用することができることになりいっそ
う低抵抗化を計ることができる半導体装置が実現できる
ため、極めて高集積且つ高速性を併せ持つ半導体集積回
路を得ることができるようになる。
［実施例］ 以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の半導体装置における第１の実施例の
模式側断面図、第２図は本発明の半導体装置における第
２の実施例の模式側断面図、第３図（ａ）〜（ｅ）は本
発明の半導体装置における製造方法の一実施例の工程断
面図である。
模式側断面図、第２図は本発明の半導体装置における第
２の実施例の模式側断面図、第３図（ａ）〜（ｅ）は本
発明の半導体装置における製造方法の一実施例の工程断
面図である。
全図を通じ同一対象物は同一符号で示す。
第１図はｐ型シリコン（Si）基板を用いた際の本発明
の半導体装置における第１の実施例の模式側断面図で、
１は1015cm-3程度のｐ−型シリコン（Si）基板、２は10
16cm-3程度のｎ−型不純物ウエル領域、３は1017cm-3程
度のｐ型チャネルストッパー領域、４は1017cm-3程度の
ｎ型チャネルストッパー領域、５は600nm程度のフィー
ルド酸化膜、６は20nm程度のゲート酸化膜、７は150nm
程度の多結晶シリコン層、８は150nm程度のタングステ
ンシリサイド層、９は1020cm-3程度のｎ＋型ソースドレ
イン領域、9aはｎ＋型ソースドレイン領域の一部となる
ｎ＋型不純物拡散領域、10は1020cm-3程度のｐ＋型ソー
スドレイン領域、10aはｐ＋型ソースドレイン領域の一
部となるｐ＋型不純物拡散領域、11は50nm程度のブロッ
ク用酸化膜、12は800nm程度の燐珪酸ガラス（PSG）膜、
13は１μｍ程度のAl配線を示す。
の半導体装置における第１の実施例の模式側断面図で、
１は1015cm-3程度のｐ−型シリコン（Si）基板、２は10
16cm-3程度のｎ−型不純物ウエル領域、３は1017cm-3程
度のｐ型チャネルストッパー領域、４は1017cm-3程度の
ｎ型チャネルストッパー領域、５は600nm程度のフィー
ルド酸化膜、６は20nm程度のゲート酸化膜、７は150nm
程度の多結晶シリコン層、８は150nm程度のタングステ
ンシリサイド層、９は1020cm-3程度のｎ＋型ソースドレ
イン領域、9aはｎ＋型ソースドレイン領域の一部となる
ｎ＋型不純物拡散領域、10は1020cm-3程度のｐ＋型ソー
スドレイン領域、10aはｐ＋型ソースドレイン領域の一
部となるｐ＋型不純物拡散領域、11は50nm程度のブロッ
ク用酸化膜、12は800nm程度の燐珪酸ガラス（PSG）膜、
13は１μｍ程度のAl配線を示す。
同図において、ゲート電極は多結晶シリコン層７及び
タングステンシリサイド層８の二層構造により形成され
ており、トランジスタ特性の安定化及びゲート電極の低
抵抗化を計っている。一方、ｐ−型シリコン（Si）基板
１に形成されたｎ＋型及びｐ＋型ソースドレイン領域
（９、10）との接続は多結晶シリコン層７が除去された
タングステンシリサイド層８単層により形成されてお
り、良好なオーミックコンタクトの直接接続が可能であ
る。さらにタングステンシリサイド層８単層による配線
を使用しており、極めて低抵抗化な配線を得ることがで
きる。実施例のようにゲート電極と不純物拡散領域を直
接接続することは高集積且つ高速なSRAMの構成に極めて
有効である。
タングステンシリサイド層８の二層構造により形成され
ており、トランジスタ特性の安定化及びゲート電極の低
抵抗化を計っている。一方、ｐ−型シリコン（Si）基板
１に形成されたｎ＋型及びｐ＋型ソースドレイン領域
（９、10）との接続は多結晶シリコン層７が除去された
タングステンシリサイド層８単層により形成されてお
り、良好なオーミックコンタクトの直接接続が可能であ
る。さらにタングステンシリサイド層８単層による配線
を使用しており、極めて低抵抗化な配線を得ることがで
きる。実施例のようにゲート電極と不純物拡散領域を直
接接続することは高集積且つ高速なSRAMの構成に極めて
有効である。
第２図は本発明の半導体装置における第２の実施例の
模式側断面図を示している。１〜13は第１図と同じ物
を、14はキャパシター絶縁膜（酸化膜）を示している。
模式側断面図を示している。１〜13は第１図と同じ物
を、14はキャパシター絶縁膜（酸化膜）を示している。
同図においては、多結晶シリコン層７及びタングステ
ンシリサイド層８の二層構造によるゲート電極の形成、
タングステンシリサイド層８単層によるｎ＋型及びｐ＋
型ソースドレイン領域（９、10）との直接接続の形成の
他に多結晶シリコン層７からなる下層電極とタングステ
ンシリサイド層８からなる上層電極とが薄い絶縁膜で分
離された容量（キャパシター）をも容易に形成してお
り、アナログ用集積回路にも適用できる。
ンシリサイド層８の二層構造によるゲート電極の形成、
タングステンシリサイド層８単層によるｎ＋型及びｐ＋
型ソースドレイン領域（９、10）との直接接続の形成の
他に多結晶シリコン層７からなる下層電極とタングステ
ンシリサイド層８からなる上層電極とが薄い絶縁膜で分
離された容量（キャパシター）をも容易に形成してお
り、アナログ用集積回路にも適用できる。
次いで本発明に係る半導体装置の製造方法の一実施例
について第３図（ａ）〜（ｅ）及び第１図を参照して説
明する。
について第３図（ａ）〜（ｅ）及び第１図を参照して説
明する。
第３図（ａ） 通常の技法を適用することにより、ｐ−型シリコン
（Si）基板１にｎ−型不純物ウエル領域２、Ｐ型チャネ
ルストッパー領域３、ｎ型チャネルストッパー領域４、
フィールド酸化膜５を形成する。
（Si）基板１にｎ−型不純物ウエル領域２、Ｐ型チャネ
ルストッパー領域３、ｎ型チャネルストッパー領域４、
フィールド酸化膜５を形成する。
第３図（ｂ） 次いでゲート酸化膜６、多結晶シリコン層７を順次成
長する。
長する。
第３図（ｃ） 次いで通常のフォトリソグラフィー技術を利用し、多
結晶シリコン層７をパターニング形成する。（ただし多
結晶シリコン層７の最終パターンではない。）次いで通
常のフォトリソグラフィー技術を利用し、レジストをマ
スク層として、タングステンシリサイド層で接続を取る
領域に前もって、砒素をイオン注入してｎ＋型ソースド
レイン領域の一部となるｎ＋型不純物拡散領域9aを、砒
素をイオン注入してｐ＋型ソースドレイン領域の一部と
なるｐ＋型不純物拡散領域10aをそれぞれ選択的に形成
する。次いで通常のフォトリソグラフィー技術を利用
し、接続部のゲート酸化膜６をエッチング除去する。
結晶シリコン層７をパターニング形成する。（ただし多
結晶シリコン層７の最終パターンではない。）次いで通
常のフォトリソグラフィー技術を利用し、レジストをマ
スク層として、タングステンシリサイド層で接続を取る
領域に前もって、砒素をイオン注入してｎ＋型ソースド
レイン領域の一部となるｎ＋型不純物拡散領域9aを、砒
素をイオン注入してｐ＋型ソースドレイン領域の一部と
なるｐ＋型不純物拡散領域10aをそれぞれ選択的に形成
する。次いで通常のフォトリソグラフィー技術を利用
し、接続部のゲート酸化膜６をエッチング除去する。
第３図（ｄ） 次いでタングステンシリサイド層を成長する。次いで
通常のフォトリソグラフィー技術を利用し、タングステ
ンシリサイド層８及び多結晶シリコン層７をパターニン
グし、ゲート電極及び配線を形成する。
通常のフォトリソグラフィー技術を利用し、タングステ
ンシリサイド層８及び多結晶シリコン層７をパターニン
グし、ゲート電極及び配線を形成する。
第３図（ｅ） 次いで通常のフォトリソグラフィー技術を利用し、レ
ジスト、ゲート電極（７、８）及びフィールド酸化膜５
をマスク層として、砒素をイオン注入してｎ＋型ソース
ドレイン領域９を，砒素をイオン注入してｐ＋型ソース
ドレイン領域10をそれぞれ選択的に形成する。次いでブ
ロック用酸化膜11、燐珪酸ガラス（PSG）膜12を順次成
長させる。
ジスト、ゲート電極（７、８）及びフィールド酸化膜５
をマスク層として、砒素をイオン注入してｎ＋型ソース
ドレイン領域９を，砒素をイオン注入してｐ＋型ソース
ドレイン領域10をそれぞれ選択的に形成する。次いでブ
ロック用酸化膜11、燐珪酸ガラス（PSG）膜12を順次成
長させる。
第１図 次いで通常の技法を適用することにより電極コンタク
トの窓の形成、Al配線13の形成等をおこなって半導体装
置を完成する。
トの窓の形成、Al配線13の形成等をおこなって半導体装
置を完成する。
上記実施例においては，第３図（ｃ）に示されるよう
にｎ＋型及びｐ＋型ソースドレイン領域へのタングステ
ンシリサイド層の接続部となるゲート酸化膜の開孔にマ
スク工程を使用しているが、これは図面に垂直方向のタ
ングステンシリサイド層配線の集積度を考慮したため
で、集積度より工程の簡略を重要視する場合は、このマ
スク工程の省略は可能である。又、ｎ＋型及びｐ＋型不
純物拡散領域をｎ＋型及びｐ＋型ソースドレイン領域と
は別にタングステンシリサイド層形成の前に形成してい
るが、ｎ＋型及びｐ＋型ソースドレイン領域のみで形成
してもよい。ただし、この場合はゲート酸化膜、多結晶
シリコン層及びタングステンシリサイド層の三層構造は
マスク層となり、タングステンシリサイド層のみではマ
スク層とならないイオン注入の加速エネルギーを選択す
る必要がある。
にｎ＋型及びｐ＋型ソースドレイン領域へのタングステ
ンシリサイド層の接続部となるゲート酸化膜の開孔にマ
スク工程を使用しているが、これは図面に垂直方向のタ
ングステンシリサイド層配線の集積度を考慮したため
で、集積度より工程の簡略を重要視する場合は、このマ
スク工程の省略は可能である。又、ｎ＋型及びｐ＋型不
純物拡散領域をｎ＋型及びｐ＋型ソースドレイン領域と
は別にタングステンシリサイド層形成の前に形成してい
るが、ｎ＋型及びｐ＋型ソースドレイン領域のみで形成
してもよい。ただし、この場合はゲート酸化膜、多結晶
シリコン層及びタングステンシリサイド層の三層構造は
マスク層となり、タングステンシリサイド層のみではマ
スク層とならないイオン注入の加速エネルギーを選択す
る必要がある。
以上実施例に示したように、本発明の半導体装置によ
れば、ゲート電極は多結晶シリコン層と金属層又は金属
シリサイド層との二層構造により形成されるため、トラ
ンジスタ特性の安定化及びゲート電極の低抵抗化を計る
ことができ、半導体基板に形成されたｎ型及びｐ型不純
物拡散領域との接続は前記多結晶シリコン層が除去され
た前記金属層又は金属シリサイド層単層のゲート電極配
線により形成されるため、直接接続が可能となり、さら
に前記金属層又は金属シリサイド層単層による配線を使
用することができるため、いっそう低抵抗な配線を形成
することが可能となる。
れば、ゲート電極は多結晶シリコン層と金属層又は金属
シリサイド層との二層構造により形成されるため、トラ
ンジスタ特性の安定化及びゲート電極の低抵抗化を計る
ことができ、半導体基板に形成されたｎ型及びｐ型不純
物拡散領域との接続は前記多結晶シリコン層が除去され
た前記金属層又は金属シリサイド層単層のゲート電極配
線により形成されるため、直接接続が可能となり、さら
に前記金属層又は金属シリサイド層単層による配線を使
用することができるため、いっそう低抵抗な配線を形成
することが可能となる。
［発明の効果］ 以上説明のように本発明によれば、MIS及びバイ・MIS
型半導体装置において、低抵抗なゲート電極配線によ
り、不純物拡散領域への直接接続ができ、又、より低抵
抗な配線の形成が容易に実現できるため、極めて高集積
且つ高速性を併せ持つ半導体集積回路を得ることができ
る。
型半導体装置において、低抵抗なゲート電極配線によ
り、不純物拡散領域への直接接続ができ、又、より低抵
抗な配線の形成が容易に実現できるため、極めて高集積
且つ高速性を併せ持つ半導体集積回路を得ることができ
る。
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第４図は従来の半導体装置の模式側断面図、 第５図は従来技術による半導体装置における問題点を示
す模式側断面図である。 図において、 １はｐ−型シリコン（Si）基板、 ２はｎ−型不純物ウエル領域、 ３はｐ型チャネルストッパー領域、 ４はｎ型チャネルストッパー領域、 ５はフィールド酸化膜、 ６はゲート酸化膜、 ７は多結晶シリコン層、 ８はタングステンシリサイド層、 ９はｎ＋型ソースドレイン領域、 9aはｎ＋型ソースドレイン領域の一部となるｎ＋型不純
物拡散領域、 10はｐ＋型ソースドレイン領域、 10aはｐ＋型ソースドレイン領域の一部となるｐ＋型不
純物拡散領域、 11はブロック用酸化膜、 12は燐珪酸ガラス（PSG）膜、 13はAl配線、 14はキャパシター絶縁膜（酸化膜）を示す。
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第４図は従来の半導体装置の模式側断面図、 第５図は従来技術による半導体装置における問題点を示
す模式側断面図である。 図において、 １はｐ−型シリコン（Si）基板、 ２はｎ−型不純物ウエル領域、 ３はｐ型チャネルストッパー領域、 ４はｎ型チャネルストッパー領域、 ５はフィールド酸化膜、 ６はゲート酸化膜、 ７は多結晶シリコン層、 ８はタングステンシリサイド層、 ９はｎ＋型ソースドレイン領域、 9aはｎ＋型ソースドレイン領域の一部となるｎ＋型不純
物拡散領域、 10はｐ＋型ソースドレイン領域、 10aはｐ＋型ソースドレイン領域の一部となるｐ＋型不
純物拡散領域、 11はブロック用酸化膜、 12は燐珪酸ガラス（PSG）膜、 13はAl配線、 14はキャパシター絶縁膜（酸化膜）を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78
Claims (2)
- 【請求項１】多結晶シリコン層と金属層又は金属シリサ
イド層との二層構造からなるゲート電極を有する半導体
装置であって、一導電型の半導体基板に設けられた反対
導電型の不純物拡散領域及び前記半導体基板に設けられ
た反対導電型の不純物ウエル拡散領域に設けられた一導
電型の不純物拡散領域が、前記ゲート電極と同一層の前
記多結晶シリコン層が除去された前記金属層又は金属シ
リサイド層単層のゲート電極配線により電極コンタクト
用開孔を介し直接接続され、且つ前記多結晶シリコン層
と前記不純物拡散領域上に設けられた前記電極コンタク
ト用開孔とが離間していることを特徴とする半導体装
置。 - 【請求項２】前記多結晶シリコン層の一部からなる下層
電極と前記金属層又は金属シリサイド層の一部からなる
上層電極とが薄い絶縁膜で絶縁分離された容量を形成し
ていることを含むことを特徴とする特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068866A JP2753849B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068866A JP2753849B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246362A JPH02246362A (ja) | 1990-10-02 |
| JP2753849B2 true JP2753849B2 (ja) | 1998-05-20 |
Family
ID=13386009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068866A Expired - Lifetime JP2753849B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753849B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650535A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS6066467A (ja) * | 1983-09-21 | 1985-04-16 | Seiko Epson Corp | 半導体装置 |
| JPH0673375B2 (ja) * | 1984-03-19 | 1994-09-14 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS6243176A (ja) * | 1985-08-20 | 1987-02-25 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1989
- 1989-03-20 JP JP1068866A patent/JP2753849B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02246362A (ja) | 1990-10-02 |
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