JPH02246362A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02246362A JPH02246362A JP1068866A JP6886689A JPH02246362A JP H02246362 A JPH02246362 A JP H02246362A JP 1068866 A JP1068866 A JP 1068866A JP 6886689 A JP6886689 A JP 6886689A JP H02246362 A JPH02246362 A JP H02246362A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- gate electrode
- polycrystalline silicon
- silicide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 35
- 239000012535 impurity Substances 0.000 claims abstract description 33
- 238000009792 diffusion process Methods 0.000 claims abstract description 21
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 20
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims description 41
- 239000002184 metal Substances 0.000 claims description 41
- 239000003990 capacitor Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 111
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 abstract description 21
- 229910021342 tungsten silicide Inorganic materials 0.000 abstract description 21
- 239000002356 single layer Substances 0.000 abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 9
- 230000010354 integration Effects 0.000 abstract description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- 239000010703 silicon Substances 0.000 abstract description 9
- 238000000034 method Methods 0.000 description 11
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 7
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 7
- 239000005360 phosphosilicate glass Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 241001122767 Theaceae Species 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
ゲート電極は多結晶シリコン層と金属層又は金属シリサ
イド層との二層構造により形成して、トランジスタ特性
の安定化及びゲート電極の低抵抗化を計り、半導体基板
に形成されたｎ型及びｐ型不純物拡散領域との接続は前
記多結晶シリコン層が除去された前記金属層又は金属シ
リ、サイド層単層のゲート電極配線により形成して、ｎ
型領域とｐ要領域との直接接続を可能とし、又、配線の
より低抵抗化を計ることにより、極めて高集積且つ高速
な半導体集積回路の形成を可能とした半導体装置。
イド層との二層構造により形成して、トランジスタ特性
の安定化及びゲート電極の低抵抗化を計り、半導体基板
に形成されたｎ型及びｐ型不純物拡散領域との接続は前
記多結晶シリコン層が除去された前記金属層又は金属シ
リ、サイド層単層のゲート電極配線により形成して、ｎ
型領域とｐ要領域との直接接続を可能とし、又、配線の
より低抵抗化を計ることにより、極めて高集積且つ高速
な半導体集積回路の形成を可能とした半導体装置。
［産業上の利用分野］
本発明はＭＩＳ及びパイ・ＭＩＳ型半導体装置に係り、
特に低抵抗な二層構造からなるゲート電極を有する半導
体装置において、同時に半導体基板に形成されたｎ型及
びｐ型不純物拡散領域との容易な接続を実現した高集積
且つ高速な半導体集積回路の形成を可能とする半導体装
置に関する９ＬＳＩ、超ＬＳＩ等、極度に高集積化され
るＭＩＳ及びパイ・ＭＩＳ型半導体装置においては、素
子の微細化が進むにつれ、ゲート電極は低抵抗化のため
多結晶シリコン層と金属層又は金属シリサイド層との二
層構造により形成されるようになり、高集積化のため、
レイアウト上同時にゲート電極配線を使用して、半導体
基板に形成されたｎ型及びｐ型不純物拡散領域との接続
を取りない場合が生じてくる。しかし、従来技術では、
高温熱処理により、ｎ型及びｐ型多結晶シリコン層を不
純物が拡散するため半導体基板に形成されたｎ型及びｐ
型不純物拡散領域との接続部にｐｎ接合が形成されコン
タクトを取ることが不可能であるという問題があった。
特に低抵抗な二層構造からなるゲート電極を有する半導
体装置において、同時に半導体基板に形成されたｎ型及
びｐ型不純物拡散領域との容易な接続を実現した高集積
且つ高速な半導体集積回路の形成を可能とする半導体装
置に関する９ＬＳＩ、超ＬＳＩ等、極度に高集積化され
るＭＩＳ及びパイ・ＭＩＳ型半導体装置においては、素
子の微細化が進むにつれ、ゲート電極は低抵抗化のため
多結晶シリコン層と金属層又は金属シリサイド層との二
層構造により形成されるようになり、高集積化のため、
レイアウト上同時にゲート電極配線を使用して、半導体
基板に形成されたｎ型及びｐ型不純物拡散領域との接続
を取りない場合が生じてくる。しかし、従来技術では、
高温熱処理により、ｎ型及びｐ型多結晶シリコン層を不
純物が拡散するため半導体基板に形成されたｎ型及びｐ
型不純物拡散領域との接続部にｐｎ接合が形成されコン
タクトを取ることが不可能であるという問題があった。
そこで高集積且つ高速な半導体集積回路を得るために低
抵抗化なゲート電極配線により半導体基板に形成された
ｎ型及びｐ型不純物拡散領域へ直接接続できる手段が要
望されている。
抵抗化なゲート電極配線により半導体基板に形成された
ｎ型及びｐ型不純物拡散領域へ直接接続できる手段が要
望されている。
［従来の技術］
第５図は従来技術による半導体装置における問題点を示
す模式側断面図である。５１はｐ−型シリコン（Ｓｉ）
基板、５２はｎ−型不純物ウェル領域、５３はｎ型チャ
ネルストッパー領域、５４はｎ型チャネルストッパー領
域、５５はフィールド酸化膜、５７ａはｎ十型多結晶シ
リコン層、５７ｂはｐ＋型多結晶シリコン層、５８はタ
ングステンシリサイド層、５９はｎ十型ソースドレイン
領域、６０はｐ十型ソースドレイン領域、６４は拡散し
たｐ十型不純物領域、６５は拡散したｎ十型不純物領域
を示している。
す模式側断面図である。５１はｐ−型シリコン（Ｓｉ）
基板、５２はｎ−型不純物ウェル領域、５３はｎ型チャ
ネルストッパー領域、５４はｎ型チャネルストッパー領
域、５５はフィールド酸化膜、５７ａはｎ十型多結晶シ
リコン層、５７ｂはｐ＋型多結晶シリコン層、５８はタ
ングステンシリサイド層、５９はｎ十型ソースドレイン
領域、６０はｐ十型ソースドレイン領域、６４は拡散し
たｐ十型不純物領域、６５は拡散したｎ十型不純物領域
を示している。
同図においては、プロセス中の高温熱処理により、ｎ十
型及びｐ十型多結晶シリコン層（５７ａ、５７ｂ）内を
ｎ十型及びｐ十型不純物が拡散し、ｎ＋型及びｐ十型多
結晶シリコン層（５７ａ ＋ ５７ｂ ）とｎ十型及び
ｐ十型ソースドレイン領域（５９，６０）との接続部に
それぞれ反対導電型の不純物領域（６４，６５）が形成
されることになる９すなはち同接続部にｐｎ接合が形成
されコンタクトが収れないことになる９このため従来で
は低抵抗化のため多結晶シリコン層と金属層又は金属シ
リサイド層との二層構造により形成されたゲート電極配
線を使用して、半導体基板に形成されたｎ型及びｐ型不
純物拡散領域との接続は取られていない。
型及びｐ十型多結晶シリコン層（５７ａ、５７ｂ）内を
ｎ十型及びｐ十型不純物が拡散し、ｎ＋型及びｐ十型多
結晶シリコン層（５７ａ ＋ ５７ｂ ）とｎ十型及び
ｐ十型ソースドレイン領域（５９，６０）との接続部に
それぞれ反対導電型の不純物領域（６４，６５）が形成
されることになる９すなはち同接続部にｐｎ接合が形成
されコンタクトが収れないことになる９このため従来で
は低抵抗化のため多結晶シリコン層と金属層又は金属シ
リサイド層との二層構造により形成されたゲート電極配
線を使用して、半導体基板に形成されたｎ型及びｐ型不
純物拡散領域との接続は取られていない。
第４図は従来の半導体装置の模式側断面図である。同図
において、５１はｐ−型シリコン（Ｓｉ）基板、５２は
ｎ−型不純物ウェル領域、５３はｎ型チャネルストッパ
ー領域、５４はｎ型チャネルストッパー領域、５５はフ
ィールド酸化膜、５６はゲート酸化膜、５７は多結晶シ
リコン層、５８はタングステンシリサイド層、５９はｎ
十型ソースドレイン領域、６０はｐ十型ソースドレイン
領域、６１はブロック用酸化膜、６２は燐珪酸ガラス（
ＰＳＧ）膜、６３はＡ１配線を示している。この従来の
半導体装置においては、低抵抗化のため多結晶シリコン
層と金属層又は金属シリサイド層との二層構造により形
成されたゲート電極配線（５７，５８）を使用して、ｐ
−型シリコン（Ｓｉ）基板５１に形成されたｎ十型及び
ｐ十型ソースドレイン領域（５９，６０）との接続が取
れないために、Ａ１配線６３を使用してｎ十型及びｐ十
型ソースドレイン領域（５９，６０）との接続を取り、
且つゲート電極配線（５７，５８）上にコンタクト領域
を設けてＡ１配線６３により接続を取っている。このコ
ンタクト領域が必要なため高集積化には問題がある。又
、レイアウト上ゲート電極配線（５７，５８）を使用し
たい場合、配線抵抗をいまいち低下させることができな
かった９ ［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、ｂ″ＣＣ来例され
るように、極めて高集積且つ高速な半導体集積回路を得
るために必要とされるゲート電極配線の低抵抗化のため
に、多結晶シリコン層と金属層又は金属シリサイド層と
の二層構造により形成されたゲート電極配線を使用して
、半導体基板に形成されたｎ型及びｐ型不純物拡散領域
との接続を取ることが不可能であったことである９［問
題点を解決するための手段］ 上記問題点は、ゲート電極は多結晶シリコン層と金属層
又は金属シリサイド層との二層構造からなり、半導体基
板に形成された不純物拡散領域との接続は前記多結晶シ
リコン層が除去された前記金属層又は金属シリサイド層
単層のゲート電極配線からなる本発明の半導体装置によ
って解決される。
において、５１はｐ−型シリコン（Ｓｉ）基板、５２は
ｎ−型不純物ウェル領域、５３はｎ型チャネルストッパ
ー領域、５４はｎ型チャネルストッパー領域、５５はフ
ィールド酸化膜、５６はゲート酸化膜、５７は多結晶シ
リコン層、５８はタングステンシリサイド層、５９はｎ
十型ソースドレイン領域、６０はｐ十型ソースドレイン
領域、６１はブロック用酸化膜、６２は燐珪酸ガラス（
ＰＳＧ）膜、６３はＡ１配線を示している。この従来の
半導体装置においては、低抵抗化のため多結晶シリコン
層と金属層又は金属シリサイド層との二層構造により形
成されたゲート電極配線（５７，５８）を使用して、ｐ
−型シリコン（Ｓｉ）基板５１に形成されたｎ十型及び
ｐ十型ソースドレイン領域（５９，６０）との接続が取
れないために、Ａ１配線６３を使用してｎ十型及びｐ十
型ソースドレイン領域（５９，６０）との接続を取り、
且つゲート電極配線（５７，５８）上にコンタクト領域
を設けてＡ１配線６３により接続を取っている。このコ
ンタクト領域が必要なため高集積化には問題がある。又
、レイアウト上ゲート電極配線（５７，５８）を使用し
たい場合、配線抵抗をいまいち低下させることができな
かった９ ［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、ｂ″ＣＣ来例され
るように、極めて高集積且つ高速な半導体集積回路を得
るために必要とされるゲート電極配線の低抵抗化のため
に、多結晶シリコン層と金属層又は金属シリサイド層と
の二層構造により形成されたゲート電極配線を使用して
、半導体基板に形成されたｎ型及びｐ型不純物拡散領域
との接続を取ることが不可能であったことである９［問
題点を解決するための手段］ 上記問題点は、ゲート電極は多結晶シリコン層と金属層
又は金属シリサイド層との二層構造からなり、半導体基
板に形成された不純物拡散領域との接続は前記多結晶シ
リコン層が除去された前記金属層又は金属シリサイド層
単層のゲート電極配線からなる本発明の半導体装置によ
って解決される。
［作 用］
即ち本発明の半導体装置においては、ゲート電極は多結
晶シリコン層と金属層又は金属シリサイド層との二層構
造により形成され、半導体基板に形成されたｎ型及びｐ
型不純物拡散領域との接続は前記多結晶シリコン層が除
去された前記金属層又は金属シリサイド層単層のゲート
電極配線により形成された構造を持っている。したがっ
て、ゲート電極は多結晶シリコン層と金属層又は金属シ
リサイド層との二層構造により形成されることにより、
トランジスタ特性の安定化及びゲート電極の低抵抗化を
計ることが可能となり、半導体基板に形成されたｎ型及
びｐ型不純物拡散領域との接続は前記多結晶シリコン層
が除去された前記金属層又は金属シリサイド層単層のゲ
ート電極配線により形成されることにより、前記金属層
又は金属シリサイド層中は不純物が拡散することがない
なめ、ｎ型及びｐ型不純物拡散領域への直接接続が可能
となり、さらに前記金属層又は金属シリサイド層単層に
よる配線を使用することができることになりいっそう低
抵抗化を計ることができる半導体装置が実現できるため
、極めて高集積且つ高速性を併せ持つ半導体集積回路を
得ることができるようになる。
晶シリコン層と金属層又は金属シリサイド層との二層構
造により形成され、半導体基板に形成されたｎ型及びｐ
型不純物拡散領域との接続は前記多結晶シリコン層が除
去された前記金属層又は金属シリサイド層単層のゲート
電極配線により形成された構造を持っている。したがっ
て、ゲート電極は多結晶シリコン層と金属層又は金属シ
リサイド層との二層構造により形成されることにより、
トランジスタ特性の安定化及びゲート電極の低抵抗化を
計ることが可能となり、半導体基板に形成されたｎ型及
びｐ型不純物拡散領域との接続は前記多結晶シリコン層
が除去された前記金属層又は金属シリサイド層単層のゲ
ート電極配線により形成されることにより、前記金属層
又は金属シリサイド層中は不純物が拡散することがない
なめ、ｎ型及びｐ型不純物拡散領域への直接接続が可能
となり、さらに前記金属層又は金属シリサイド層単層に
よる配線を使用することができることになりいっそう低
抵抗化を計ることができる半導体装置が実現できるため
、極めて高集積且つ高速性を併せ持つ半導体集積回路を
得ることができるようになる。
［実施例］
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、第２図は本発明の半導体装置における第２
の実施例の模式側断面図、第３図（ａ）〜（ｅ）は本発
明の半導体装置における製造方法の一実施例の工程断面
図である。
式側断面図、第２図は本発明の半導体装置における第２
の実施例の模式側断面図、第３図（ａ）〜（ｅ）は本発
明の半導体装置における製造方法の一実施例の工程断面
図である。
全図を通じ同一対象物は同一符号で示す。
第１図はｐ型シリコン（Ｓｉ）基板を用いた際の本発明
の半導体装置における第１の実施例の模式側断面図で、
ｌは１０ ｃｍ 程度のｐ−型シリコン（Ｓｉ）基
板、２は１０１６ｃｍ−５程度のｎ−型不純物ウェル領
域、３は１０１７（１−３程度のｐ型チャネルストッパ
ー領域、４は１０ ｃｒ３程度のｎ型チャネルストッ
パー領域、５は６００ ｎｍ程度のフィールド酸化膜、
６は２０ｎｍ程度のゲート酸化膜、７は１５Ｇ止程度の
多結晶シリコン層、８は１５０１程度のタングステンシ
リサイド層、９は１０”ｃｒ３程度のｎ十型ソースドレ
イン領域、９ａはｎ十型ソースドレイン領域の一部とな
るｎ十型不純物拡散領域、１０は１０２０ｃｒ３程度の
ｐ十型ソースドレイン領域、１０ａはｐ十型ソースドレ
イン領域の一部となるｐ十型不純物拡散領域、１１は５
０１程度のブロック用酸化膜、１２は８００止程度の燐
珪酸ガラス（ＰＳＧ）膜、１３はｉｐ１程度のＡ１配線
を示す。
の半導体装置における第１の実施例の模式側断面図で、
ｌは１０ ｃｍ 程度のｐ−型シリコン（Ｓｉ）基
板、２は１０１６ｃｍ−５程度のｎ−型不純物ウェル領
域、３は１０１７（１−３程度のｐ型チャネルストッパ
ー領域、４は１０ ｃｒ３程度のｎ型チャネルストッ
パー領域、５は６００ ｎｍ程度のフィールド酸化膜、
６は２０ｎｍ程度のゲート酸化膜、７は１５Ｇ止程度の
多結晶シリコン層、８は１５０１程度のタングステンシ
リサイド層、９は１０”ｃｒ３程度のｎ十型ソースドレ
イン領域、９ａはｎ十型ソースドレイン領域の一部とな
るｎ十型不純物拡散領域、１０は１０２０ｃｒ３程度の
ｐ十型ソースドレイン領域、１０ａはｐ十型ソースドレ
イン領域の一部となるｐ十型不純物拡散領域、１１は５
０１程度のブロック用酸化膜、１２は８００止程度の燐
珪酸ガラス（ＰＳＧ）膜、１３はｉｐ１程度のＡ１配線
を示す。
同図において、ゲート電極は多結晶シリコン層７及びタ
ングステンシリサイド層８の二層構造により形成されて
おり、トランジスタ特性の安定化及びゲート電極の低抵
抗化を計っている。一方、ｐ−型シリコン（Ｓｉ）基板
１に形成されたｎ十型及びｐ十型ソースドレイン領域（
９，１０）との接続は多結晶シリコン層７が除去された
タングステンシリサイド層８単層により形成されており
、良好なオーミックコンタクトの直接接続が可能である
。
ングステンシリサイド層８の二層構造により形成されて
おり、トランジスタ特性の安定化及びゲート電極の低抵
抗化を計っている。一方、ｐ−型シリコン（Ｓｉ）基板
１に形成されたｎ十型及びｐ十型ソースドレイン領域（
９，１０）との接続は多結晶シリコン層７が除去された
タングステンシリサイド層８単層により形成されており
、良好なオーミックコンタクトの直接接続が可能である
。
さらにタングステンシリサイド層８単層による配線を使
用しており、極めて低抵抗化な配線を得ることができる
。実施例のようにゲート電極と不純物拡散領域を直接接
続することは高集積且つ高速なＳＲＡＭの構成に極めて
有効である。
用しており、極めて低抵抗化な配線を得ることができる
。実施例のようにゲート電極と不純物拡散領域を直接接
続することは高集積且つ高速なＳＲＡＭの構成に極めて
有効である。
第２図は本発明の半導体装置における第２の実施例の模
式側断面図を示している。１〜１３は第１図と同じ物を
、１４はキャパシター絶縁膜（酸化膜）を示している。
式側断面図を示している。１〜１３は第１図と同じ物を
、１４はキャパシター絶縁膜（酸化膜）を示している。
同図においては、多結晶シリコン層７及びタングステン
シリサイド層８の二層構造によるゲート電極の形成、タ
ングステンシリサイド層８単層によるｎ十型及びｐ十型
ソースドレイン領域（９，１０）との直接接続の形成の
他に多結晶シリコン層７からなる下層電極とタングステ
ンシリサイド層８からなる上層電極とが薄い絶縁膜で分
離された容量（キャパシター）をも容易に形成しており
、アナログ用集積回路にも適用できる。
シリサイド層８の二層構造によるゲート電極の形成、タ
ングステンシリサイド層８単層によるｎ十型及びｐ十型
ソースドレイン領域（９，１０）との直接接続の形成の
他に多結晶シリコン層７からなる下層電極とタングステ
ンシリサイド層８からなる上層電極とが薄い絶縁膜で分
離された容量（キャパシター）をも容易に形成しており
、アナログ用集積回路にも適用できる。
次いで本発明に係る半導体装置の製造方法の一実施例に
ついて第３図（ａ）〜（ｅ）及び第１図を参照して説明
する。
ついて第３図（ａ）〜（ｅ）及び第１図を参照して説明
する。
第３図（ａ）
通常の技法を適用することにより、ｐ−型シリコン（Ｓ
ｉ）基板１にｎ−型不純物ウェル領域２、ｐ型チャネル
ストッパー領域３、ｎ型チャネルストッパー領域４、フ
ィールド酸化膜５を形成する９第３図（ｂ） 次いでゲート酸化膜６、多結晶シリコン層７を順次成長
する。
ｉ）基板１にｎ−型不純物ウェル領域２、ｐ型チャネル
ストッパー領域３、ｎ型チャネルストッパー領域４、フ
ィールド酸化膜５を形成する９第３図（ｂ） 次いでゲート酸化膜６、多結晶シリコン層７を順次成長
する。
第３図（Ｃ）
次いで通常のフォトリソグラフィー技術を利用し、多結
晶シリコン層７をパターニング形成する、（ただし多結
晶シリコン層７の最終パターンではない、）次いで通常
のフォトリソグラフィー技術を利用し、レジストをマス
ク層として、タングステンシリサイド層で接続を取る領
域に前もって、砒素をイオン注入してｎ十型ソースドレ
イン領域の一部となるｎ十型不純物拡散領域９ａを、硼
素をイオン注入してｐ十型ソースドレイン領域の一部と
なるｐ十型不純物拡散領域ｔｅａをそれぞれ選択的に形
成する。次いで通常のフォトリソグラフィー技術を利用
し、接続部のゲート酸化膜６をエツチング除去する。
晶シリコン層７をパターニング形成する、（ただし多結
晶シリコン層７の最終パターンではない、）次いで通常
のフォトリソグラフィー技術を利用し、レジストをマス
ク層として、タングステンシリサイド層で接続を取る領
域に前もって、砒素をイオン注入してｎ十型ソースドレ
イン領域の一部となるｎ十型不純物拡散領域９ａを、硼
素をイオン注入してｐ十型ソースドレイン領域の一部と
なるｐ十型不純物拡散領域ｔｅａをそれぞれ選択的に形
成する。次いで通常のフォトリソグラフィー技術を利用
し、接続部のゲート酸化膜６をエツチング除去する。
第３図（ｄ）
次いでタングステンシリサイド層を成長する９次いで通
常のフォトリソグラフィー技術を利用し、タングステン
シリサイド層８及び多結晶シリコン層７をパターニング
し、ゲート電極及び配線を形成する。
常のフォトリソグラフィー技術を利用し、タングステン
シリサイド層８及び多結晶シリコン層７をパターニング
し、ゲート電極及び配線を形成する。
第３図（ｅ）
次いで通常のフォトリソグラフィー技術を利用し、レジ
スト、ゲート電ｆｉ＜７．８）及びフィールド酸化膜５
をマスク層として、砒素をイオン注入してｎ十型ソース
ドレイン領域９を、硼素をイオン注入してｐ十型ソース
ドレイン領域１０をそれぞれ選択的に形成する０次いで
ブロック用酸化膜１１、燐珪酸ガラス（ＰＳＧ）膜１２
を順次成長させる。
スト、ゲート電ｆｉ＜７．８）及びフィールド酸化膜５
をマスク層として、砒素をイオン注入してｎ十型ソース
ドレイン領域９を、硼素をイオン注入してｐ十型ソース
ドレイン領域１０をそれぞれ選択的に形成する０次いで
ブロック用酸化膜１１、燐珪酸ガラス（ＰＳＧ）膜１２
を順次成長させる。
第１図
次いで通常の技法を適用することにより電極コンタクト
窓の形成、Ａ１配線１３の形成等をおこなって半導体装
置を完成する９ 上記実施例においては、第３図（Ｃ）に示されるように
ｎ十型及びｐ十型ソースドレイン領域へのタングステン
シリサイド層の接続部となるゲート酸化膜の開孔にマス
ク工程を使用しているが、これは図面に垂直方向のタン
グステンシリサイド層配線の集積度を考慮したためで、
集積度より工程の簡略を重要視する場合は、このマスク
工程の省略は可能である。又、ｎ十型及びｐ十型不純物
拡散領域をｎ十型及びｐ十型ソーストレイン領域とは別
にタングステンシリサイド層形成の前に形成しているが
、ｎ十型及びｐ十型ソースドレイン領域のみで形成して
もよい、ただし、この場合はゲート酸化膜、多結晶シリ
コン層及びタングステンシリサイド層の三層構造はマス
ク層となり、タングステンシリサイド層のみではマスク
層とならないイオン注入の加速エネルギーを選択する必
要がある。
窓の形成、Ａ１配線１３の形成等をおこなって半導体装
置を完成する９ 上記実施例においては、第３図（Ｃ）に示されるように
ｎ十型及びｐ十型ソースドレイン領域へのタングステン
シリサイド層の接続部となるゲート酸化膜の開孔にマス
ク工程を使用しているが、これは図面に垂直方向のタン
グステンシリサイド層配線の集積度を考慮したためで、
集積度より工程の簡略を重要視する場合は、このマスク
工程の省略は可能である。又、ｎ十型及びｐ十型不純物
拡散領域をｎ十型及びｐ十型ソーストレイン領域とは別
にタングステンシリサイド層形成の前に形成しているが
、ｎ十型及びｐ十型ソースドレイン領域のみで形成して
もよい、ただし、この場合はゲート酸化膜、多結晶シリ
コン層及びタングステンシリサイド層の三層構造はマス
ク層となり、タングステンシリサイド層のみではマスク
層とならないイオン注入の加速エネルギーを選択する必
要がある。
以上実施例に示したように、本発明の半導体装置によれ
ば、ゲート電極は多結晶シリコン層と金属層又は金属シ
リサイド層との二層構造により形成されるため、トラン
ジスタ特性の安定化及びゲート電極の低抵抗化を計るこ
とができ、半導体基板に形成されたｎ型及びｐ型不純物
拡散領域との接続は前記多結晶シリコン層が除去された
前記金属層又は金属シリサイド層単層のゲート電極配線
により形成されるため、直接接続が可能となり、さらに
前記金属層又は金属シリサイド層単層による配線を使用
することができるなめ、いっそう低抵抗な配線を形成す
ることが可能となる９［発明の効果］ 以上説明のように本発明によれば、ＭＩＳ及びパイ・Ｍ
ＩＳ型半導体装置において、低抵抗なゲート電極配線に
より、不純物拡散領域への直接接続ができ、又、より低
抵抗な配線の形成が容易に実現できるため、極めて高集
積且つ高速性を併せ持つ半導体集積回路を得ることがで
きる。
ば、ゲート電極は多結晶シリコン層と金属層又は金属シ
リサイド層との二層構造により形成されるため、トラン
ジスタ特性の安定化及びゲート電極の低抵抗化を計るこ
とができ、半導体基板に形成されたｎ型及びｐ型不純物
拡散領域との接続は前記多結晶シリコン層が除去された
前記金属層又は金属シリサイド層単層のゲート電極配線
により形成されるため、直接接続が可能となり、さらに
前記金属層又は金属シリサイド層単層による配線を使用
することができるなめ、いっそう低抵抗な配線を形成す
ることが可能となる９［発明の効果］ 以上説明のように本発明によれば、ＭＩＳ及びパイ・Ｍ
ＩＳ型半導体装置において、低抵抗なゲート電極配線に
より、不純物拡散領域への直接接続ができ、又、より低
抵抗な配線の形成が容易に実現できるため、極めて高集
積且つ高速性を併せ持つ半導体集積回路を得ることがで
きる。
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第４図は従来の半導体装置の模式側断面図、第５図は従
来技術による半導体装置における問題点を示す模式側断
面図である。 図において、 １はｐ−型シリコン（Ｓｉ）基板、 ２はｎ−型不純物ウェル領域、 ３はｐ型チャネルストッパー領域、 ４はｎ型チャネルストッパー領域、 ５はフィールド酸化膜、 ６はゲート酸化膜、 ７は多結晶シリコン層、 ８はタングステンシリサイド層、 ９はｎ中型ソースドレイン領域、 ９ａＪｉｎ十型ソースドレイン領域の一部となるｎ十型
不純物拡散領域、 １０はｐ十型ソースドレイン領域、 １０ａはｐ十型ソースドレイン領域の一部となるｐ十型
不純物拡散領域、 １１はブロック用酸化膜、 １２は燐珪酸ガラス（ＰＳＧ）膜、 １３はＡ１配線、 １４はキャパシター絶縁膜（酸化膜）を示す。
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第４図は従来の半導体装置の模式側断面図、第５図は従
来技術による半導体装置における問題点を示す模式側断
面図である。 図において、 １はｐ−型シリコン（Ｓｉ）基板、 ２はｎ−型不純物ウェル領域、 ３はｐ型チャネルストッパー領域、 ４はｎ型チャネルストッパー領域、 ５はフィールド酸化膜、 ６はゲート酸化膜、 ７は多結晶シリコン層、 ８はタングステンシリサイド層、 ９はｎ中型ソースドレイン領域、 ９ａＪｉｎ十型ソースドレイン領域の一部となるｎ十型
不純物拡散領域、 １０はｐ十型ソースドレイン領域、 １０ａはｐ十型ソースドレイン領域の一部となるｐ十型
不純物拡散領域、 １１はブロック用酸化膜、 １２は燐珪酸ガラス（ＰＳＧ）膜、 １３はＡ１配線、 １４はキャパシター絶縁膜（酸化膜）を示す。
Claims (2)
- （１）ゲート電極は多結晶シリコン層と金属層又は金属
シリサイド層との二層構造からなり、半導体基板に形成
された不純物拡散領域との接続は前記多結晶シリコン層
が除去された前記金属層又は金属シリサイド層単層のゲ
ート電極配線からなることを特徴とする半導体装置。 - （２）前記多結晶シリコン層の一部からなる下層電極と
前記金属層又は金属シリサイド層の一部からなる上層電
極とが薄い絶縁膜で分離された容量を形成していること
を含むことを特徴とする特許請求の範囲第１項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068866A JP2753849B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068866A JP2753849B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246362A true JPH02246362A (ja) | 1990-10-02 |
| JP2753849B2 JP2753849B2 (ja) | 1998-05-20 |
Family
ID=13386009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068866A Expired - Lifetime JP2753849B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753849B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650535A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS6066467A (ja) * | 1983-09-21 | 1985-04-16 | Seiko Epson Corp | 半導体装置 |
| JPS60195975A (ja) * | 1984-03-19 | 1985-10-04 | Fujitsu Ltd | 半導体装置 |
| JPS6243176A (ja) * | 1985-08-20 | 1987-02-25 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1989
- 1989-03-20 JP JP1068866A patent/JP2753849B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650535A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS6066467A (ja) * | 1983-09-21 | 1985-04-16 | Seiko Epson Corp | 半導体装置 |
| JPS60195975A (ja) * | 1984-03-19 | 1985-10-04 | Fujitsu Ltd | 半導体装置 |
| JPS6243176A (ja) * | 1985-08-20 | 1987-02-25 | Seiko Epson Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2753849B2 (ja) | 1998-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6221269A (ja) | 半導体装置およびその製造方法 | |
| JPH08130246A (ja) | 半導体装置とその製造方法 | |
| JPS6243547B2 (ja) | ||
| JPS60182161A (ja) | Ｍｏｓダイナミツクメモリ素子 | |
| JPH02246362A (ja) | 半導体装置 | |
| JPH0441502B2 (ja) | ||
| JPS62248256A (ja) | 半導体装置 | |
| JP3314341B2 (ja) | Ｃ−ｍｏｓゲートアレイ及び基体コンタクトの形成方法 | |
| JPS61194764A (ja) | 半導体装置の製造方法 | |
| JPS6259463B2 (ja) | ||
| JPS62206874A (ja) | 半導体装置およびその製造方法 | |
| JPS6057968A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS6294985A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2656159B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2002009015A (ja) | 半導体装置およびその製造方法 | |
| JPH03136274A (ja) | 半導体装置の製造方法 | |
| JPH04114475A (ja) | Ｍｉｓ電界効果トランジスタ | |
| JPH01192172A (ja) | 半導体装置 | |
| JPH0411771A (ja) | 多結晶シリコントランジスタ及び半導体記憶装置 | |
| JPS58197877A (ja) | 半導体集積回路装置の製造方法 | |
| JPS63308963A (ja) | 半導体装置およびその製造方法 | |
| JPS60136365A (ja) | 半導体装置 | |
| JPS6182446A (ja) | 半導体装置の製造方法 | |
| JPH03145729A (ja) | 半導体装置の製造方法 | |
| JPS60225475A (ja) | 半導体装置 |