JPS6057968A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPS6057968A JPS6057968A JP16515083A JP16515083A JPS6057968A JP S6057968 A JPS6057968 A JP S6057968A JP 16515083 A JP16515083 A JP 16515083A JP 16515083 A JP16515083 A JP 16515083A JP S6057968 A JPS6057968 A JP S6057968A
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims 2
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 230000003647 oxidation Effects 0.000 abstract description 5
- 238000007254 oxidation reaction Methods 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 6
- 239000010410 layer Substances 0.000 description 5
- 239000002356 single layer Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、高耐圧構造のＭＯＢ ）ランジスタの製造方
法に関する。
法に関する。
従来、ＭＯＳトランジスタは一様なゲート酸化膜を有し
、特に高電圧用途にはサー７−スプレークダウン電圧が
低い等の問題があった。
、特に高電圧用途にはサー７−スプレークダウン電圧が
低い等の問題があった。
この発明は、サーフースプレークダウン電圧の向上環を
図シ得る簡便なＭＯＢ）ランジスタの製法を提供するも
のである。
図シ得る簡便なＭＯＢ）ランジスタの製法を提供するも
のである。
本発明は選択的にチャネル領域のドレイン側にゲート酸
化膜を形成しておき、次いで残部の基板を酸化してドレ
イン側で厚くされたゲート酸化膜を形成するようにした
ものである。
化膜を形成しておき、次いで残部の基板を酸化してドレ
イン側で厚くされたゲート酸化膜を形成するようにした
ものである。
本発明によれば特性の著しく向上された高耐圧のＭＯＳ
トランジスタが得られる。
トランジスタが得られる。
図に示すように、Ｐ型シリコン基板１を用意し例えばシ
リコン窒化膜マスクを用いた周知の選択酸化法を使って
、フィールド酸化膜２を形成する。
リコン窒化膜マスクを用いた周知の選択酸化法を使って
、フィールド酸化膜２を形成する。
次に熱酸化によシ第１のゲート酸化膜３を例えば６００
Ａ程度形成する。次に高耐圧化し九い領域以外の第一ゲ
ート酸化膜３を通常のレジスト工程にヨｌ）ｘッチング
除去し、レジスト除去後改めて熱酸化により第２のゲー
ト酸化Ｊ！Ｉ４を例えば３００λ程度形成する。このと
き、ゲート酸化膜３はゲート酸化膜４よシ膜厚いことが
特徴である。レジスト以外のマスク、例えばＳｉＮを用
い、マスク付着状態で第２のゲート酸化を行ない、その
後このマスクを取ってもよい。次に例えばリンをドープ
したポリシリコン膜を堆積してこれをパターニングする
ことによりＭＯＳ トランジスタのゲート電極５を形成
する。次にゲート酸化膜３，４を除去した後、イオン注
入法によりゲート電極５に自己整合されたｎ十拡散層の
ドレイン６、ンース７を形成する。このとき、冒電圧の
印加される側の計拡散層に隣接したゲート酸化膜がゲー
ト酸化膜３となるようにする。以下は通常のＭＯＳ）ラ
ンジスタの製造工程に従って例えばＰＳＧ膜、コンタク
トホール、Ａ／配線等が形成され、最後に保護膜として
ＰＳＧ膜が設置されＭＯＳ ）ランジスタが完成する。
Ａ程度形成する。次に高耐圧化し九い領域以外の第一ゲ
ート酸化膜３を通常のレジスト工程にヨｌ）ｘッチング
除去し、レジスト除去後改めて熱酸化により第２のゲー
ト酸化Ｊ！Ｉ４を例えば３００λ程度形成する。このと
き、ゲート酸化膜３はゲート酸化膜４よシ膜厚いことが
特徴である。レジスト以外のマスク、例えばＳｉＮを用
い、マスク付着状態で第２のゲート酸化を行ない、その
後このマスクを取ってもよい。次に例えばリンをドープ
したポリシリコン膜を堆積してこれをパターニングする
ことによりＭＯＳ トランジスタのゲート電極５を形成
する。次にゲート酸化膜３，４を除去した後、イオン注
入法によりゲート電極５に自己整合されたｎ十拡散層の
ドレイン６、ンース７を形成する。このとき、冒電圧の
印加される側の計拡散層に隣接したゲート酸化膜がゲー
ト酸化膜３となるようにする。以下は通常のＭＯＳ）ラ
ンジスタの製造工程に従って例えばＰＳＧ膜、コンタク
トホール、Ａ／配線等が形成され、最後に保護膜として
ＰＳＧ膜が設置されＭＯＳ ）ランジスタが完成する。
使用時は基板を接地し、ドレインを＋２０ｖ１ソースを
ＯＶ、ゲートをＯ〜５Ｖで使用する。
ＯＶ、ゲートをＯ〜５Ｖで使用する。
本方法によれば、ゲート電極５の下のゲート酸化膜を全
部ゲート酸化膜４で形成する場合にくらべて、サーフェ
ス・ブレークダウン電圧が著しく向上する。また、全部
ゲート酸化膜をグー；・酸化膜３で形成する場合にくら
べて、一部ゲート酸化膜４を使う構造にすると素子性能
は向−１〕する。
部ゲート酸化膜４で形成する場合にくらべて、サーフェ
ス・ブレークダウン電圧が著しく向上する。また、全部
ゲート酸化膜をグー；・酸化膜３で形成する場合にくら
べて、一部ゲート酸化膜４を使う構造にすると素子性能
は向−１〕する。
また、通常の高濃度拡散層（ｎ＋層）と低譲度拡散層（
ｎ一層）を用いた高耐圧構造と組み合わせて本方法を使
用することによυ、さらにサーフース・ブレークダウン
電圧を上げることが可能と々る。
ｎ一層）を用いた高耐圧構造と組み合わせて本方法を使
用することによυ、さらにサーフース・ブレークダウン
電圧を上げることが可能と々る。
この発明のＭＯＳ ）ランジスタは、例えばＰｌｔＯＭ
の周辺回路の様な高電圧が印加される箇所に用いられる
。
の周辺回路の様な高電圧が印加される箇所に用いられる
。
Claims (1)
- 一導電型半導体基板上にゲート酸化膜を介してゲート電
極が形成され、このゲート電極に隣接する前記半導体基
板に逆導電型のソース領域及びドレイン領域が形成され
たＭＯＢ ）ランジスタの製造方法において、選択的に
ゲート酸化膜を形成した後に露出する基板を酸化する事
によシトレイン側が厚くされたゲート酸化膜を形成する
事を特徴とするＭＯＢ ）ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16515083A JPS6057968A (ja) | 1983-09-09 | 1983-09-09 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16515083A JPS6057968A (ja) | 1983-09-09 | 1983-09-09 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057968A true JPS6057968A (ja) | 1985-04-03 |
Family
ID=15806827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16515083A Pending JPS6057968A (ja) | 1983-09-09 | 1983-09-09 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057968A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2700890A1 (fr) * | 1993-01-27 | 1994-07-29 | Fujitsu Ltd | Dispositif à transistor composé à effet de champ ayant une électrode de Schottky. |
| US5486484A (en) * | 1993-02-22 | 1996-01-23 | Texas Instruments Incorporated | Lateral power MOSFET structure using silicon carbide |
| US5556800A (en) * | 1992-04-03 | 1996-09-17 | Kabushiki Kaisha Toshiba | Method of manufacturing a mask read only memory (ROM) for storing multi-value data |
-
1983
- 1983-09-09 JP JP16515083A patent/JPS6057968A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5556800A (en) * | 1992-04-03 | 1996-09-17 | Kabushiki Kaisha Toshiba | Method of manufacturing a mask read only memory (ROM) for storing multi-value data |
| FR2700890A1 (fr) * | 1993-01-27 | 1994-07-29 | Fujitsu Ltd | Dispositif à transistor composé à effet de champ ayant une électrode de Schottky. |
| US5486484A (en) * | 1993-02-22 | 1996-01-23 | Texas Instruments Incorporated | Lateral power MOSFET structure using silicon carbide |
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