JPS62206874A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁ゲート構造を利用した素子分離技術に関す
るものであり【、たとえばＭＯ８型メモリのセル分離に
利用して有効な技術に関する。

〔従来の技術〕

半導体集積回路における素子分離（アイソレージ冒ン）
についズは、■工業調査会発行電子材料１９８２年７月
号に［新しい素子分離技術Ｊ　（ｐｉｎ〜ｐ１１５）等
に記載されている。

七の概要は、分離方式として（ｌｌｐｎ接合分離と（２
）酸化膜分離とに大別される。上記（１）は製作容易で
あるが分離幅が大きくなる欠点を有し、（２）はＬＯＣ
ＯＳ　（Ｌｏｃａｌ　ｏｘｉｄａｔｉｏｎ　ｏｆ　５ｉ
ｌｉｃｏｎ）法、アイソプレーナ法等の選択酸化法が用
いられる。

分離面積は比較的に小さくできるものの高耐圧化が困難
である。また、近年ではＵ溝などの溝埋め込み法が開発
され、その分離面積は極めて微細化されている。

〔発明が解決しようとする問題〕

しかし、メモリの微細化プロセスにおいてＬＯＣＯ８方
式では、第２図に示すように酸化膜２の周縁部にそって
生じるバーズ・ビーク２ａのため分離幅（ｄ、）の縮小
にも限界がある。同図にお（・て、１はｐ−ウェル層、
２はＬＯＣＯ８法によるシリコン酸化膜（ＳｉＯｘ膜）
、３は多結晶シリコン（ポリＳｉ）ゲート、４はノース
・ドレイン領域層である。アイソプレーナ法においても
バーズビークが発生し、分離幅の縮小には限度がある。

Ｕ溝分離法は工程が複雑であるという問題を有する。

本発明は上記の問題を克服したものであり、その目的は
製造工程が簡単で、かつ、分離幅が縮小された半導体装
置技術を提供することである。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面からあきらかになろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、シリコン（Ｓｉ）半導体基体表面に周辺から
分離された一つの島領域を形成し、上記島領域内に絶縁
ゲートトランジスタを形成するＫあたって、上記基体上
に絶縁膜を介して第１層ポリＳｉを形成し、この第１層
ポリＳ　ｉに固定電圧を印加することによってその直下
のＳｉ基体表面の導電型を変えることにより周辺から接
合分離された島領域を形成し、この島領域内に絶縁膜を
介して第２層ポリＳｉからなるゲートを形成し第１層ポ
リＳｉ及び第２層ポリＳｉをマスクとしてノース・ドレ
イン領域することによりポリＳｉゲートトランジスタを
形成するものである。

〔作用〕

上記した手段によれば第１層ボＩＪ　Ｓ　ｉを形成した
部分はＭＯ８構造となり、固定電圧印加することにより
これを挾む２つの領域の間を狭い分離幅で分離すること
ができ、さらに第２層ポリＳｉを用いてＭＯ８ＦＥＴ素
子をセルファラインにより形成することができ、前記目
的を達成できる。

〔実施例〕

第１図は本発明による実施例のうち代表的な例を示すも
のであって、周辺から分離されたＭＯ８型半導体装置断
面図である。

５は半導体基体（チップ）であって、ｎ″′″型Ｓｉ単
結晶からなる。１は基体表面に形成されたｐ−型ウェル
である。６は酸化膜（ＳｉＯ□膜）、７は素子分離のた
めの第１層多結晶シリコン層としてのポリＳｉ膜である
。３は第２層多結晶シリコン層としてのポリＳｉからな
る絶縁ゲートである。

４は不純物導入領域としてのソース・ドレイ／部でｎ＋
拡散層からなる。

上記ポリＳｉ膜７、酸化膜６、ｐ−ウェル（Ｓｉ基板）
からなるＭＯ８構造においてポリＳ　ｉ膜７に負電圧印
加することにより、Ｓｉ表面にｐ　層が誘起され、これ
が周辺のｎ型基板との間を電気的に分離する作用をもつ
ことになり、従来のＬＯＣＯ８等の比して狭い分離幅（
ｄ、）で分離の効果を有する。

この分離幅すなわちポリＳｉ膜７の巾ｄ２は極めて微細
である。なぜなら、ボＩＪ　Ｓ　ｉ膜はその膜質の関係
で微細なバターニングが容易であるためである。

第３図乃至第８図は本発明による実施例のうち、半導体
基板に分離された一つのＭＯ３素子をセルフアラインメ
ントに形成するプロセスを工程断面図で示すものである
。

以下各工程にそって説明する。

（ＩＩ　　ｎ−型Ｓｉ単結晶基板５を用意し、表面にデ
ポジットしたＳｉＯい又はｓｉ、Ｎ４等の被膜をホトエ
ッチしてウェルホトマスク８を形成し、Ｂ（ボロ／）等
のアクセプタをイオン打込みした後、上記Ｓｉ、Ｎ４等
を除去しＮｔ雰囲気中でアニールすることによりｐ型ウ
ェル１を形成する（第３図）。

（２）熱酸化（ゲート酸化）により表面に酸化膜（Ｓｉ
Ｏｌ）６を形成し、その上にポリＳｉをデポジットして
第１層ポリＳｉ膜７を形成する（第４図）。この第１層
ポリＳｉにはＰ（リン）処理を施すことにより低比抵抗
化する。

（３）ホトレジストを用いて第１層ポリＳｉ膜７とうす
い酸化膜６を部分的にエッチ（第１ゲートホトエツチ）
し、アクティブ領域となるＳｉ基板１表面を露出する（
第５図）。

（４）熱酸化等により全面にＳ　ｔ　Ｏｔ膜９（ゲート
酸化膜）を形成し、その上にＳｉをデポジットし第２層
ポリＳｉ膜３を形成する。このあとリン処理又はリンイ
オン打込みにより第２層ポリＳｉ膜３を低比抵抗化する
（第６図）。

（５）第２ゲートのホトエッチを行い、第２層ポリＳｉ
膜３の不要部分を取り除きゲート３を形成する。このあ
と酸化膜を通しＰ（す／）をイオン打込みし、Ｎ、ガス
中でアニールを行ってゲート３に対してセルファライン
に形成されたソース・ドレインとなるｎ　層４を形成す
る（第７図）。

（６）全面に高湿低圧析出法によるＰ　Ｓ　Ｇ　（ＩＪ
ン・シリケート・グラス）１０をデポジットし、コンタ
クトホトエッチを行ない、アルミニウムＡＡを。

スパッタリングし、ホトエッチならびにＨ，ガス中テの
アニールを行うことによりソース・ドレインに接続する
アルミニウムＡ２電極（配線）１１を形成しｎチャネル
ＭＯ８ＦＥＴが完成する（第８図）。

第９図は上記プロセスにより製造された２つのＭＯ８素
子をふ（むｎチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔの一例を示
す平面図である。１２．ｘ′３はコンタクト孔の位置を
示す。

第１０図は第９図におけるＡ−Ａ視断面図、第１１図は
同Ｂ−Ｂ視断面図である。

第１２図は第１０図に示した２つのＭＯＳ　Ｆ　ＥＴＱ
ｓ　　、Ｑｔを含むｎチャネルＭＯ８ＦＥＴを一つの断
面図に構成した構成図である。

第１２図に示すように、第１層ポリＳｉ膜７に対してＭ
Ｏ８電圧ｖｂ（ｏ以上の値をとる）を印加することによ
り、直下のｐ−ウェル表面にｐウェルよりも高濃度のｐ
＋層１５が生じるという作用でチャネルストッパとなっ
て周辺のｎ−基板から電気的に分離（アイソレーション
）される。このｐ＋層はｐウェルより高濃度であるため
アイソレージｗ７耐圧の向上がみこまれる。

上記実施例で示した本発明によればＭＯ８技術を利用し
たものであることにより、アイソレーション（分離）幅
の限界がリソグラフィーの限界まで縮小できる。たとえ
ば、従来のＬＯＣＯ８方法であれば分離幅ｄ、＝７μｍ
であったのに対し、本発明のＭＯ８方法を採用すればｄ
、＝３μｍ程度Ｋまで縮小可能である。

上記した実施例により得られる効果を下記に示す。

＋１１　　多結晶シリコン層を素子間分離に用いたこと
、により、多結晶シリコン層が微細加工できるという作
用で、素子間分離中を縮小することができる。

（２）多結晶シリコン層に固定電位（電圧）を印加する
ことにより、絶縁膜下の半導体基体の導電型が高濃度不
純物領域の如く形成できるという作用で、簡単な構成で
素子間分離が可能である。

（３）素子分離用の多結晶シリコン層は２層多結晶シリ
コンを有する半導体製造技術の内の１つの多結晶シリコ
ン層を用いることにより、新たに素子分離用の多結晶シ
リコン層形成工程が不要であるという作用で、製造工程
の増加がない。たとえば、ダイナミック・ランダム・ア
クセスメモリ（Ｄ−ＲＡＭ）のメモリセルに使用される
容量電極用の多結晶ポリシリコン層とＤＲＡＭの周辺回
路における素子分離用の多結晶シリコン層とを共用でき
る。

（４）上記（１）　、　＋２）より、素子分離幅が微細
化され、かつ、簡単な構成で、素子分離を行なうことが
できるという作用で、半導体素子の高集積化が達成でき
る。

以上本発明者によりてなされた本発明を実施例にもとづ
き具体的に説明したが、本発明は上記実雄側に限定され
るものではなく、その要旨を逸脱しない範囲で程々変更
可能であることはいうまでもない。たとえばｎ基板表面
にｐチャネルＭＯ８ＦＥＴを有するＣ−ＭＯＳ　ＩＣの
一部として本発明を利用することができる。

本発明はｎチャネルＭＯ８型セルを用いたメモリセルに
特に、２層のポリＳｉ層を形成するプロセスに適用する
部分に最も高い効果を有する。

〔発明の効果〕

本願において開示される発明のうち代表的なものＫよっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわちＭＯ８素子のアイソレージロン幅を縮小するこ
とができ、ＩＣの集積度向上、チップサイズの縮小とい
う効果を奏する。

【図面の簡単な説明】

第１図は本発明による代表的な例であってＭＯＳアイン
レーシ！ｌ／によるセル断面図である。 第２図は従来例として示したＬＯＣＯＳアイソレージ１
ンによるセル断面図である。 第３図乃至第８図は本発明による一実施例を示すＭＯＳ
セルの製造プロセスの工程断面図である。 第９図は本発明による一実施例を示し、２つのセルを含
むＭＯＳＦＥＴの平面図、第１０図は第９図におけるＡ
−Ａ断面図、第１１図は同ＩＣＢ−り断面図である。 第１２図は第９図乃至第１１図で示したＭＯＳＦＥＴを
構成図として示した断面図である。 １・・・ｐ−型Ｓｉ基体（ｐ−ウェル）、２・・・ＬＯ
ＣＯ８分離、３・・・ポリＳｉゲート、４・・・ソース
・ドレインｎ＋層、５・・・ｎ−Ｓ　ｉ基板（サブスト
レート）、６・・・Ｓｉ０ｇ膜、７・・・第１層ポリＳ
ｉ膜、８−８　ｉｏ、膜、９・・・ゲート５ｉｆｔ膜、
１０　・Ｐ　ＳＧ膜、１１・・・Ａ２電極、１２．１３
・・・コンタクト孔、１５・・・ｐ　層。 代理人　弁理士　　小　川　勝　男（、第　　１　　図 第　　２　　図 第　　３ｖ！Ｊ 第　　４　　図 第　　５　　図 第　　６　　図 第　　７　　図 第　　８　　図 第　　９　　図 Ｌ７（

Claims (1)

1. 【特許請求の範囲】 １、半導体基体表面において周辺から分離された島領域
   を有し、上記島領域に分離するための領域は、半導体基
   体上の絶縁膜を介して設けられた半導体膜又は／及び導
   体膜からなり、上記半導体膜又は／及び導体膜は固定電
   位が印加されて、上記島領域と周辺の領域との間が分離
   されていることを特徴とする半導体装置。 ２、上記島領域内に絶縁ゲート半導体素子を有し、上記
   島領域を分離するための領域は基体上に絶縁膜を介して
   設けられた第１層多結晶半導体膜からなり、上記絶縁ゲ
   ート半導体素子の絶縁ゲートは基板上に絶縁膜を介して
   形成した第２層多結晶半導体膜からなることを特徴とす
   る特許請求の範囲第１項記載の半導体装置。 ３、半導体基体の表面に絶縁膜を介して第１層多結晶シ
   リコン層を選択形成し、一つの領域を囲む分離領域を形
   成する工程、上記一つの領域のシリコン半導体基板の表
   面に絶縁膜を介して第２層多結晶シリコン層を選択形成
   してゲート部を形成する工程、上記ゲート部及び分離領
   域の前記第１、第２層多結晶シリコン層を不純物導入マ
   スクに用いて上記一つの領域内に不純物を導入し不純物
   導入領域を形成する工程、上記分離領域の第１層多結晶
   シリコン層に接続する固定電位電極及び上記不純物導入
   領域に低抵抗接続する電極を形成する工程からなる半導
   体装置の製造方法。