JPS6126237A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6126237A JPS6126237A JP14805184A JP14805184A JPS6126237A JP S6126237 A JPS6126237 A JP S6126237A JP 14805184 A JP14805184 A JP 14805184A JP 14805184 A JP14805184 A JP 14805184A JP S6126237 A JPS6126237 A JP S6126237A
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- Japan
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- region
- substrate
- integrated circuit
- circuit device
- element region
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路装置に関し、特に高速低消費電
力のバイポーラ・トランジスタやＭＯＳトランジスタを
含む半導体集積回路装置に関する。
力のバイポーラ・トランジスタやＭＯＳトランジスタを
含む半導体集積回路装置に関する。
従来例の構成とその問題点
ＭＯＳ及びバイポーラトランジスタは益々高密度化し、
高速化してくるとラッ尤アップの防止と寄生容量の低減
化が必須となってくる。この目的にそって近年、Ｓ Ｏ
Ｉ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）構
造の検討が数多〈実施されている。
高速化してくるとラッ尤アップの防止と寄生容量の低減
化が必須となってくる。この目的にそって近年、Ｓ Ｏ
Ｉ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）構
造の検討が数多〈実施されている。
しかしながら通常のＳＯＩ構造は、基板として絶縁物を
使用しているため、絶縁物上に生成された半導“体部分
の電位は、全て上部から取らねばならなかった。したが
って、新しい分離方法が提案されている。この構造を第
１図に従って説明する。
使用しているため、絶縁物上に生成された半導“体部分
の電位は、全て上部から取らねばならなかった。したが
って、新しい分離方法が提案されている。この構造を第
１図に従って説明する。
第１図ａは素子の上面図を示しておシ、１は素子領域で
あるシリコン単結晶部分を示す。２は分離領域で多結晶
シリコンとシリコン酸化膜、シリコン窒化膜により構成
されており、シリコン単結晶部分１はそれぞれ絶縁物領
域２により囲こまれ、。
あるシリコン単結晶部分を示す。２は分離領域で多結晶
シリコンとシリコン酸化膜、シリコン窒化膜により構成
されており、シリコン単結晶部分１はそれぞれ絶縁物領
域２により囲こまれ、。
独立した素子領域となっている。この平面図において、
Ａ−Ａ′面で切って断面構造を見たのが第１図すである
。５はシリコン酸化膜及びシリコン窒化膜部分であシ、
６は多結晶シリコン部分である。
Ａ−Ａ′面で切って断面構造を見たのが第１図すである
。５はシリコン酸化膜及びシリコン窒化膜部分であシ、
６は多結晶シリコン部分である。
８はシリコン酸化膜領域であり、９はシリコン単結晶基
板である。
板である。
第１図ａ、ｂで明らかなように本構造は、それぞれ素子
領域１が完全に独立分離されておシ、外部電源との接続
は全て上部の電極配線を使用せねばならない。
領域１が完全に独立分離されておシ、外部電源との接続
は全て上部の電極配線を使用せねばならない。
発明の目的
本発明は、かかる従来例の不利な点を補うことを目的と
し、共通となる電源電位を必要とする素子領域のみに印
加することを可能とし、かつ製造法的にも完全分離の素
子を作るのに対し、何ら新たな工程を付加しない構造を
提供するものである。
し、共通となる電源電位を必要とする素子領域のみに印
加することを可能とし、かつ製造法的にも完全分離の素
子を作るのに対し、何ら新たな工程を付加しない構造を
提供するものである。
発明の構成
本発明は半導体基体の素子領域の底面全域が絶縁酸化物
よりなシ、前記素子領域の側面が全て絶縁酸化物よシな
る第１の素子領域と、前記素子領域の側面の１部領域が
前記半導体基体と連続的に接続してなる第２の素子領域
を具備してなる半導体集積回路装置である。
よりなシ、前記素子領域の側面が全て絶縁酸化物よシな
る第１の素子領域と、前記素子領域の側面の１部領域が
前記半導体基体と連続的に接続してなる第２の素子領域
を具備してなる半導体集積回路装置である。
実施例の説明
本発明の実施例を図に従って説明する。第２図は本発明
にもとづくシリコン半導体集積回路デバイスの要部概略
平面図である。１０はシリコン単結晶基板で、１１は完
全分離され孤立した第１の素子領域を示し、底面が酸化
された単結晶シリコンからなっている。１２は分離領域
で通常シリコン窒化膜、シリコン酸化膜と多結晶シリコ
ンから成るが、シリコン酸化膜、窒化膜のみで構成する
例も可とする。１３は第２の素子領域を示し、底面が酸
化された単結晶シリコン部分からなっている。１４．１
５の領域は１２と同様な絶縁物領域であるが、１２と異
なり１４と１６はそれぞれがつながっておらず、第２の
素子領域１３は基板１゜とつながった構造となっている
。
にもとづくシリコン半導体集積回路デバイスの要部概略
平面図である。１０はシリコン単結晶基板で、１１は完
全分離され孤立した第１の素子領域を示し、底面が酸化
された単結晶シリコンからなっている。１２は分離領域
で通常シリコン窒化膜、シリコン酸化膜と多結晶シリコ
ンから成るが、シリコン酸化膜、窒化膜のみで構成する
例も可とする。１３は第２の素子領域を示し、底面が酸
化された単結晶シリコン部分からなっている。１４．１
５の領域は１２と同様な絶縁物領域であるが、１２と異
なり１４と１６はそれぞれがつながっておらず、第２の
素子領域１３は基板１゜とつながった構造となっている
。
かかる平面図を、更にくわしく説明するために、第２図
でＢ−Ｂ’線での断面構造とＣ−Ｃ’線でのｍ１面構造
にもとづいて説明を行なう。
でＢ−Ｂ’線での断面構造とＣ−Ｃ’線でのｍ１面構造
にもとづいて説明を行なう。
第３図は第２図でのＢ−Ｂ’面での断面構造に相当する
部分の本発明の一実施例の半導体ＩＣの製造工程を示す
。１ｏはたとえば数Ω−α程度の比抵抗を有するｎ型シ
リコン基板を示す。２２は酸化シリコン（Ｓｉｎ２膜）
を、２３はシリコン窒化膜（Ｓｉ３Ｎ４膜）を示し、こ
の膜２２．２３を選択的に除去した部分からシリコン基
板１ｏを選択的にエツチングして凹部２４を形成する（
Ｌ）。しかるのち、酸化を行ない５ｉｎ２膜２６を開口
部内側に設置せしめる。２６．２７．２８はＳｉ３Ｎ４
膜で、２６は上面に付着したもの、２７は開口部内側面
に付着したもの、２８は開口部の底に付着したものを示
す（ｂ）。
部分の本発明の一実施例の半導体ＩＣの製造工程を示す
。１ｏはたとえば数Ω−α程度の比抵抗を有するｎ型シ
リコン基板を示す。２２は酸化シリコン（Ｓｉｎ２膜）
を、２３はシリコン窒化膜（Ｓｉ３Ｎ４膜）を示し、こ
の膜２２．２３を選択的に除去した部分からシリコン基
板１ｏを選択的にエツチングして凹部２４を形成する（
Ｌ）。しかるのち、酸化を行ない５ｉｎ２膜２６を開口
部内側に設置せしめる。２６．２７．２８はＳｉ３Ｎ４
膜で、２６は上面に付着したもの、２７は開口部内側面
に付着したもの、２８は開口部の底に付着したものを示
す（ｂ）。
次に、強い異方性を持つエツチング方法たとえばドライ
エッチ法等でエツチングすると、上面及び下面のＳ：Ｌ
３Ｎ４膜２６，２８は除去され、側面のＳｉ３Ｎ４膜２
７のみが残る（０）。
エッチ法等でエツチングすると、上面及び下面のＳ：Ｌ
３Ｎ４膜２６，２８は除去され、側面のＳｉ３Ｎ４膜２
７のみが残る（０）。
その後、開口部底部の酸化膜２６を除去し、その後Ｓｉ
基板１ｏのエツチングを行ない開口部２９を形成する。
基板１ｏのエツチングを行ない開口部２９を形成する。
この工程の後、たとえばその後の工程で砒素などを全面
に拡散するとシリコンの露出部である開口部の底めみに
砒素が拡散され、拡散層３ｏが出来上る（ｄ）。しかし
この拡散層３ｏの形成工程は常に必要とは限らなく、選
択性のある工程である。
に拡散するとシリコンの露出部である開口部の底めみに
砒素が拡散され、拡散層３ｏが出来上る（ｄ）。しかし
この拡散層３ｏの形成工程は常に必要とは限らなく、選
択性のある工程である。
次に、基板全面を酸化すると、シリコンの露出している
開口部２９底面のみが酸化されて酸化層３１が形成され
る。この酸化層３１は横方向にも広がり、広がった酸化
層３１はお互いが接続し、そのためにシリコン基板１０
の上部である領域１１又は１３の底面が全て酸化膜３１
で覆われること・となる。ここで３０は（ｄ）の工程で
拡散された砒素が酸化膜３１の上部におし上げられた拡
散層である。
開口部２９底面のみが酸化されて酸化層３１が形成され
る。この酸化層３１は横方向にも広がり、広がった酸化
層３１はお互いが接続し、そのためにシリコン基板１０
の上部である領域１１又は１３の底面が全て酸化膜３１
で覆われること・となる。ここで３０は（ｄ）の工程で
拡散された砒素が酸化膜３１の上部におし上げられた拡
散層である。
しかるのちは多結晶シリコンを全面に形成し、表面部の
多結晶シリコンを除去して開孔部２４に多結晶シリコン
３２を埋め込む（ｆ）、こうして第２図の分離用絶縁物
領域１２および絶縁物領域１４．１６が形成される。
多結晶シリコンを除去して開孔部２４に多結晶シリコン
３２を埋め込む（ｆ）、こうして第２図の分離用絶縁物
領域１２および絶縁物領域１４．１６が形成される。
次に、表面の５ｉ５Ｎ４． ＳｉＯ□膜２３．２２を
除去することにより、素子領域１１および１３が完成す
る。
除去することにより、素子領域１１および１３が完成す
る。
次に第２図Ｃ−Ｃ’線の断面構造に沿ったＩＣ製造工程
を第４図に示す。第４図は第３図の工程を実施したのち
、ＩＣ製造工程を実施した場合のＣ−ｃ′ 線断面相
当部分の工程を示すものである。
を第４図に示す。第４図は第３図の工程を実施したのち
、ＩＣ製造工程を実施した場合のＣ−ｃ′ 線断面相
当部分の工程を示すものである。
すなわち１０はシリコン単結晶基板であり、３１は基板
１ｏ内に形成された埋込酸化膜領域であり、２フは酸化
窒化膜部分、３２は多結晶シリコン領域を示す。１１は
埋込酸化膜領域３１と絶縁物領域１２により、基板１０
と分離された単結晶領域で、側面、底面いずれもが絶縁
膜により完全に分離された構造となっている。一方３１
人、３１Ｂは、図の紙面に垂直方向（横方向）から酸化
された領域であり、１３は領域３１Ｂ上に残っている単
結晶基板領域で、単結晶基板１０とは側面で接続されて
いる。
１ｏ内に形成された埋込酸化膜領域であり、２フは酸化
窒化膜部分、３２は多結晶シリコン領域を示す。１１は
埋込酸化膜領域３１と絶縁物領域１２により、基板１０
と分離された単結晶領域で、側面、底面いずれもが絶縁
膜により完全に分離された構造となっている。一方３１
人、３１Ｂは、図の紙面に垂直方向（横方向）から酸化
された領域であり、１３は領域３１Ｂ上に残っている単
結晶基板領域で、単結晶基板１０とは側面で接続されて
いる。
（ｂ） において、かかる領域１１．１３にＭＯＳト
ランジスタＴ（Ｔ２ を形成した図を示しているが、
４０．４１はゲート絶縁膜、４２．４３はＰ＋領域で完
全分離された単結晶シリコン部分１１内に形成されたト
ランジスタＴ１のドレイン、ソース領域を示す。一方、
４４．４５はＰ＋領域で側面が基板３１と接続しておシ
かつその底部が絶縁物化している領域１３に形成された
ＭＯＳトランジスタＴ２のドレイン、ソース部を示す。
ランジスタＴ（Ｔ２ を形成した図を示しているが、
４０．４１はゲート絶縁膜、４２．４３はＰ＋領域で完
全分離された単結晶シリコン部分１１内に形成されたト
ランジスタＴ１のドレイン、ソース領域を示す。一方、
４４．４５はＰ＋領域で側面が基板３１と接続しておシ
かつその底部が絶縁物化している領域１３に形成された
ＭＯＳトランジスタＴ２のドレイン、ソース部を示す。
４６゜４７はそれぞれＭＯＳのゲート部を示している。
かかる２つのＭＯＳ トランジスタ素子Ｔ１１Ｔ２が形
成された場合、それぞれの基体となる部分はそれぞれ異
なっている。すなわち、領域１１は基板１ｏと電気的に
つながっていないため、ＭＯＳトランジスタの活性領域
は独立に上部配線から電位を固定することが出来るだけ
でなく、完全にフローティングにすることが出来る。一
方、領域１３の部分は基板１０と電気的に接続されてい
るため、ここに形成されたＭＯＳトランジスタの活性領
域は基板の電位に固定される。
成された場合、それぞれの基体となる部分はそれぞれ異
なっている。すなわち、領域１１は基板１ｏと電気的に
つながっていないため、ＭＯＳトランジスタの活性領域
は独立に上部配線から電位を固定することが出来るだけ
でなく、完全にフローティングにすることが出来る。一
方、領域１３の部分は基板１０と電気的に接続されてい
るため、ここに形成されたＭＯＳトランジスタの活性領
域は基板の電位に固定される。
かかる２つの異なった電位に固定出来る素子があった場
合、ＭＯＳトランジスタＴ２においては基板バイアス効
果によりｖＴを変えることが可能となる。また完全分離
されたＭＯＳトランジスタ素子Ｔ、は基板からフローテ
ィングで使うことができ、また上部の配線から任意に電
位設定もできる。基板１０のみを電位を変えれば、領域
１３の電位を上部電極から与えることなしに印加して、
Ｔ２とＴ１ は異なったｖＴを得られることとなる。
合、ＭＯＳトランジスタＴ２においては基板バイアス効
果によりｖＴを変えることが可能となる。また完全分離
されたＭＯＳトランジスタ素子Ｔ、は基板からフローテ
ィングで使うことができ、また上部の配線から任意に電
位設定もできる。基板１０のみを電位を変えれば、領域
１３の電位を上部電極から与えることなしに印加して、
Ｔ２とＴ１ は異なったｖＴを得られることとなる。
第４図の実施例として、ＰチャネルのＭＯＳトランジス
タの例を上げたが、基板１ｏ内に各素子よシ深くＰウェ
ルを形成すれば、ｖ、ｒの異なる素子をもつ２種類のＣ
ＭＯＳデバイスが形成されることは自明のことである。
タの例を上げたが、基板１ｏ内に各素子よシ深くＰウェ
ルを形成すれば、ｖ、ｒの異なる素子をもつ２種類のＣ
ＭＯＳデバイスが形成されることは自明のことである。
このような構造は次の様な応用がはかれることもまた自
明である。
明である。
１ コレクタを共通基板とつないだ１種類のノ（イポー
ラ素子と、完全に分離された他の種類のバイポーラ素子
の組合せ ２ 完全に分離された素子と、入力保護ダイオードの役
目をするだめの側面が基板とつながっている底部酸化の
素子 等に応用できる。
ラ素子と、完全に分離された他の種類のバイポーラ素子
の組合せ ２ 完全に分離された素子と、入力保護ダイオードの役
目をするだめの側面が基板とつながっている底部酸化の
素子 等に応用できる。
次に第２の実施例を説明する。第６図に示す。
第６図は領域１１０部分にＰチャンネルのＭＯＳトラン
ジスタＴ１を形成し、片面だけが開いた領域１３０部分
に抵抗Ｒを形成したものである。すなわち６２は高濃度
のｎ十領域で基板１ｏと同電位である。６ｏはイオン注
入法等で形成されたｎ型抵抗体領域であシ、６１は６２
と同様な高濃度ｎ＋領領域ある。５２，５０．５１で形
成された領域は全ての底面と四方の側面の内１カ所しか
開口されておらず、６１の電位は基板電位と接続してい
る６２の領域から、６０の抵抗を介して電気的に接続し
ている構造を有していることになる。
ジスタＴ１を形成し、片面だけが開いた領域１３０部分
に抵抗Ｒを形成したものである。すなわち６２は高濃度
のｎ十領域で基板１ｏと同電位である。６ｏはイオン注
入法等で形成されたｎ型抵抗体領域であシ、６１は６２
と同様な高濃度ｎ＋領領域ある。５２，５０．５１で形
成された領域は全ての底面と四方の側面の内１カ所しか
開口されておらず、６１の電位は基板電位と接続してい
る６２の領域から、６０の抵抗を介して電気的に接続し
ている構造を有していることになる。
またこの領域４６をＭ ＯＳ 、トランジスタのドレイ
ンと共通化すれば、外部配線によらずに第６図に示すよ
うな構造が出来る。
ンと共通化すれば、外部配線によらずに第６図に示すよ
うな構造が出来る。
発明の効果
本発明において多くの実施例を示したが、この最も大き
な効果は、ラッチアップ耐性と寄生容量の低下、高密度
化の目的を破ることなく、完全分離素子において少なく
とも側面の１部を開口にし、基板と電気的に接続するこ
とにより、何ら工程上の追加をすることなしに広い応用
を持つことを可能にしたものである。
な効果は、ラッチアップ耐性と寄生容量の低下、高密度
化の目的を破ることなく、完全分離素子において少なく
とも側面の１部を開口にし、基板と電気的に接続するこ
とにより、何ら工程上の追加をすることなしに広い応用
を持つことを可能にしたものである。
第１図ａ、ｂは完全絶縁分離の従来構造の平面本発明の
ＸＣの製造工程断面図、第４図ａ、ｂはＭＯＳトランジ
スタを作り込んだ本発明のＩＣの構造断面図、第６図は
抵抗体を形成した他の実施例の断面図、第６図は抵抗体
形成をした場合の回路例を示す図である。 １０・・・・・・シリコン単結晶基板、１１．１３・・
・・・・素子領域、１２，１４．１６・・・・・・絶縁
分離領域。 Ｔ１１Ｔ２・・・・・・ＭＯＳ）うｌジスタ＠代理人の
氏名 弁理士 中 尾 敏 男 ほか１名ｄ（／
２り第３図 第４図 第５図 に 第６図
ＸＣの製造工程断面図、第４図ａ、ｂはＭＯＳトランジ
スタを作り込んだ本発明のＩＣの構造断面図、第６図は
抵抗体を形成した他の実施例の断面図、第６図は抵抗体
形成をした場合の回路例を示す図である。 １０・・・・・・シリコン単結晶基板、１１．１３・・
・・・・素子領域、１２，１４．１６・・・・・・絶縁
分離領域。 Ｔ１１Ｔ２・・・・・・ＭＯＳ）うｌジスタ＠代理人の
氏名 弁理士 中 尾 敏 男 ほか１名ｄ（／
２り第３図 第４図 第５図 に 第６図
Claims (4)
- （１）半導体基体の素子領域の底面全域が絶縁酸化物よ
りなり、前記素子領域の側面が全て絶縁酸化物よりなる
第１の素子領域と、前記素子領域の側面の１部領域が前
記半導体基体と連続的に接続してなる第２の素子領域を
具備してなる半導体集積回路装置。 - （２）素子領域に形成してなる第１、第２の素子がＭＯ
Ｓトランジスタよりなり、活性領域の側面が半導体基体
と電気的に接続してなる前記第２の素子であるＭＯＳト
ランジスタにおいては、チャネル部下の基板電位は外部
より印加された電圧により固定され、活性領域の側面が
酸化物により全域が覆われてなる前記第１の素子である
ＭＯＳトランジスタにおいては前記チャネル部下の基板
電位は外部電源と接続せず、これにより前記第１の素子
と閾値電圧の相異をもたらすことを特徴とする特許請求
の範囲第１項記載の半導体集積回路装置。 - （３）素子領域に形成される第１、第２の素子がバイポ
ーラトランジスタよりなり、前記第２の素子のコレクタ
領域が基板に印加された電源と接続され、前記第１の素
子のコレクタ部は電源と絶縁されていることを特徴とし
た特許請求の範囲第１項記載の半導体集積回路装置。 - （４）素子領域に形成される第１、第２の素子の内第２
の素子の少なくとも１部が抵抗よりなり基板に印加され
た電源と接続され、前記第１の素子は電源と絶縁されて
いることを特徴とした特許請求の範囲第１項記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14805184A JPS6126237A (ja) | 1984-07-16 | 1984-07-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14805184A JPS6126237A (ja) | 1984-07-16 | 1984-07-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126237A true JPS6126237A (ja) | 1986-02-05 |
Family
ID=15444047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805184A Pending JPS6126237A (ja) | 1984-07-16 | 1984-07-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126237A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012124526A (ja) * | 2012-02-22 | 2012-06-28 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| JP2014187377A (ja) * | 2014-05-23 | 2014-10-02 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
1984
- 1984-07-16 JP JP14805184A patent/JPS6126237A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012124526A (ja) * | 2012-02-22 | 2012-06-28 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| JP2014187377A (ja) * | 2014-05-23 | 2014-10-02 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
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