JPS6118170A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6118170A JPS6118170A JP59137177A JP13717784A JPS6118170A JP S6118170 A JPS6118170 A JP S6118170A JP 59137177 A JP59137177 A JP 59137177A JP 13717784 A JP13717784 A JP 13717784A JP S6118170 A JPS6118170 A JP S6118170A
- Authority
- JP
- Japan
- Prior art keywords
- active layer
- insulating film
- gate
- region
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体装置の製造方法に関し、詳しくは縦構造
ショートチャネルＣＭＯＳインバータを有する半導体装
置の製造方法に関するものである。
ショートチャネルＣＭＯＳインバータを有する半導体装
置の製造方法に関するものである。
［背景技術］
一般に知られているスタックドＣＭＯＳインバータ、い
わゆる縦構造のＣＭＯＳインバータは第１図に示すよう
な縦断面構造を有している（たとえば、日経マグロウヒ
ル社発行「日経エレクトロニクスＪ １９Ｂ１年８月３
日号、Ｐ１８７）。図において、符号１はＮ型シリコン
半導体基板である。この基板１が比較的厚い５ｉ０２か
らなるフィールド絶縁膜１ａによって囲まれる素子形成
領域には、縦方向にＰチャネルＭＯＳＦＥＴとＮチャネ
ルＭＯＳＦＥＴとが形成されている。すなわち、Ｐチャ
ネルＭＯＳＦＥＴは、Ｐ＋型拡散層のソース２およびド
レイン３．ドープドポリシリコン等のゲート４、および
５ｉ０２のゲート絶縁膜５より形成されている。また、
ＮチャネルＭＯ８ＦＥＴは。
わゆる縦構造のＣＭＯＳインバータは第１図に示すよう
な縦断面構造を有している（たとえば、日経マグロウヒ
ル社発行「日経エレクトロニクスＪ １９Ｂ１年８月３
日号、Ｐ１８７）。図において、符号１はＮ型シリコン
半導体基板である。この基板１が比較的厚い５ｉ０２か
らなるフィールド絶縁膜１ａによって囲まれる素子形成
領域には、縦方向にＰチャネルＭＯＳＦＥＴとＮチャネ
ルＭＯＳＦＥＴとが形成されている。すなわち、Ｐチャ
ネルＭＯＳＦＥＴは、Ｐ＋型拡散層のソース２およびド
レイン３．ドープドポリシリコン等のゲート４、および
５ｉ０２のゲート絶縁膜５より形成されている。また、
ＮチャネルＭＯ８ＦＥＴは。
Ｎ中型拡散層のソース６およびドレイン７、ゲート４お
よびゲート絶縁膜８より形成されている。
よびゲート絶縁膜８より形成されている。
このような従来構造のＣＭＯＳインバータにおいて、下
層のＰチャネルＦＥＴのゲートチャネルはソース２およ
びドレイ−２３間の基板１ （Ｎ型）であり、上層のＰ
チャネルＦＥＴのゲートチャネルはソース６およびドレ
イン７間の領域（Ｐ型）９である。下層のＰチャネルＦ
ＥＴのゲート４とソース、ドレイン２，３とは、既に一
般に知られている種々のプロセス技術を用いて自己整合
的に形成することができる。
層のＰチャネルＦＥＴのゲートチャネルはソース２およ
びドレイ−２３間の基板１ （Ｎ型）であり、上層のＰ
チャネルＦＥＴのゲートチャネルはソース６およびドレ
イン７間の領域（Ｐ型）９である。下層のＰチャネルＦ
ＥＴのゲート４とソース、ドレイン２，３とは、既に一
般に知られている種々のプロセス技術を用いて自己整合
的に形成することができる。
これに対し、上層のＮチャネルＦＥＴのソース、ドレイ
ン６．７ （Ｎ＋型）とチャネル領域９（Ｐ型）とは、
各々の領域がイオン打込みによって決定されている。こ
のため、既に形成されているゲート４に対してチャネル
領域９を自己整合的に形成することができない。
ン６．７ （Ｎ＋型）とチャネル領域９（Ｐ型）とは、
各々の領域がイオン打込みによって決定されている。こ
のため、既に形成されているゲート４に対してチャネル
領域９を自己整合的に形成することができない。
［発明の目的］
本発明の目的は、縦構造ショートチャネルＣＭＯＳイン
バータを自己整合的に製造する半導体装置の製造方法を
提供するものである。
バータを自己整合的に製造する半導体装置の製造方法を
提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板の導電型を第１導電型（たとえば
Ｐ型）とすれば、基板の素子形成領域上に下から第１導
電型と逆導電型の第２導電型（Ｎ型）と第１導電型（Ｐ
型）゛の活性領域を順次積み上げている。そして、第２
導電型（Ｎ型）の第１活性領域の一部には秦ｌ絶縁膜を
形成しておき、第１導電型（Ｐ型）の第２活性領域との
間の電気的絶縁を行っている。第１絶縁膜が介在する第
１活性領域と第２活性領域を第１の領域と称し、第１絶
縁膜が介在しない第１活性領域と第２活性領域を第２の
領域と称することにすれば、これら第■領域と第２領域
とにまたがる、内周面に第２絶縁膜を有する溝を半導体
基板に達する位置に形成している。この溝内に導電体を
埋込みその上表面に第３絶縁膜を形成している。
Ｐ型）とすれば、基板の素子形成領域上に下から第１導
電型と逆導電型の第２導電型（Ｎ型）と第１導電型（Ｐ
型）゛の活性領域を順次積み上げている。そして、第２
導電型（Ｎ型）の第１活性領域の一部には秦ｌ絶縁膜を
形成しておき、第１導電型（Ｐ型）の第２活性領域との
間の電気的絶縁を行っている。第１絶縁膜が介在する第
１活性領域と第２活性領域を第１の領域と称し、第１絶
縁膜が介在しない第１活性領域と第２活性領域を第２の
領域と称することにすれば、これら第■領域と第２領域
とにまたがる、内周面に第２絶縁膜を有する溝を半導体
基板に達する位置に形成している。この溝内に導電体を
埋込みその上表面に第３絶縁膜を形成している。
したがって、前記導電体をゲートとし、第２および第３
絶縁膜をゲート絶縁膜とすることができ、下層のＭＩＳ
（ＭＯＳ）ＦＥＴのソースドレインはゲート両側の第
１活性層であり、上層のＭＩＳＦＥＴのソースドレイン
はゲート両側の第２活性層となる。下層のゲートチャネ
ルは第２絶縁膜下の半導体基板であり、上層のゲートチ
ャネルは、第３絶縁膜上の第２活性層上に形成された第
２導電型の第３活性層である。このためゲート、ゲート
チャネル、およびソースドレインが各々自己整合的に形
成されるので、ショートチャネル化を達成し得るもので
ある。
絶縁膜をゲート絶縁膜とすることができ、下層のＭＩＳ
（ＭＯＳ）ＦＥＴのソースドレインはゲート両側の第
１活性層であり、上層のＭＩＳＦＥＴのソースドレイン
はゲート両側の第２活性層となる。下層のゲートチャネ
ルは第２絶縁膜下の半導体基板であり、上層のゲートチ
ャネルは、第３絶縁膜上の第２活性層上に形成された第
２導電型の第３活性層である。このためゲート、ゲート
チャネル、およびソースドレインが各々自己整合的に形
成されるので、ショートチャネル化を達成し得るもので
ある。
［実施例］
以下、本発明の半導体装置の製造方法の一実施例を第２
図から第６図を参照して説明する。
図から第６図を参照して説明する。
第２図において、符号１０は半導体基板を示し、たとえ
ば、Ｐ型（第１導電型）シリコン半導体基板である。こ
の基板１０の一生面の素子形成領域は、公知の技術を用
いて形成した比較的厚い５ｔｏ２のフィールド絶縁膜１
１によって囲まれている。このフィールド絶縁膜１１に
よって囲まれた基板１０内に、Ａ ｓ （ひ素）、Ｐ（
リン）等のイオン打込みによる第２導電型のＮ中型の第
１活性層１２を形成する。つぎに、第１活性層１２の上
表面の一部に選択的に第１の絶縁膜１３を形成する。
ば、Ｐ型（第１導電型）シリコン半導体基板である。こ
の基板１０の一生面の素子形成領域は、公知の技術を用
いて形成した比較的厚い５ｔｏ２のフィールド絶縁膜１
１によって囲まれている。このフィールド絶縁膜１１に
よって囲まれた基板１０内に、Ａ ｓ （ひ素）、Ｐ（
リン）等のイオン打込みによる第２導電型のＮ中型の第
１活性層１２を形成する。つぎに、第１活性層１２の上
表面の一部に選択的に第１の絶縁膜１３を形成する。
この第１の絶縁膜１３は、たとえば、熱酸化による５ｉ
０２膜である。このあと、第１の絶縁膜１３および露出
している第１活性層１２上に、第１導電型であるＰ＋型
の第２活性層１４を形成する。この第２活性層１４はシ
リコンのエピタキシャル成長後、Ｂイオン打込み等によ
って形成できる。
０２膜である。このあと、第１の絶縁膜１３および露出
している第１活性層１２上に、第１導電型であるＰ＋型
の第２活性層１４を形成する。この第２活性層１４はシ
リコンのエピタキシャル成長後、Ｂイオン打込み等によ
って形成できる。
第２図までのプロセスを経た後、第３図に示すように周
知の溝掘り技術を用いて第１活性層１２および第２活性
層１４を経て基板１０に達する溝１５を形成する。溝１
５を形成する位置は、溝１５の内周面に形成する熱酸化
による５ｉ０２の第２絶縁膜１６が、一方の内側面にお
いて前記第１絶縁膜１３と結合し、他方の内側面におい
て第１絶縁膜１３が介在しない第１および第２活性層１
２．１４に当接するようにして決定される。この合わせ
余裕は充分とることができプロセス上の困難性はない。
知の溝掘り技術を用いて第１活性層１２および第２活性
層１４を経て基板１０に達する溝１５を形成する。溝１
５を形成する位置は、溝１５の内周面に形成する熱酸化
による５ｉ０２の第２絶縁膜１６が、一方の内側面にお
いて前記第１絶縁膜１３と結合し、他方の内側面におい
て第１絶縁膜１３が介在しない第１および第２活性層１
２．１４に当接するようにして決定される。この合わせ
余裕は充分とることができプロセス上の困難性はない。
第４図において、このようにして形成した溝１５内にド
ープドポリシリコン等の導電体１７を埋込む。その後、
この導電体１７の上表面に熱酸化による５ｉ０２等の第
３絶縁膜１８を形成する。
ープドポリシリコン等の導電体１７を埋込む。その後、
この導電体１７の上表面に熱酸化による５ｉ０２等の第
３絶縁膜１８を形成する。
第２絶縁膜１６および第３絶縁膜１８によって分離され
る領域を便宜上第１の領域および第２の領域と称するこ
とにする。ここで、第１の領域は、第１絶縁膜１３が介
在する第１活性層１２と第２活性層１４を指し、第２の
領域は、第１絶縁膜１３が介在しない第１活性層１２と
第２活性層１４を指す。第１および第２の領域の第２活
性層１４と前記第３絶縁膜１８上に、エピタキシャル成
長等による第２導電型のＮ−型の第３活性層１９を形成
する。
る領域を便宜上第１の領域および第２の領域と称するこ
とにする。ここで、第１の領域は、第１絶縁膜１３が介
在する第１活性層１２と第２活性層１４を指し、第２の
領域は、第１絶縁膜１３が介在しない第１活性層１２と
第２活性層１４を指す。第１および第２の領域の第２活
性層１４と前記第３絶縁膜１８上に、エピタキシャル成
長等による第２導電型のＮ−型の第３活性層１９を形成
する。
第５図までのプロセスによって、縦構造のＮチャネルお
よびＰチャネルＭＯ５ＦＥＴが形成できることがわかる
。すなわち、下層のＮチャネル間Ｏ８ＦＥＴは、基板１
０のゲートチャネル、第２絶縁膜１６のゲート絶縁膜、
導電体１７のゲート、および第１活性層１２のソースド
レインによって形成される。また上層のＰチャネルＭＯ
８ＦＥＴは、第３活性層１９のゲートチャネル、第３絶
縁膜１８のゲート絶縁膜、導電体１７のゲート、および
第２活性層１４のソースドレインによって形成される。
よびＰチャネルＭＯ５ＦＥＴが形成できることがわかる
。すなわち、下層のＮチャネル間Ｏ８ＦＥＴは、基板１
０のゲートチャネル、第２絶縁膜１６のゲート絶縁膜、
導電体１７のゲート、および第１活性層１２のソースド
レインによって形成される。また上層のＰチャネルＭＯ
８ＦＥＴは、第３活性層１９のゲートチャネル、第３絶
縁膜１８のゲート絶縁膜、導電体１７のゲート、および
第２活性層１４のソースドレインによって形成される。
これらＮおよびＰチャネルＭＯ８ＦＥＴは第１および第
２活性層１２．１４内の溝１５および埋込みゲートであ
る導電体１７の形成番；よって自己整合的に形成できる
。
２活性層１２．１４内の溝１５および埋込みゲートであ
る導電体１７の形成番；よって自己整合的に形成できる
。
縦構造のＮおよびＰチャネルＭＯ８ＦＥＴのＣＭＯＳイ
ンバータ結線を行うために、さらに第５図において所要
部のホトエツチングを行う。まず、公知のホトリソグラ
フィ技術を用いて、第１の領域の第３および第２活性層
１９．１４をエツチングし、第１の領域の第１活性層１
２のための開口２１を形成する。つぎに、同様に、第１
の領域の第２活性層１４のための開口２２、ゲート電極
の導電体のための開口２３、および第２の領域の第２活
性層１４のための開口２４を各々形成する。
ンバータ結線を行うために、さらに第５図において所要
部のホトエツチングを行う。まず、公知のホトリソグラ
フィ技術を用いて、第１の領域の第３および第２活性層
１９．１４をエツチングし、第１の領域の第１活性層１
２のための開口２１を形成する。つぎに、同様に、第１
の領域の第２活性層１４のための開口２２、ゲート電極
の導電体のための開口２３、および第２の領域の第２活
性層１４のための開口２４を各々形成する。
このあと、全面酸化して最上層にＳｉｏ２膜２５膜形５
した後、ＰＳＧ （リンシリケートガラス）等の絶縁膜
２６゛（第６図）を堆積し、最終的にコンタクト孔をあ
けてアルミニウムによる配線を行う。
した後、ＰＳＧ （リンシリケートガラス）等の絶縁膜
２６゛（第６図）を堆積し、最終的にコンタクト孔をあ
けてアルミニウムによる配線を行う。
第６図において、各々のアルミニウム配線に表示する記
号はＣＭＯＳインバータの各入出力および電源端子を示
している。すなわち、Ｖｉｎは入力端子、■ｏｕｔは出
力端子、ＶｃｃはＰチャネルＭＯ８ＦＥＴの給電端子（
第３活性層１９に接続）およびＣＭＯＳインバータの正
電源端子（第１の領域の第２活性層に接続）、そしてＶ
ｓｓはＮチャネルＭＯ３ＦＥＴの給電端子（基板１０の
Ｐ＋型拡散層２７に接続）およびＣＭＯＳインバータの
負電源端子（第１の領域の第１活性層１２に接続）であ
る。
号はＣＭＯＳインバータの各入出力および電源端子を示
している。すなわち、Ｖｉｎは入力端子、■ｏｕｔは出
力端子、ＶｃｃはＰチャネルＭＯ８ＦＥＴの給電端子（
第３活性層１９に接続）およびＣＭＯＳインバータの正
電源端子（第１の領域の第２活性層に接続）、そしてＶ
ｓｓはＮチャネルＭＯ３ＦＥＴの給電端子（基板１０の
Ｐ＋型拡散層２７に接続）およびＣＭＯＳインバータの
負電源端子（第１の領域の第１活性層１２に接続）であ
る。
なお、Ｐ＋型拡散層２７はたとえば第２活性層１４形成
時のＢイオン打込み時に形成することが可能である。同
様に他の周辺回路も、本発明と同時に（たとえば、Ｎチ
ャネルＭＯ８の場合はインバータの下層ＮチャネルＭＯ
５形成時に形成し。
時のＢイオン打込み時に形成することが可能である。同
様に他の周辺回路も、本発明と同時に（たとえば、Ｎチ
ャネルＭＯ８の場合はインバータの下層ＮチャネルＭＯ
５形成時に形成し。
上層ＰチャネルＭＯ３形成時のプロセスを省く）あるい
は個別に従来の技術を用いて同一基板上に容易に製造で
きることは明らかである。
は個別に従来の技術を用いて同一基板上に容易に製造で
きることは明らかである。
［効果］
以上説明したように、本発明の半導体装置の製造方法は
、ＣＭＯＳインバータを形成する素子領域に、あらかじ
め両チャネルのソースおよびドレインのための活性層（
拡散層）を積重ね形成しておき、上下活性層を経て基板
に至る溝内にゲート電極を形成するようにしている。こ
のため、ソースドレインおよびゲートが自己整合的に両
チャネルとも形成することができ、ＣＭＯＳインバータ
のショートチャネル化、ひいては高集積化、高信頼度を
達成できるという効果が得られる。
、ＣＭＯＳインバータを形成する素子領域に、あらかじ
め両チャネルのソースおよびドレインのための活性層（
拡散層）を積重ね形成しておき、上下活性層を経て基板
に至る溝内にゲート電極を形成するようにしている。こ
のため、ソースドレインおよびゲートが自己整合的に両
チャネルとも形成することができ、ＣＭＯＳインバータ
のショートチャネル化、ひいては高集積化、高信頼度を
達成できるという効果が得られる。
以ト二本完明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない翫Ｚで種々変更
可能であることはいうまでもない。たとえば、基板をＰ
型として説明したが、各々の活性層を逆導電型としてＮ
型を用いることもできる。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない翫Ｚで種々変更
可能であることはいうまでもない。たとえば、基板をＰ
型として説明したが、各々の活性層を逆導電型としてＮ
型を用いることもできる。
第１図は代表的な従来の縦構造ＣＭ、ＯＳインバータの
構造を示す断面図。 第２図から第６図は本発明の半導体装置の製造方法の一
実施例を示すプロセス類に示した縦構造断面図である。 １．１０・・・半導体基板（第１導電型、Ｐ）、ｌａ、
１１・・・フィールド絶縁膜、２，６・・・ソース、３
，７・・・ドレイン、４・・・ゲート、５・・・ゲート
絶縁膜、８・・・ゲート絶縁膜、９・・・チャネル領域
、１２・・・第２導電型（Ｎ＋）の第１活性層、１３・
・・第１絶縁膜、１４・・・第１導電型（Ｐ＋）の第２
活性層、１５・・・溝、１６・・・第２絶縁膜、１７・
・・導電体（ゲート）、１８・・・第３絶縁膜、１９・
・・第２導電型（Ｎ−）の第３活性層、２１゜２２．２
３．２４・・・開口、２５・・・５ｉ０２膜、２６・・
・絶縁膜（ＰＳＧ）、２７・・・Ｐ＋型拡散層。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ３ 図 第 ４ 図 第 ５ 図
構造を示す断面図。 第２図から第６図は本発明の半導体装置の製造方法の一
実施例を示すプロセス類に示した縦構造断面図である。 １．１０・・・半導体基板（第１導電型、Ｐ）、ｌａ、
１１・・・フィールド絶縁膜、２，６・・・ソース、３
，７・・・ドレイン、４・・・ゲート、５・・・ゲート
絶縁膜、８・・・ゲート絶縁膜、９・・・チャネル領域
、１２・・・第２導電型（Ｎ＋）の第１活性層、１３・
・・第１絶縁膜、１４・・・第１導電型（Ｐ＋）の第２
活性層、１５・・・溝、１６・・・第２絶縁膜、１７・
・・導電体（ゲート）、１８・・・第３絶縁膜、１９・
・・第２導電型（Ｎ−）の第３活性層、２１゜２２．２
３．２４・・・開口、２５・・・５ｉ０２膜、２６・・
・絶縁膜（ＰＳＧ）、２７・・・Ｐ＋型拡散層。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ３ 図 第 ４ 図 第 ５ 図
Claims (1)
- １、第１導電型の半導体基板の一主面の素子形成領域に
第１導電型と逆導電型の第２導電型の第１活性層を形成
し、第１活性層の表面の一部に第１絶縁膜を形成し、つ
ぎに、第１絶縁膜ならびに露出している前記第１活性層
上に第１導電型の第２活性層を形成し、前記半導体基板
に達する溝を前記第２活性層および第１活性層を経て形
成して、この溝の内周面に形成した第２絶縁膜によって
、第１絶縁膜によって分離された第１活性層と第２活性
層の第１の領域と、第１絶縁膜によって分離されていな
い第１活性層と第２活性層の第２の領域とを分離形成し
、前記溝内に導電体を埋込みこの導電体の上表面に第３
絶縁膜を形成し、前記第２活性層と第３絶縁膜上に第２
導電型の第３活性層を形成し、前記第１の領域の第１活
性層ならびに第２活性層と、前記導電体と、前記第２の
領域の第２活性層とからコンタクトをとることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137177A JPS6118170A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137177A JPS6118170A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6118170A true JPS6118170A (ja) | 1986-01-27 |
Family
ID=15192610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137177A Pending JPS6118170A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6118170A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141935U (ja) * | 1987-03-09 | 1988-09-19 | ||
| JPH0411706U (ja) * | 1990-05-22 | 1992-01-30 | ||
| EP0516335A2 (en) * | 1991-05-31 | 1992-12-02 | AT&T Corp. | Fabrication method in vertical transistor integration |
| KR100230754B1 (ko) * | 1996-09-13 | 1999-11-15 | 최진태 | 개폐식 골프클럽의 헤드커버 구조 |
-
1984
- 1984-07-04 JP JP59137177A patent/JPS6118170A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141935U (ja) * | 1987-03-09 | 1988-09-19 | ||
| JPH0411706U (ja) * | 1990-05-22 | 1992-01-30 | ||
| EP0516335A2 (en) * | 1991-05-31 | 1992-12-02 | AT&T Corp. | Fabrication method in vertical transistor integration |
| KR100230754B1 (ko) * | 1996-09-13 | 1999-11-15 | 최진태 | 개폐식 골프클럽의 헤드커버 구조 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2689606B2 (ja) | 絶縁ゲート電界効果型トランジスタの製造方法 | |
| US4881105A (en) | Integrated trench-transistor structure and fabrication process | |
| JPH11135794A (ja) | 半導体装置、その製造方法 | |
| JP2001077368A (ja) | 半導体装置及びその製造方法 | |
| JP2000286346A (ja) | 半導体装置およびその製造方法 | |
| JP2002134627A (ja) | 半導体装置及びその製造方法 | |
| JPS6152577B2 (ja) | ||
| JP2002314065A (ja) | Ｍｏｓ半導体装置およびその製造方法 | |
| JP3273681B2 (ja) | 半導体装置の製造方法 | |
| JPH0653422A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS6118170A (ja) | 半導体装置の製造方法 | |
| JPH07120705B2 (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
| JP2996694B2 (ja) | 半導体スタックトｃｍｏｓ装置の製造方法 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JPS6050063B2 (ja) | 相補型ｍｏｓ半導体装置及びその製造方法 | |
| JPH08316335A (ja) | 半導体装置およびその製造方法 | |
| JPH0530075B2 (ja) | ||
| JP3079618B2 (ja) | 半導体装置及びその製造方法 | |
| JPH065795B2 (ja) | 半導体装置 | |
| JP2864581B2 (ja) | 半導体装置の製造方法 | |
| JPH0322485A (ja) | 不揮発性メモリ用電界効果トランジスタ | |
| KR960009991B1 (ko) | Mos fet의 제조방법 | |
| JP2002343884A (ja) | 半導体装置およびその製造方法 | |
| JP2002313948A (ja) | Ｍｏｓ半導体装置およびその製造方法 | |
| JP2001257346A (ja) | 半導体集積回路装置 |