JP2001077368A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001077368A JP2001077368A JP25047599A JP25047599A JP2001077368A JP 2001077368 A JP2001077368 A JP 2001077368A JP 25047599 A JP25047599 A JP 25047599A JP 25047599 A JP25047599 A JP 25047599A JP 2001077368 A JP2001077368 A JP 2001077368A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- element isolation
- semiconductor layer
- semiconductor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 105
- 238000004519 manufacturing process Methods 0.000 title claims description 51
- 238000002955 isolation Methods 0.000 claims abstract description 147
- 239000010410 layer Substances 0.000 claims abstract description 121
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 239000011229 interlayer Substances 0.000 claims abstract description 39
- 230000000149 penetrating effect Effects 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 5
- 210000000746 body region Anatomy 0.000 abstract description 15
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 24
- 150000002500 ions Chemical class 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- LFQCEHFDDXELDD-UHFFFAOYSA-N tetramethyl orthosilicate Chemical compound CO[Si](OC)(OC)OC LFQCEHFDDXELDD-UHFFFAOYSA-N 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
Abstract
(57)【要約】
【課題】 ＳＯＩ基板を用いたＤＴＭＯＳに関して、ゲ
ート電極のパッド部とボディー領域との間に生じる寄生
容量を低減し得る半導体装置を得る。 【解決手段】 ゲート電極６Ｎの電極部６ＮＡは、ＳＯ
Ｉ基板１の素子形成領域において、ゲート絶縁膜５Ｎを
介してＳＯＩ層４の上面上に形成されている。また、ゲ
ート電極６Ｎのパッド部６ＮＢは、ＳＯＩ基板１の素子
分離領域において、素子分離絶縁膜９上に形成されてい
る。また、コンタクトホール１１Ｎは、ＳＯＩ基板１の
素子分離領域において、層間絶縁膜１０の上面とＳＯＩ
層４の上面との間で層間絶縁膜１０及び素子分離絶縁膜
９を選択的に貫通して形成されている。また、ゲート電
極６Ｎのパッド部６ＮＢの側壁部は、コンタクトホール
１１Ｎの内部を充填するＷプラグ２１に接触している。
ート電極のパッド部とボディー領域との間に生じる寄生
容量を低減し得る半導体装置を得る。 【解決手段】 ゲート電極６Ｎの電極部６ＮＡは、ＳＯ
Ｉ基板１の素子形成領域において、ゲート絶縁膜５Ｎを
介してＳＯＩ層４の上面上に形成されている。また、ゲ
ート電極６Ｎのパッド部６ＮＢは、ＳＯＩ基板１の素子
分離領域において、素子分離絶縁膜９上に形成されてい
る。また、コンタクトホール１１Ｎは、ＳＯＩ基板１の
素子分離領域において、層間絶縁膜１０の上面とＳＯＩ
層４の上面との間で層間絶縁膜１０及び素子分離絶縁膜
９を選択的に貫通して形成されている。また、ゲート電
極６Ｎのパッド部６ＮＢの側壁部は、コンタクトホール
１１Ｎの内部を充填するＷプラグ２１に接触している。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の構
造及びその製造方法に関し、特に、ＳＯＩ（Silicon On
Insulator）基板を用いたＤＴＭＯＳＦＥＴ（Dynamic
Threshold voltage MOSFET）の構造及びその製造方法に
関するものである。
造及びその製造方法に関し、特に、ＳＯＩ（Silicon On
Insulator）基板を用いたＤＴＭＯＳＦＥＴ（Dynamic
Threshold voltage MOSFET）の構造及びその製造方法に
関するものである。
【０００２】
【従来の技術】ＳＯＩ基板を用いたＭＯＳＦＥＴにおい
て、動作速度の高速化を促進するための手段として、Ｄ
ＴＭＯＳＦＥＴ（以下「ＤＴＭＯＳ」と称す）が提案さ
れている。図４２は、ＳＯＩ基板を用いた従来のＤＴＭ
ＯＳの構造を概念的に示す断面図である（A Dynamic Th
reshold Voltage MOSFET (DTMOS) for Ultra-Low Volta
ge Operation、IEDM94-811、Fig.1a 参照）。ＳＯＩ基
板１０１は、シリコン基板１０２、埋め込み酸化膜１０
３、及びＳＯＩ層１０４がこの順に積層された積層構造
を有している。ＳＯＩ層１０４の上面上には、ゲート酸
化膜１０５及びゲート電極１０６がこの順に積層された
積層構造を有するゲート構造が選択的に形成されてい
る。また、ＳＯＩ層１０４の上面内には、ゲート構造の
下方に位置するボディー領域１０７を挟んで、対を成す
ソース・ドレイン領域１０８が形成されている。そし
て、ゲート電極１０６とボディー領域１０７とが互いに
電気的に接続されている。
て、動作速度の高速化を促進するための手段として、Ｄ
ＴＭＯＳＦＥＴ（以下「ＤＴＭＯＳ」と称す）が提案さ
れている。図４２は、ＳＯＩ基板を用いた従来のＤＴＭ
ＯＳの構造を概念的に示す断面図である（A Dynamic Th
reshold Voltage MOSFET (DTMOS) for Ultra-Low Volta
ge Operation、IEDM94-811、Fig.1a 参照）。ＳＯＩ基
板１０１は、シリコン基板１０２、埋め込み酸化膜１０
３、及びＳＯＩ層１０４がこの順に積層された積層構造
を有している。ＳＯＩ層１０４の上面上には、ゲート酸
化膜１０５及びゲート電極１０６がこの順に積層された
積層構造を有するゲート構造が選択的に形成されてい
る。また、ＳＯＩ層１０４の上面内には、ゲート構造の
下方に位置するボディー領域１０７を挟んで、対を成す
ソース・ドレイン領域１０８が形成されている。そし
て、ゲート電極１０６とボディー領域１０７とが互いに
電気的に接続されている。
【０００３】図４３は、ＮＭＯＳトランジスタを例にと
り、ＤＴＭＯＳのボディー電位ＶBと動作しきい値電圧
ＶTHとの関係を示すグラフである。ゲートがＨレベルに
なってトランジスタがＯＮ状態になると、それに伴って
ボディー電位ＶBもＨレベルになる。すると、図４３に
示すようにトランジスタの動作しきい値電圧ＶTHが下が
り、その結果、ＳＯＩ基板を用いた通常のＭＯＳＦＥＴ
と比較すると多くの電流を流すことができる。
り、ＤＴＭＯＳのボディー電位ＶBと動作しきい値電圧
ＶTHとの関係を示すグラフである。ゲートがＨレベルに
なってトランジスタがＯＮ状態になると、それに伴って
ボディー電位ＶBもＨレベルになる。すると、図４３に
示すようにトランジスタの動作しきい値電圧ＶTHが下が
り、その結果、ＳＯＩ基板を用いた通常のＭＯＳＦＥＴ
と比較すると多くの電流を流すことができる。
【０００４】図４４は、図４２に示したＤＴＭＯＳの構
造を具体的に示す上面図であり、図４５は、図４４に示
したＤＴＭＯＳの線分Ｘ１に沿った位置における断面構
造を示す断面図である（A Dynamic Threshold Voltage
MOSFET (DTMOS) for Ultra-Low Voltage Operation、IE
DM94-811、Fig.1b 参照）。ゲート電極１０６は、対を
成すソース・ドレイン領域１０８同士に挟まれる部分の
ボディー領域１０７の上方に位置する電極部１０６Ａ
と、電極部１０６Ａに繋がり、電極部１０６Ａよりも幅
の広いパッド部１０６Ｂとを有している。また、ソース
・ドレイン領域１０８及びパッド部１０６Ｂを取り囲む
ように、素子分離絶縁膜１０９が形成されている。素子
分離絶縁膜１０９はＬＯＣＯＳ法によって形成され、素
子分離絶縁膜１０９の底面は埋め込み酸化膜１０３の上
面に達している。即ち、素子分離絶縁膜１０９は、いわ
ゆる完全分離を構成している。ゲート電極１０６のパッ
ド部１０６Ｂの中央部分には、内部が導体で充填された
コンタクトホール１１０が形成されている。コンタクト
ホール１１０はゲート酸化膜１０５を貫通してＳＯＩ層
１０４の上面に達しており、その結果、ゲート電極１０
６とボディー領域１０７内部に選択的に形成されたｐ+
型領域１１１とは、コンタクトホール１１０の内部を充
填するＡｌ等の導体１１２によって、互いに電気的に接
続されている。
造を具体的に示す上面図であり、図４５は、図４４に示
したＤＴＭＯＳの線分Ｘ１に沿った位置における断面構
造を示す断面図である（A Dynamic Threshold Voltage
MOSFET (DTMOS) for Ultra-Low Voltage Operation、IE
DM94-811、Fig.1b 参照）。ゲート電極１０６は、対を
成すソース・ドレイン領域１０８同士に挟まれる部分の
ボディー領域１０７の上方に位置する電極部１０６Ａ
と、電極部１０６Ａに繋がり、電極部１０６Ａよりも幅
の広いパッド部１０６Ｂとを有している。また、ソース
・ドレイン領域１０８及びパッド部１０６Ｂを取り囲む
ように、素子分離絶縁膜１０９が形成されている。素子
分離絶縁膜１０９はＬＯＣＯＳ法によって形成され、素
子分離絶縁膜１０９の底面は埋め込み酸化膜１０３の上
面に達している。即ち、素子分離絶縁膜１０９は、いわ
ゆる完全分離を構成している。ゲート電極１０６のパッ
ド部１０６Ｂの中央部分には、内部が導体で充填された
コンタクトホール１１０が形成されている。コンタクト
ホール１１０はゲート酸化膜１０５を貫通してＳＯＩ層
１０４の上面に達しており、その結果、ゲート電極１０
６とボディー領域１０７内部に選択的に形成されたｐ+
型領域１１１とは、コンタクトホール１１０の内部を充
填するＡｌ等の導体１１２によって、互いに電気的に接
続されている。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来のＤＴＭＯＳによれば、パッド部１０６ＢとＳＯＩ層
１０４（ボディー領域１０７）との間の距離が短いた
め、この部分に生じる寄生容量が大きく、この寄生容量
がゲート容量に付加されてしまう結果、動作の遅延時間
が大きくなるという問題がある。
来のＤＴＭＯＳによれば、パッド部１０６ＢとＳＯＩ層
１０４（ボディー領域１０７）との間の距離が短いた
め、この部分に生じる寄生容量が大きく、この寄生容量
がゲート容量に付加されてしまう結果、動作の遅延時間
が大きくなるという問題がある。
【０００６】本発明はかかる問題を解決するために成さ
れたものであり、ＳＯＩ基板を用いたＤＴＭＯＳに関し
て、ゲート電極のパッド部とボディー領域との間に生じ
る寄生容量を低減することにより、動作の遅延を抑制し
得る半導体装置及びその製造方法を得ることを目的とす
るものである。
れたものであり、ＳＯＩ基板を用いたＤＴＭＯＳに関し
て、ゲート電極のパッド部とボディー領域との間に生じ
る寄生容量を低減することにより、動作の遅延を抑制し
得る半導体装置及びその製造方法を得ることを目的とす
るものである。
【０００７】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置は、半導体基板、絶縁層、及び半導
体層がこの順に積層された積層構造を有するＳＯＩ基板
と、ＳＯＩ基板の素子分離領域において、半導体層の上
面から絶縁層の上面に達しないように所定の深さに形成
された第１の素子分離絶縁膜と、ＳＯＩ基板の素子形成
領域において、半導体層の上面上に形成されたゲート絶
縁膜と、ゲート絶縁膜上から第１の素子分離絶縁膜上に
延在して形成されたゲート電極と、ゲート電極及び第１
の素子分離絶縁膜上に形成された層間絶縁膜と、ＳＯＩ
基板の素子分離領域において、層間絶縁膜の上面と半導
体層の上面との間で層間絶縁膜及び第１の素子分離絶縁
膜を選択的に貫通し、第１の素子分離絶縁膜上に存在す
るゲート電極に接触し、内部が導体で充填されたコンタ
クトホールとを備えるものである。
に記載の半導体装置は、半導体基板、絶縁層、及び半導
体層がこの順に積層された積層構造を有するＳＯＩ基板
と、ＳＯＩ基板の素子分離領域において、半導体層の上
面から絶縁層の上面に達しないように所定の深さに形成
された第１の素子分離絶縁膜と、ＳＯＩ基板の素子形成
領域において、半導体層の上面上に形成されたゲート絶
縁膜と、ゲート絶縁膜上から第１の素子分離絶縁膜上に
延在して形成されたゲート電極と、ゲート電極及び第１
の素子分離絶縁膜上に形成された層間絶縁膜と、ＳＯＩ
基板の素子分離領域において、層間絶縁膜の上面と半導
体層の上面との間で層間絶縁膜及び第１の素子分離絶縁
膜を選択的に貫通し、第１の素子分離絶縁膜上に存在す
るゲート電極に接触し、内部が導体で充填されたコンタ
クトホールとを備えるものである。
【０００８】また、この発明のうち請求項２に記載の半
導体装置は、請求項１に記載の半導体装置であって、ゲ
ート電極は、自身の側壁部が第１の素子分離絶縁膜上に
存在するように形成され、コンタクトホールは、ゲート
電極の側壁部に接触することを特徴とするものである。
導体装置は、請求項１に記載の半導体装置であって、ゲ
ート電極は、自身の側壁部が第１の素子分離絶縁膜上に
存在するように形成され、コンタクトホールは、ゲート
電極の側壁部に接触することを特徴とするものである。
【０００９】また、この発明のうち請求項３に記載の半
導体装置は、請求項１又は２に記載の半導体装置であっ
て、コンタクトホールと接触する部分の半導体層の上面
内に形成された不純物領域をさらに備え、不純物領域の
不純物濃度は半導体層の不純物濃度よりも高いことを特
徴とするものである。
導体装置は、請求項１又は２に記載の半導体装置であっ
て、コンタクトホールと接触する部分の半導体層の上面
内に形成された不純物領域をさらに備え、不純物領域の
不純物濃度は半導体層の不純物濃度よりも高いことを特
徴とするものである。
【００１０】また、この発明のうち請求項４に記載の半
導体装置は、請求項１〜３のいずれか一つに記載の半導
体装置であって、半導体装置は複数であり、隣接する半
導体装置同士の間に形成され、半導体層の上面から絶縁
層の上面に達する第２の素子分離絶縁膜をさらに備える
ことを特徴とするものである。
導体装置は、請求項１〜３のいずれか一つに記載の半導
体装置であって、半導体装置は複数であり、隣接する半
導体装置同士の間に形成され、半導体層の上面から絶縁
層の上面に達する第２の素子分離絶縁膜をさらに備える
ことを特徴とするものである。
【００１１】また、この発明のうち請求項５に記載の半
導体装置の製造方法は、（ａ）半導体基板、絶縁層、及
び半導体層がこの順に積層された積層構造を有するＳＯ
Ｉ基板を準備する工程と、（ｂ）ＳＯＩ基板の素子分離
領域において、半導体層の上面から絶縁層の上面に達し
ないように所定の深さに第１の素子分離絶縁膜を形成す
る工程と、（ｃ）ＳＯＩ基板の素子形成領域において、
半導体層の上面上にゲート絶縁膜を形成する工程と、
（ｄ）ゲート絶縁膜上から第１の素子分離絶縁膜上に延
在するゲート電極を形成する工程と、（ｅ）ゲート電極
及び第１の素子分離絶縁膜上に層間絶縁膜を形成する工
程と、（ｆ）ＳＯＩ基板の素子分離領域において、層間
絶縁膜の上面と半導体層の上面との間で層間絶縁膜及び
第１の素子分離絶縁膜を選択的に貫通し、第１の素子分
離絶縁膜上に存在するゲート電極に接触するコンタクト
ホールを形成する工程と、（ｇ）コンタクトホール内に
導体を充填する工程とを備えるものである。
導体装置の製造方法は、（ａ）半導体基板、絶縁層、及
び半導体層がこの順に積層された積層構造を有するＳＯ
Ｉ基板を準備する工程と、（ｂ）ＳＯＩ基板の素子分離
領域において、半導体層の上面から絶縁層の上面に達し
ないように所定の深さに第１の素子分離絶縁膜を形成す
る工程と、（ｃ）ＳＯＩ基板の素子形成領域において、
半導体層の上面上にゲート絶縁膜を形成する工程と、
（ｄ）ゲート絶縁膜上から第１の素子分離絶縁膜上に延
在するゲート電極を形成する工程と、（ｅ）ゲート電極
及び第１の素子分離絶縁膜上に層間絶縁膜を形成する工
程と、（ｆ）ＳＯＩ基板の素子分離領域において、層間
絶縁膜の上面と半導体層の上面との間で層間絶縁膜及び
第１の素子分離絶縁膜を選択的に貫通し、第１の素子分
離絶縁膜上に存在するゲート電極に接触するコンタクト
ホールを形成する工程と、（ｇ）コンタクトホール内に
導体を充填する工程とを備えるものである。
【００１２】また、この発明のうち請求項６に記載の半
導体装置の製造方法は、請求項５に記載の半導体装置の
製造方法であって、（ｈ）工程（ｆ）と工程（ｇ）との
間に実行され、コンタクトホールを介して半導体層の上
面内に不純物を導入することにより、半導体層の不純物
濃度よりも高い不純物濃度を有する不純物領域を形成す
る工程をさらに備えることを特徴とするものである。
導体装置の製造方法は、請求項５に記載の半導体装置の
製造方法であって、（ｈ）工程（ｆ）と工程（ｇ）との
間に実行され、コンタクトホールを介して半導体層の上
面内に不純物を導入することにより、半導体層の不純物
濃度よりも高い不純物濃度を有する不純物領域を形成す
る工程をさらに備えることを特徴とするものである。
【００１３】また、この発明のうち請求項７に記載の半
導体装置の製造方法は、請求項５又は６に記載の半導体
装置の製造方法であって、（ｈ）工程（ｆ）よりも前に
実行され、第１の素子分離絶縁膜の底面と半導体層の上
面との間に、第１の素子分離絶縁膜の材質とは異なる材
質から成る絶縁膜を形成する工程をさらに備え、工程
（ｆ）は、（ｆ−１）絶縁膜をエッチングストッパとし
て、層間絶縁膜及び第１の素子分離絶縁膜を選択的に除
去する工程と、（ｆ−２）工程（ｆ−１）により露出し
た絶縁膜を除去する工程とを有することを特徴とするも
のである。
導体装置の製造方法は、請求項５又は６に記載の半導体
装置の製造方法であって、（ｈ）工程（ｆ）よりも前に
実行され、第１の素子分離絶縁膜の底面と半導体層の上
面との間に、第１の素子分離絶縁膜の材質とは異なる材
質から成る絶縁膜を形成する工程をさらに備え、工程
（ｆ）は、（ｆ−１）絶縁膜をエッチングストッパとし
て、層間絶縁膜及び第１の素子分離絶縁膜を選択的に除
去する工程と、（ｆ−２）工程（ｆ−１）により露出し
た絶縁膜を除去する工程とを有することを特徴とするも
のである。
【００１４】また、この発明のうち請求項８に記載の半
導体装置の製造方法は、請求項５〜７のいずれか一つに
記載の半導体装置の製造方法であって、工程（ｂ）は、
（ｂ−１）ＳＯＩ基板の深さ方向にエッチングレートの
高い異方性エッチング法により、素子分離領域における
半導体層の上面を掘り下げて凹部を形成する工程と、
（ｂ−２）凹部内を充填する第１の素子分離絶縁膜を形
成する工程とを有することを特徴とするものである。
導体装置の製造方法は、請求項５〜７のいずれか一つに
記載の半導体装置の製造方法であって、工程（ｂ）は、
（ｂ−１）ＳＯＩ基板の深さ方向にエッチングレートの
高い異方性エッチング法により、素子分離領域における
半導体層の上面を掘り下げて凹部を形成する工程と、
（ｂ−２）凹部内を充填する第１の素子分離絶縁膜を形
成する工程とを有することを特徴とするものである。
【００１５】また、この発明のうち請求項９に記載の半
導体装置の製造方法は、請求項５〜８のいずれか一つに
記載の半導体装置の製造方法であって、半導体装置は複
数であり、（ｊ）隣接する半導体装置同士の間に、半導
体層の上面から絶縁層の上面に達する第２の素子分離絶
縁膜を形成する工程をさらに備え、工程（ｂ）及び
（ｊ）は、（ｘ−１）素子分離領域における半導体層の
上面を掘り下げて、絶縁層の上面に達しない深さに第１
の凹部を形成する工程と、（ｘ−２）第１の凹部の底面
を選択的に掘り下げて、絶縁層の上面に達する第２の凹
部を形成する工程と、（ｘ−３）第１及び第２の凹部内
を絶縁膜によって充填する工程とによって実行されるこ
とを特徴とするものである。
導体装置の製造方法は、請求項５〜８のいずれか一つに
記載の半導体装置の製造方法であって、半導体装置は複
数であり、（ｊ）隣接する半導体装置同士の間に、半導
体層の上面から絶縁層の上面に達する第２の素子分離絶
縁膜を形成する工程をさらに備え、工程（ｂ）及び
（ｊ）は、（ｘ−１）素子分離領域における半導体層の
上面を掘り下げて、絶縁層の上面に達しない深さに第１
の凹部を形成する工程と、（ｘ−２）第１の凹部の底面
を選択的に掘り下げて、絶縁層の上面に達する第２の凹
部を形成する工程と、（ｘ−３）第１及び第２の凹部内
を絶縁膜によって充填する工程とによって実行されるこ
とを特徴とするものである。
【００１６】
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係るＤＴＭＯＳの構造を示す上面図であ
る。但し、後述する層間絶縁膜１０及びＡｌ配線層２３
の図示は省略している。図１では、ＮＭＯＳ及びＰＭＯ
Ｓの２つのトランジスタが隣接して形成されている例を
示している。また、図２〜４はそれぞれ、図１に示した
ＤＴＭＯＳの線分Ｙ１，Ｙ２，Ｙ３に沿った位置におけ
る断面構造を示す断面図である。
実施の形態１に係るＤＴＭＯＳの構造を示す上面図であ
る。但し、後述する層間絶縁膜１０及びＡｌ配線層２３
の図示は省略している。図１では、ＮＭＯＳ及びＰＭＯ
Ｓの２つのトランジスタが隣接して形成されている例を
示している。また、図２〜４はそれぞれ、図１に示した
ＤＴＭＯＳの線分Ｙ１，Ｙ２，Ｙ３に沿った位置におけ
る断面構造を示す断面図である。
【００１７】図２を参照して、ＳＯＩ基板１は、シリコ
ン基板２、埋め込み酸化膜３、及びＳＯＩ層４がこの順
に積層された積層構造を有している。ＳＯＩ基板１の素
子形成領域において、ＳＯＩ層４の上面上には、ゲート
酸化膜５Ｎ，５Ｐ及びゲート電極６Ｎ，６Ｐがこの順に
積層された積層構造を有するゲート構造が選択的に形成
されている。また、ＳＯＩ層４の上面内には、ゲート構
造の下方に位置するボディー領域７Ｎ，７Ｐを挟んで、
それぞれ対を成すソース・ドレイン領域８Ｎ，８Ｐが形
成されている。また、ＳＯＩ基板１の素子分離領域にお
いて、ＳＯＩ層４の上面内には素子分離絶縁膜９が形成
されている。素子分離絶縁膜９としては、素子分離絶縁
膜９の底面が埋め込み酸化膜３の上面に達しない、いわ
ゆる部分分離を採用することができる（BC(Body-Contac
ted) SOI-CMOS Technology and Its Application to Hi
gh Density Memory、Extended Abstracts of the 1998
International Conference on Solid State Devices an
d Materials,Hiroshima,1998,pp.306-307、Fig.1 参
照）。また、層間絶縁膜１０が全面に形成されている。
ン基板２、埋め込み酸化膜３、及びＳＯＩ層４がこの順
に積層された積層構造を有している。ＳＯＩ基板１の素
子形成領域において、ＳＯＩ層４の上面上には、ゲート
酸化膜５Ｎ，５Ｐ及びゲート電極６Ｎ，６Ｐがこの順に
積層された積層構造を有するゲート構造が選択的に形成
されている。また、ＳＯＩ層４の上面内には、ゲート構
造の下方に位置するボディー領域７Ｎ，７Ｐを挟んで、
それぞれ対を成すソース・ドレイン領域８Ｎ，８Ｐが形
成されている。また、ＳＯＩ基板１の素子分離領域にお
いて、ＳＯＩ層４の上面内には素子分離絶縁膜９が形成
されている。素子分離絶縁膜９としては、素子分離絶縁
膜９の底面が埋め込み酸化膜３の上面に達しない、いわ
ゆる部分分離を採用することができる（BC(Body-Contac
ted) SOI-CMOS Technology and Its Application to Hi
gh Density Memory、Extended Abstracts of the 1998
International Conference on Solid State Devices an
d Materials,Hiroshima,1998,pp.306-307、Fig.1 参
照）。また、層間絶縁膜１０が全面に形成されている。
【００１８】図１を参照して、ゲート電極６Ｎ，６Ｐは
それぞれ、対を成すソース・ドレイン領域８Ｎ，８Ｐ同
士に挟まれる部分のボディー領域７Ｎ，７Ｐの上方に位
置する電極部６ＮＡ，６ＰＡと、電極部６ＮＡ，６ＰＡ
に繋がり、電極部６ＮＡ，６ＰＡよりも幅の広いパッド
部６ＮＢ，６ＰＢとを有している。また、素子分離絶縁
膜９が形成されている部分分離領域は、ソース・ドレイ
ン領域８Ｎ，８Ｐを取り囲むように形成されている。ま
た、ゲート電極６Ｎ，６Ｐのパッド部６ＮＢ，６ＰＢに
は、内部がＷプラグ２１で充填されたコンタクトホール
１１Ｎ，１１Ｐがそれぞれ形成されている。
それぞれ、対を成すソース・ドレイン領域８Ｎ，８Ｐ同
士に挟まれる部分のボディー領域７Ｎ，７Ｐの上方に位
置する電極部６ＮＡ，６ＰＡと、電極部６ＮＡ，６ＰＡ
に繋がり、電極部６ＮＡ，６ＰＡよりも幅の広いパッド
部６ＮＢ，６ＰＢとを有している。また、素子分離絶縁
膜９が形成されている部分分離領域は、ソース・ドレイ
ン領域８Ｎ，８Ｐを取り囲むように形成されている。ま
た、ゲート電極６Ｎ，６Ｐのパッド部６ＮＢ，６ＰＢに
は、内部がＷプラグ２１で充填されたコンタクトホール
１１Ｎ，１１Ｐがそれぞれ形成されている。
【００１９】図３を参照して、ゲート電極６Ｎの電極部
６ＮＡは、ＳＯＩ基板１の素子形成領域において、ゲー
ト絶縁膜５Ｎを介してＳＯＩ層４の上面上に形成されて
いる。また、ゲート電極６Ｎのパッド部６ＮＢは、ＳＯ
Ｉ基板１の素子分離領域において、素子分離絶縁膜９上
に形成されている。また、コンタクトホール１１Ｎは、
ＳＯＩ基板１の素子分離領域において、層間絶縁膜１０
の上面とＳＯＩ層４の上面との間で層間絶縁膜１０及び
素子分離絶縁膜９を選択的に貫通して形成されている。
また、ゲート電極６Ｎのパッド部６ＮＢの側壁部は、コ
ンタクトホール１１Ｎの内部を充填するＷプラグ２１に
接触している。また、コンタクトホール１１Ｎが形成さ
れている部分の層間絶縁膜１０の上面上には、Ａｌ配線
層２３が形成されており、Ａｌ配線層２３はＷプラグ２
１に接触している。
６ＮＡは、ＳＯＩ基板１の素子形成領域において、ゲー
ト絶縁膜５Ｎを介してＳＯＩ層４の上面上に形成されて
いる。また、ゲート電極６Ｎのパッド部６ＮＢは、ＳＯ
Ｉ基板１の素子分離領域において、素子分離絶縁膜９上
に形成されている。また、コンタクトホール１１Ｎは、
ＳＯＩ基板１の素子分離領域において、層間絶縁膜１０
の上面とＳＯＩ層４の上面との間で層間絶縁膜１０及び
素子分離絶縁膜９を選択的に貫通して形成されている。
また、ゲート電極６Ｎのパッド部６ＮＢの側壁部は、コ
ンタクトホール１１Ｎの内部を充填するＷプラグ２１に
接触している。また、コンタクトホール１１Ｎが形成さ
れている部分の層間絶縁膜１０の上面上には、Ａｌ配線
層２３が形成されており、Ａｌ配線層２３はＷプラグ２
１に接触している。
【００２０】図４を参照して、ゲート電極６Ｐの電極部
６ＰＡは、ＳＯＩ基板１の素子形成領域において、ゲー
ト絶縁膜５Ｐを介してＳＯＩ層４の上面上に形成されて
いる。また、ゲート電極６Ｐのパッド部６ＰＢは、ＳＯ
Ｉ基板１の素子分離領域において、素子分離絶縁膜９上
に形成されている。また、コンタクトホール１１Ｐは、
ＳＯＩ基板１の素子分離領域において、層間絶縁膜１０
の上面とＳＯＩ層４の上面との間で層間絶縁膜１０及び
素子分離絶縁膜９を選択的に貫通して形成されている。
また、ゲート電極６Ｐのパッド部６ＰＢの側壁部は、コ
ンタクトホール１１Ｐの内部を充填するＷプラグ２１に
接触している。また、コンタクトホール１１Ｐが形成さ
れている部分の層間絶縁膜１０の上面上には、Ａｌ配線
層２３が形成されており、Ａｌ配線層２３はＷプラグ２
１に接触している。
６ＰＡは、ＳＯＩ基板１の素子形成領域において、ゲー
ト絶縁膜５Ｐを介してＳＯＩ層４の上面上に形成されて
いる。また、ゲート電極６Ｐのパッド部６ＰＢは、ＳＯ
Ｉ基板１の素子分離領域において、素子分離絶縁膜９上
に形成されている。また、コンタクトホール１１Ｐは、
ＳＯＩ基板１の素子分離領域において、層間絶縁膜１０
の上面とＳＯＩ層４の上面との間で層間絶縁膜１０及び
素子分離絶縁膜９を選択的に貫通して形成されている。
また、ゲート電極６Ｐのパッド部６ＰＢの側壁部は、コ
ンタクトホール１１Ｐの内部を充填するＷプラグ２１に
接触している。また、コンタクトホール１１Ｐが形成さ
れている部分の層間絶縁膜１０の上面上には、Ａｌ配線
層２３が形成されており、Ａｌ配線層２３はＷプラグ２
１に接触している。
【００２１】図５は、図２と対比して、本発明の実施の
形態１に係るＤＴＭＯＳの変形例の構造を示す断面図で
ある。図２に示した構造では、ソース・ドレイン領域８
Ｎ，８Ｐの底面は埋め込み酸化膜３の上面に達していな
い。これに対し、図５に示すように、ソース・ドレイン
領域８Ｎ，８Ｐを、その底面が埋め込み酸化膜３の上面
に達するように深く形成してもよい。このような構造に
することによって接合容量を低減することができ、動作
速度の高速化を図ることができる。かかる変形例を採用
できることは、後述する他の実施の形態２〜４について
も同様である。
形態１に係るＤＴＭＯＳの変形例の構造を示す断面図で
ある。図２に示した構造では、ソース・ドレイン領域８
Ｎ，８Ｐの底面は埋め込み酸化膜３の上面に達していな
い。これに対し、図５に示すように、ソース・ドレイン
領域８Ｎ，８Ｐを、その底面が埋め込み酸化膜３の上面
に達するように深く形成してもよい。このような構造に
することによって接合容量を低減することができ、動作
速度の高速化を図ることができる。かかる変形例を採用
できることは、後述する他の実施の形態２〜４について
も同様である。
【００２２】図６〜１４は、ＮＭＯＳトランジスタを例
にとり、図１〜４に示したＤＴＭＯＳの製造方法を工程
順に示す断面図である。まず、シリコン基板２上に、シ
リコン酸化膜から成り、４０００オングストローム程度
の膜厚を有する埋め込み酸化膜３と、及び、数千オング
ストローム（例えば２０００オングストローム）程度の
膜厚を有するＳＯＩ層４とがこの順に積層された積層構
造を有するＳＯＩ基板１を準備する（図６）。
にとり、図１〜４に示したＤＴＭＯＳの製造方法を工程
順に示す断面図である。まず、シリコン基板２上に、シ
リコン酸化膜から成り、４０００オングストローム程度
の膜厚を有する埋め込み酸化膜３と、及び、数千オング
ストローム（例えば２０００オングストローム）程度の
膜厚を有するＳＯＩ層４とがこの順に積層された積層構
造を有するＳＯＩ基板１を準備する（図６）。
【００２３】次に、数百オングストローム（例えば５０
０オングストローム）程度の膜厚を有するシリコン酸化
膜１５をＳＯＩ層４の上面上に形成した後、数千オング
ストローム（例えば１０００オングストローム）程度の
膜厚を有するシリコン窒化膜１６をシリコン酸化膜１５
上に形成する（図７）。
０オングストローム）程度の膜厚を有するシリコン酸化
膜１５をＳＯＩ層４の上面上に形成した後、数千オング
ストローム（例えば１０００オングストローム）程度の
膜厚を有するシリコン窒化膜１６をシリコン酸化膜１５
上に形成する（図７）。
【００２４】次に、ＳＯＩ基板１の素子形成領域の上方
にレジスト１８を形成した後、レジスト１８が形成され
ていない部分のシリコン窒化膜１６及びシリコン酸化膜
１５をエッチングによって除去することにより、ＳＯＩ
基板１の素子分離領域におけるＳＯＩ層４の上面を露出
する。これにより、ＳＯＩ基板１の素子形成領域におけ
るＳＯＩ層４の上面上に、シリコン酸化膜５ａ、シリコ
ン窒化膜１７、及びレジスト１８がこの順に積層された
積層構造が形成される（図８）。
にレジスト１８を形成した後、レジスト１８が形成され
ていない部分のシリコン窒化膜１６及びシリコン酸化膜
１５をエッチングによって除去することにより、ＳＯＩ
基板１の素子分離領域におけるＳＯＩ層４の上面を露出
する。これにより、ＳＯＩ基板１の素子形成領域におけ
るＳＯＩ層４の上面上に、シリコン酸化膜５ａ、シリコ
ン窒化膜１７、及びレジスト１８がこの順に積層された
積層構造が形成される（図８）。
【００２５】次に、レジスト１８を除去した後、露出し
ているＳＯＩ層４の上面を熱酸化することにより、シリ
コン酸化膜から成り、１０００オングストローム程度の
膜厚を有する素子分離絶縁膜９を形成する（図９）。図
９に示すように、素子分離絶縁膜９の底面は埋め込み酸
化膜３の上面に達しておらず、素子分離絶縁膜９の底面
と埋め込み酸化膜３の上面との間にはＳＯＩ層４が存在
している。
ているＳＯＩ層４の上面を熱酸化することにより、シリ
コン酸化膜から成り、１０００オングストローム程度の
膜厚を有する素子分離絶縁膜９を形成する（図９）。図
９に示すように、素子分離絶縁膜９の底面は埋め込み酸
化膜３の上面に達しておらず、素子分離絶縁膜９の底面
と埋め込み酸化膜３の上面との間にはＳＯＩ層４が存在
している。
【００２６】次に、シリコン窒化膜１７を除去した後、
ＳＯＩ層４の上面内にチャネル領域を形成するためのイ
オン注入を行う。注入条件は、ＮＭＯＳの場合は、Ｂイ
オンを、２０〜５０ｋｅＶ程度のエネルギーで、１×１
０12〜１×１０13ｃｍ-2程度の濃度で注入する。また、
ＰＭＯＳの場合は、Ａｓイオンを、１００〜１６０ｋｅ
Ｖ程度のエネルギーで、１×１０12〜１×１０13ｃｍ-2
程度の濃度で注入する。その後、シリコン酸化膜５ａを
除去した後、熱酸化法によって、シリコン酸化膜から成
り、数十オングストローム（例えば５０オングストロー
ム）程度の膜厚を有するゲート酸化膜５を、ＳＯＩ基板
１の素子形成領域におけるＳＯＩ層４の上面上に形成す
る。その後、ＣＶＤ法によって、数千オングストローム
（例えば２０００オングストローム）程度の膜厚を有す
るポリシリコン膜１９を全面に形成する（図１０）。
ＳＯＩ層４の上面内にチャネル領域を形成するためのイ
オン注入を行う。注入条件は、ＮＭＯＳの場合は、Ｂイ
オンを、２０〜５０ｋｅＶ程度のエネルギーで、１×１
０12〜１×１０13ｃｍ-2程度の濃度で注入する。また、
ＰＭＯＳの場合は、Ａｓイオンを、１００〜１６０ｋｅ
Ｖ程度のエネルギーで、１×１０12〜１×１０13ｃｍ-2
程度の濃度で注入する。その後、シリコン酸化膜５ａを
除去した後、熱酸化法によって、シリコン酸化膜から成
り、数十オングストローム（例えば５０オングストロー
ム）程度の膜厚を有するゲート酸化膜５を、ＳＯＩ基板
１の素子形成領域におけるＳＯＩ層４の上面上に形成す
る。その後、ＣＶＤ法によって、数千オングストローム
（例えば２０００オングストローム）程度の膜厚を有す
るポリシリコン膜１９を全面に形成する（図１０）。
【００２７】次に、ポリシリコン膜１９をパターニング
することにより、ゲート電極６を形成する。ゲート電極
６はゲート絶縁膜５の上面上から素子分離絶縁膜９の上
面上に延在して形成されており、ゲート電極６の側端部
は素子分離絶縁膜９の上面上に存在している（図１
１）。
することにより、ゲート電極６を形成する。ゲート電極
６はゲート絶縁膜５の上面上から素子分離絶縁膜９の上
面上に延在して形成されており、ゲート電極６の側端部
は素子分離絶縁膜９の上面上に存在している（図１
１）。
【００２８】次に、ゲート電極６及び素子分離絶縁膜９
をマスクとしてＳＯＩ層４の上面内にＡｓイオンを注入
する。注入条件は例えば、エネルギーが１０〜５０ｋｅ
Ｖ、濃度が１×１０15〜５×１０15ｃｍ-2である。ＰＭ
ＯＳの場合は、Ｂイオン又はＢＦ2イオンを、１０〜５
０ｋｅＶ程度のエネルギーで、１×１０15〜５×１０1 5
ｃｍ-2程度の濃度で注入する。これにより、ＳＯＩ層４
の上面内に、ソース・ドレイン領域８を形成する。その
後、ＣＶＤ法により、シリコン酸化膜から成り、１００
００オングストローム程度の膜厚を有する層間絶縁膜１
０を形成する（図１２）。
をマスクとしてＳＯＩ層４の上面内にＡｓイオンを注入
する。注入条件は例えば、エネルギーが１０〜５０ｋｅ
Ｖ、濃度が１×１０15〜５×１０15ｃｍ-2である。ＰＭ
ＯＳの場合は、Ｂイオン又はＢＦ2イオンを、１０〜５
０ｋｅＶ程度のエネルギーで、１×１０15〜５×１０1 5
ｃｍ-2程度の濃度で注入する。これにより、ＳＯＩ層４
の上面内に、ソース・ドレイン領域８を形成する。その
後、ＣＶＤ法により、シリコン酸化膜から成り、１００
００オングストローム程度の膜厚を有する層間絶縁膜１
０を形成する（図１２）。
【００２９】次に、層間絶縁膜１０の上面上に、ゲート
電極６の側端部の上方に開口パターンを有するレジスト
２０を形成する。その後、レジスト２０をマスクとし
て、ＳＯＩ基板１の深さ方向にエッチングレートの高い
異方性ドライエッチングにより、層間絶縁膜１０及び素
子分離絶縁膜９を除去する。これにより、コンタクトホ
ール１１が形成され、ＳＯＩ層４の上面が露出する。こ
のとき、ポリシリコン膜とシリコン酸化膜とで選択性の
大きい条件下でエッチングを行うことにより、コンタク
トホール１１内にゲート電極６の側端部を露出すること
ができる（図１３）。
電極６の側端部の上方に開口パターンを有するレジスト
２０を形成する。その後、レジスト２０をマスクとし
て、ＳＯＩ基板１の深さ方向にエッチングレートの高い
異方性ドライエッチングにより、層間絶縁膜１０及び素
子分離絶縁膜９を除去する。これにより、コンタクトホ
ール１１が形成され、ＳＯＩ層４の上面が露出する。こ
のとき、ポリシリコン膜とシリコン酸化膜とで選択性の
大きい条件下でエッチングを行うことにより、コンタク
トホール１１内にゲート電極６の側端部を露出すること
ができる（図１３）。
【００３０】次に、レジスト２０を除去した後、コンタ
クトホール１１内にＷプラグ２１を埋め込み形成する
（図１４）。その後、コンタクトホール１１が形成され
ている部分の層間絶縁膜１０の上面上にＡｌ配線層２３
を形成することにより、図３に示した構造を得ることが
できる。
クトホール１１内にＷプラグ２１を埋め込み形成する
（図１４）。その後、コンタクトホール１１が形成され
ている部分の層間絶縁膜１０の上面上にＡｌ配線層２３
を形成することにより、図３に示した構造を得ることが
できる。
【００３１】このように本実施の形態１に係る半導体装
置及びその製造方法によれば、ＳＯＩ基板を用いたＤＴ
ＭＯＳに関して、素子分離絶縁膜として部分分離を採用
し、ゲート電極のパッド部を素子分離絶縁膜上にまで延
在して形成した。そして、ゲート電極のパッド部とＳＯ
Ｉ層（ボディー領域）とを、素子分離絶縁膜内に形成し
たコンタクトホール内を充填する導体によって互いに電
気的に接続した。従って、ゲート電極のバッド部とボデ
ィー領域との間に素子分離絶縁膜が存在し、両者の間の
距離が長いため、ゲート電極のパッド部とボディー領域
との間に生じる寄生容量を低減でき、動作の遅延を抑制
することができる。
置及びその製造方法によれば、ＳＯＩ基板を用いたＤＴ
ＭＯＳに関して、素子分離絶縁膜として部分分離を採用
し、ゲート電極のパッド部を素子分離絶縁膜上にまで延
在して形成した。そして、ゲート電極のパッド部とＳＯ
Ｉ層（ボディー領域）とを、素子分離絶縁膜内に形成し
たコンタクトホール内を充填する導体によって互いに電
気的に接続した。従って、ゲート電極のバッド部とボデ
ィー領域との間に素子分離絶縁膜が存在し、両者の間の
距離が長いため、ゲート電極のパッド部とボディー領域
との間に生じる寄生容量を低減でき、動作の遅延を抑制
することができる。
【００３２】また、コンタクトホールはＳＯＩ基板の素
子分離領域に形成されるため、従来の半導体装置と比較
すると、ＳＯＩ基板の素子形成領域の面積を半分程度に
削減することができる。しかも、ゲート電極のバッド部
の中央にコンタクトホールを形成するのではなく、ゲー
ト電極のパッド部の側端部に接触するようにコンタクト
ホールを形成したため、ゲート電極のパッド部の面積を
削減することもできる。
子分離領域に形成されるため、従来の半導体装置と比較
すると、ＳＯＩ基板の素子形成領域の面積を半分程度に
削減することができる。しかも、ゲート電極のバッド部
の中央にコンタクトホールを形成するのではなく、ゲー
ト電極のパッド部の側端部に接触するようにコンタクト
ホールを形成したため、ゲート電極のパッド部の面積を
削減することもできる。
【００３３】さらに、素子分離絶縁膜として部分分離を
採用したため、従来の完全分離と比較するとパターンレ
イアウトが簡単になる。即ち、完全分離ではレイアウト
の最適化が必要となるのに対して、部分分離では、バル
クレイアウトをそのままＳＯＩに置き換えることが可能
となる。
採用したため、従来の完全分離と比較するとパターンレ
イアウトが簡単になる。即ち、完全分離ではレイアウト
の最適化が必要となるのに対して、部分分離では、バル
クレイアウトをそのままＳＯＩに置き換えることが可能
となる。
【００３４】実施の形態２．図１５は、本発明の実施の
形態２に係るＤＴＭＯＳの構造を示す断面図である。本
実施の形態２に係るＤＴＭＯＳは、上記実施の形態１に
係るＤＴＭＯＳを基礎として、コンタクトホール１１に
接触する部分のＳＯＩ層４の上面内に、他の箇所のＳＯ
Ｉ層４よりも不純物濃度の高い、高濃度不純物領域３０
をさらに形成したものである。例えばＳＯＩ基板１の素
子形成領域におけるＳＯＩ層４の不純物濃度が５×１０
17ｃｍ-3である場合、高濃度不純物領域３０の不純物濃
度は１×１０20ｃｍ-3である。
形態２に係るＤＴＭＯＳの構造を示す断面図である。本
実施の形態２に係るＤＴＭＯＳは、上記実施の形態１に
係るＤＴＭＯＳを基礎として、コンタクトホール１１に
接触する部分のＳＯＩ層４の上面内に、他の箇所のＳＯ
Ｉ層４よりも不純物濃度の高い、高濃度不純物領域３０
をさらに形成したものである。例えばＳＯＩ基板１の素
子形成領域におけるＳＯＩ層４の不純物濃度が５×１０
17ｃｍ-3である場合、高濃度不純物領域３０の不純物濃
度は１×１０20ｃｍ-3である。
【００３５】図１６は、図１５に示したＤＴＭＯＳの製
造方法の一工程を示す断面図である。まず、上記実施の
形態１と同様の方法により、図１３に示した構造と同様
の構造を得る。次に、コンタクトホール１１の開口によ
り露出したＳＯＩ層４の上面内に、レジスト２０をマス
クとしてＡｓ等の不純物３１（高濃度不純物領域３０の
導電型がｎ+型の場合は、ＢやＢＦ2等のｎ型不純物）を
導入することにより、ｐ+型の高濃度不純物領域３０を
形成する。その後、レジスト２０を除去した後、コンタ
クトホール１１内にＷプラグ２１を埋め込み形成し、そ
の後、コンタクトホール１１が形成されている部分の層
間絶縁膜１０の上面上にＡｌ配線層２３を形成すること
により、図１５に示した構造を得る。
造方法の一工程を示す断面図である。まず、上記実施の
形態１と同様の方法により、図１３に示した構造と同様
の構造を得る。次に、コンタクトホール１１の開口によ
り露出したＳＯＩ層４の上面内に、レジスト２０をマス
クとしてＡｓ等の不純物３１（高濃度不純物領域３０の
導電型がｎ+型の場合は、ＢやＢＦ2等のｎ型不純物）を
導入することにより、ｐ+型の高濃度不純物領域３０を
形成する。その後、レジスト２０を除去した後、コンタ
クトホール１１内にＷプラグ２１を埋め込み形成し、そ
の後、コンタクトホール１１が形成されている部分の層
間絶縁膜１０の上面上にＡｌ配線層２３を形成すること
により、図１５に示した構造を得る。
【００３６】このように本実施の形態２に係る半導体装
置及びその製造方法によれば、コンタクトホールの開口
により露出したＳＯＩ層の上面内に高濃度不純物領域を
形成した。従って、コンタクトホール内を充填する導体
とボディー領域との間の接触抵抗を低減することができ
る。
置及びその製造方法によれば、コンタクトホールの開口
により露出したＳＯＩ層の上面内に高濃度不純物領域を
形成した。従って、コンタクトホール内を充填する導体
とボディー領域との間の接触抵抗を低減することができ
る。
【００３７】実施の形態３．図１７〜２５は、本発明の
実施の形態３に係るＤＴＭＯＳの製造方法を工程順に示
す断面図である。まず、上記実施の形態１と同様の方法
により、図８に示した構造と同様の構造を得る。次に、
レジスト１８を除去した後、シリコン窒化膜１７をマス
クとして、ＳＯＩ基板１の深さ方向にエッチングレート
の高い異方性ドライエッチング法により、露出している
ＳＯＩ層４の上面を１０００オングストローム程度掘り
下げる。これにより、素子分離領域におけるＳＯＩ層４
の上面内に凹部４１を形成する（図１７）。
実施の形態３に係るＤＴＭＯＳの製造方法を工程順に示
す断面図である。まず、上記実施の形態１と同様の方法
により、図８に示した構造と同様の構造を得る。次に、
レジスト１８を除去した後、シリコン窒化膜１７をマス
クとして、ＳＯＩ基板１の深さ方向にエッチングレート
の高い異方性ドライエッチング法により、露出している
ＳＯＩ層４の上面を１０００オングストローム程度掘り
下げる。これにより、素子分離領域におけるＳＯＩ層４
の上面内に凹部４１を形成する（図１７）。
【００３８】次に、凹部４１の形成によって露出したＳ
ＯＩ層４の表面を熱酸化することにより、数百オングス
トローム程度の膜厚を有するシリコン酸化膜４２を形成
する。その後、ＣＶＤ法によって、数百オングストロー
ム程度の膜厚を有するシリコン窒化膜４３を全面に形成
する（図１８）。
ＯＩ層４の表面を熱酸化することにより、数百オングス
トローム程度の膜厚を有するシリコン酸化膜４２を形成
する。その後、ＣＶＤ法によって、数百オングストロー
ム程度の膜厚を有するシリコン窒化膜４３を全面に形成
する（図１８）。
【００３９】次に、ＣＶＤ法により、５０００オングス
トローム程度の膜厚を有するシリコン酸化膜４４を全面
に形成する（図１９）。次に、ＣＭＰ法により、シリコ
ン窒化膜１７の底部の一部を残して、シリコン酸化膜４
４及びシリコン窒化膜４３，１７を研磨して表面を平坦
化する（図２０）。ＣＭＰ工程後に残っているシリコン
酸化膜４４が、素子分離絶縁膜（いわゆるパーシャルト
レンチ分離）として機能する。
トローム程度の膜厚を有するシリコン酸化膜４４を全面
に形成する（図１９）。次に、ＣＭＰ法により、シリコ
ン窒化膜１７の底部の一部を残して、シリコン酸化膜４
４及びシリコン窒化膜４３，１７を研磨して表面を平坦
化する（図２０）。ＣＭＰ工程後に残っているシリコン
酸化膜４４が、素子分離絶縁膜（いわゆるパーシャルト
レンチ分離）として機能する。
【００４０】次に、残りのシリコン窒化膜１７をウェッ
トエッチング法により除去した後、ＳＯＩ層４の上面内
にチャネル領域を形成するためのイオン注入を行う。注
入条件は、ＮＭＯＳの場合は、Ｂイオンを、２０〜５０
ｋｅＶ程度のエネルギーで、１×１０12〜１×１０13ｃ
ｍ-2程度の濃度で注入する。また、ＰＭＯＳの場合は、
Ａｓイオンを、１００〜１６０ｋｅＶ程度のエネルギー
で、１×１０12〜１×１０13ｃｍ-2程度の濃度で注入す
る。その後、シリコン酸化膜４０をウェットエッチング
法によって除去した後、熱酸化法によって、数十オング
ストローム程度の膜厚を有するゲート酸化膜５を露出し
ているＳＯＩ層４の上面上に形成し、その後、ＣＶＤ法
によって、数千オングストローム程度の膜厚を有するポ
リシリコン膜１９を全面に形成する（図２１）。
トエッチング法により除去した後、ＳＯＩ層４の上面内
にチャネル領域を形成するためのイオン注入を行う。注
入条件は、ＮＭＯＳの場合は、Ｂイオンを、２０〜５０
ｋｅＶ程度のエネルギーで、１×１０12〜１×１０13ｃ
ｍ-2程度の濃度で注入する。また、ＰＭＯＳの場合は、
Ａｓイオンを、１００〜１６０ｋｅＶ程度のエネルギー
で、１×１０12〜１×１０13ｃｍ-2程度の濃度で注入す
る。その後、シリコン酸化膜４０をウェットエッチング
法によって除去した後、熱酸化法によって、数十オング
ストローム程度の膜厚を有するゲート酸化膜５を露出し
ているＳＯＩ層４の上面上に形成し、その後、ＣＶＤ法
によって、数千オングストローム程度の膜厚を有するポ
リシリコン膜１９を全面に形成する（図２１）。
【００４１】次に、ポリシリコン膜１９をパターニング
してゲート電極６を形成した後、ソース・ドレイン領域
８を形成するためのイオン注入を行う。注入条件は、Ｎ
ＭＯＳの場合は、Ａｓイオンを、１０〜５０ｋｅＶ程度
のエネルギーで、１×１０15〜５×１０15ｃｍ-2程度の
濃度で注入する。また、ＰＭＯＳの場合は、Ｂイオン又
はＢＦ2イオンを、１０〜５０ｋｅＶ程度のエネルギー
で、１×１０15〜５×１０15ｃｍ-2程度の濃度で注入す
る。さらに、上記実施の形態１と同様の方法により、層
間絶縁膜１０及びレジスト２０を形成した後、レジスト
２０をマスクとして、シリコン窒化膜４３の上面が露出
するまで、層間絶縁膜１０及びシリコン酸化膜４４をド
ライエッチングにより除去する（図２２）。このとき、
シリコン酸化膜とシリコン窒化膜との選択比が大きい条
件下でエッチングを行うことにより、シリコン窒化膜４
３がエッチングストッパとして機能し、シリコン窒化膜
４３の上面が露出した時点で容易にエッチングを停止す
ることができる。
してゲート電極６を形成した後、ソース・ドレイン領域
８を形成するためのイオン注入を行う。注入条件は、Ｎ
ＭＯＳの場合は、Ａｓイオンを、１０〜５０ｋｅＶ程度
のエネルギーで、１×１０15〜５×１０15ｃｍ-2程度の
濃度で注入する。また、ＰＭＯＳの場合は、Ｂイオン又
はＢＦ2イオンを、１０〜５０ｋｅＶ程度のエネルギー
で、１×１０15〜５×１０15ｃｍ-2程度の濃度で注入す
る。さらに、上記実施の形態１と同様の方法により、層
間絶縁膜１０及びレジスト２０を形成した後、レジスト
２０をマスクとして、シリコン窒化膜４３の上面が露出
するまで、層間絶縁膜１０及びシリコン酸化膜４４をド
ライエッチングにより除去する（図２２）。このとき、
シリコン酸化膜とシリコン窒化膜との選択比が大きい条
件下でエッチングを行うことにより、シリコン窒化膜４
３がエッチングストッパとして機能し、シリコン窒化膜
４３の上面が露出した時点で容易にエッチングを停止す
ることができる。
【００４２】次に、図２２に示した工程によって露出し
たシリコン窒化膜４３をウェットエッチングにより除去
する（図２３）。次に、図２３に示した工程によって露
出したシリコン酸化膜４２をウェットエッチングにより
除去する。これにより、ＳＯＩ層４の上面が露出し、コ
ンタクトホール１１を形成することができる（図２
４）。但し、図２２に示した工程の後、レジスト２０を
マスクとして、シリコン酸化膜とシリコン窒化膜との選
択比が小さい条件下でドライエッチングを行うことによ
り、シリコン窒化膜４３とシリコン酸化膜４２とを一括
して除去してもよい。
たシリコン窒化膜４３をウェットエッチングにより除去
する（図２３）。次に、図２３に示した工程によって露
出したシリコン酸化膜４２をウェットエッチングにより
除去する。これにより、ＳＯＩ層４の上面が露出し、コ
ンタクトホール１１を形成することができる（図２
４）。但し、図２２に示した工程の後、レジスト２０を
マスクとして、シリコン酸化膜とシリコン窒化膜との選
択比が小さい条件下でドライエッチングを行うことによ
り、シリコン窒化膜４３とシリコン酸化膜４２とを一括
して除去してもよい。
【００４３】次に、レジスト２０を除去した後、コンタ
クトホール１１内にＷプラグ２１を埋め込み形成し、そ
の後、コンタクトホール１１が形成されている部分の層
間絶縁膜１０の上面上にＡｌ配線層２３を形成する（図
２５）。
クトホール１１内にＷプラグ２１を埋め込み形成し、そ
の後、コンタクトホール１１が形成されている部分の層
間絶縁膜１０の上面上にＡｌ配線層２３を形成する（図
２５）。
【００４４】このように本実施の形態３に係る半導体装
置の製造方法によれば、素子分離絶縁膜とボディー領域
との間に予めシリコン窒化膜を形成し、コンタクトホー
ルを形成するために素子分離絶縁膜をエッチングする際
に、シリコン窒化膜をエッチングストッパとして用い
る。従って、素子分離絶縁膜の底面と埋め込み酸化膜の
上面との間のＳＯＩ層の膜厚が薄い（上記例では数百オ
ングストローム程度）場合であっても、コンタクトホー
ルがＳＯＩ層を突き抜けて埋め込み酸化膜に達すること
はなく、ゲート電極とボディー領域との電気的接触を確
実にとることができる。
置の製造方法によれば、素子分離絶縁膜とボディー領域
との間に予めシリコン窒化膜を形成し、コンタクトホー
ルを形成するために素子分離絶縁膜をエッチングする際
に、シリコン窒化膜をエッチングストッパとして用い
る。従って、素子分離絶縁膜の底面と埋め込み酸化膜の
上面との間のＳＯＩ層の膜厚が薄い（上記例では数百オ
ングストローム程度）場合であっても、コンタクトホー
ルがＳＯＩ層を突き抜けて埋め込み酸化膜に達すること
はなく、ゲート電極とボディー領域との電気的接触を確
実にとることができる。
【００４５】また、図１７に示した工程において異方性
ドライエッチングによって凹部を形成し、その凹部内を
埋めるように素子分離絶縁膜を形成する。従って、ＬＯ
ＣＯＳ法によって素子分離絶縁膜を形成する従来の半導
体装置の製造方法あるいは上記実施の形態１に係る半導
体装置の製造方法と比較すると、素子の微細化の観点か
ら極めて有利となる。これは、バーズビークの存在によ
って素子形成領域における有効面積が小さくなることを
回避することができるからである。
ドライエッチングによって凹部を形成し、その凹部内を
埋めるように素子分離絶縁膜を形成する。従って、ＬＯ
ＣＯＳ法によって素子分離絶縁膜を形成する従来の半導
体装置の製造方法あるいは上記実施の形態１に係る半導
体装置の製造方法と比較すると、素子の微細化の観点か
ら極めて有利となる。これは、バーズビークの存在によ
って素子形成領域における有効面積が小さくなることを
回避することができるからである。
【００４６】さらに、素子分離絶縁膜としてパーシャル
トレンチ分離を採用したため、従来の完全分離と比較す
るとパターンレイアウトが簡単になる。即ち、完全分離
ではレイアウトの最適化が必要となるのに対して、パー
シャルトレンチ分離では、バルクレイアウトをそのまま
ＳＯＩに置き換えることが可能となる。
トレンチ分離を採用したため、従来の完全分離と比較す
るとパターンレイアウトが簡単になる。即ち、完全分離
ではレイアウトの最適化が必要となるのに対して、パー
シャルトレンチ分離では、バルクレイアウトをそのまま
ＳＯＩに置き換えることが可能となる。
【００４７】実施の形態４．図２に示したように上記実
施の形態１に係るＤＴＭＯＳでは、ＮＭＯＳトランジス
タとＰＭＯＳトランジスタとでそれぞれのウェル同士が
繋がった構造となっている。従って、ＤＴＭＯＳを動作
させる印加電圧条件ではウェル間が順方向にバイアスさ
れてしまい、リーク電流やラッチアップが発生する可能
性がある。本実施の形態４では、かかるリーク電流やラ
ッチアップの発生を回避し得るＤＴＭＯＳを提案する。
施の形態１に係るＤＴＭＯＳでは、ＮＭＯＳトランジス
タとＰＭＯＳトランジスタとでそれぞれのウェル同士が
繋がった構造となっている。従って、ＤＴＭＯＳを動作
させる印加電圧条件ではウェル間が順方向にバイアスさ
れてしまい、リーク電流やラッチアップが発生する可能
性がある。本実施の形態４では、かかるリーク電流やラ
ッチアップの発生を回避し得るＤＴＭＯＳを提案する。
【００４８】図２６は、本発明の実施の形態４に係るＤ
ＴＭＯＳの構造を示す上面図である。但し、層間絶縁膜
１０及びＡｌ配線層２３の図示は省略している。また、
図２７〜２９はそれぞれ、図２６に示したＤＴＭＯＳの
線分Ｚ１，Ｚ２，Ｚ３に沿った位置における断面構造を
示す断面図である。図２６を参照して、ソース・ドレイ
ン領域８Ｎ，８Ｐを取り囲むように部分分離領域が形成
されており、部分分離領域を取り囲むように完全分離領
域が形成されている。
ＴＭＯＳの構造を示す上面図である。但し、層間絶縁膜
１０及びＡｌ配線層２３の図示は省略している。また、
図２７〜２９はそれぞれ、図２６に示したＤＴＭＯＳの
線分Ｚ１，Ｚ２，Ｚ３に沿った位置における断面構造を
示す断面図である。図２６を参照して、ソース・ドレイ
ン領域８Ｎ，８Ｐを取り囲むように部分分離領域が形成
されており、部分分離領域を取り囲むように完全分離領
域が形成されている。
【００４９】図２７を参照して、素子分離絶縁膜５０の
周縁部における底面は埋め込み酸化膜３の上面に達して
おらず、部分分離を構成している。一方、素子分離絶縁
膜５０の中央部における底面は埋め込み酸化膜３の上面
に達しており、完全分離を構成している。即ち、素子分
離絶縁膜５０は、部分分離を構成する部分分離部分と、
完全分離を構成する完全分離部分とを有している。そし
て、図２６に示した部分分離領域には素子分離絶縁膜５
０の部分分離部分が形成されており、完全分離領域には
素子分離絶縁膜５０の完全分離部分が形成されている。
周縁部における底面は埋め込み酸化膜３の上面に達して
おらず、部分分離を構成している。一方、素子分離絶縁
膜５０の中央部における底面は埋め込み酸化膜３の上面
に達しており、完全分離を構成している。即ち、素子分
離絶縁膜５０は、部分分離を構成する部分分離部分と、
完全分離を構成する完全分離部分とを有している。そし
て、図２６に示した部分分離領域には素子分離絶縁膜５
０の部分分離部分が形成されており、完全分離領域には
素子分離絶縁膜５０の完全分離部分が形成されている。
【００５０】図２８，２９を参照して、コンタクトホー
ル１１Ｎ，１１Ｐは、層間絶縁膜１０の上面と素子分離
絶縁膜５０の部分分離部分における底面との間で、層間
絶縁膜１０及び素子分離絶縁膜５０を選択的に貫通して
形成されている。本実施の形態４に係る半導体装置のそ
の他の構造は、図１〜４に示した上記実施の形態１に係
る半導体装置の構造と同様である。
ル１１Ｎ，１１Ｐは、層間絶縁膜１０の上面と素子分離
絶縁膜５０の部分分離部分における底面との間で、層間
絶縁膜１０及び素子分離絶縁膜５０を選択的に貫通して
形成されている。本実施の形態４に係る半導体装置のそ
の他の構造は、図１〜４に示した上記実施の形態１に係
る半導体装置の構造と同様である。
【００５１】図３０〜３７は、図２６〜２９に示したＤ
ＴＭＯＳの製造方法を工程順に示す断面図である。ま
ず、上記実施の形態３と同様の方法により、図１７に示
した構造と同様の構造を得る。次に、素子分離絶縁膜５
０の完全分離部分の形成予定領域以外の領域に、レジス
ト５１を形成する（図３０）。
ＴＭＯＳの製造方法を工程順に示す断面図である。ま
ず、上記実施の形態３と同様の方法により、図１７に示
した構造と同様の構造を得る。次に、素子分離絶縁膜５
０の完全分離部分の形成予定領域以外の領域に、レジス
ト５１を形成する（図３０）。
【００５２】次に、レジスト５１をマスクとして、ＳＯ
Ｉ基板１の深さ方向にエッチングレートの高い異方性ド
ライエッチング法により、埋め込み酸化膜３の上面が露
出するまでＳＯＩ層４をエッチングする。その後、レジ
スト５１を除去する（図３１）。
Ｉ基板１の深さ方向にエッチングレートの高い異方性ド
ライエッチング法により、埋め込み酸化膜３の上面が露
出するまでＳＯＩ層４をエッチングする。その後、レジ
スト５１を除去する（図３１）。
【００５３】次に、ＣＶＤ法により、５０００オングス
トローム程度の膜厚を有するシリコン酸化膜５２を全面
に形成する（図３２）。次に、ＣＭＰ法により、シリコ
ン窒化膜１７の底部の一部を残して、シリコン酸化膜５
２及びシリコン窒化膜１７を研磨して表面を平坦化す
る。これにより、部分分離部分と完全分離部分とを有す
る素子分離絶縁膜５０を形成することができる（図３
３）。
トローム程度の膜厚を有するシリコン酸化膜５２を全面
に形成する（図３２）。次に、ＣＭＰ法により、シリコ
ン窒化膜１７の底部の一部を残して、シリコン酸化膜５
２及びシリコン窒化膜１７を研磨して表面を平坦化す
る。これにより、部分分離部分と完全分離部分とを有す
る素子分離絶縁膜５０を形成することができる（図３
３）。
【００５４】次に、残ったシリコン窒化膜１７を除去し
た後、チャネル領域を形成するためのイオン注入を行
う。ＮＭＯＳの場合は、Ｂイオンを、２０〜５０ｋｅＶ
程度のエネルギーで、１×１０12〜１×１０13ｃｍ-2程
度の濃度で注入する。ＰＭＯＳの場合は、Ａｓイオン
を、１００〜１６０ｋｅＶ程度のエネルギーで、１×１
０ 12〜１×１０13ｃｍ-2程度の濃度で注入する。次に、
シリコン酸化膜４０を除去した後、熱酸化法によりゲー
ト酸化膜５を形成する。その後、ＣＶＤ法によってポリ
シリコン膜１９を全面に形成する（図３４）。
た後、チャネル領域を形成するためのイオン注入を行
う。ＮＭＯＳの場合は、Ｂイオンを、２０〜５０ｋｅＶ
程度のエネルギーで、１×１０12〜１×１０13ｃｍ-2程
度の濃度で注入する。ＰＭＯＳの場合は、Ａｓイオン
を、１００〜１６０ｋｅＶ程度のエネルギーで、１×１
０ 12〜１×１０13ｃｍ-2程度の濃度で注入する。次に、
シリコン酸化膜４０を除去した後、熱酸化法によりゲー
ト酸化膜５を形成する。その後、ＣＶＤ法によってポリ
シリコン膜１９を全面に形成する（図３４）。
【００５５】次に、ポリシリコン膜１９をパターニング
してゲート電極６を形成した後、ソース・ドレイン領域
８を形成するためのイオン注入を行う。ＮＭＯＳの場合
は、Ａｓイオンを、１０〜５０ｋｅＶ程度のエネルギー
で、１×１０15〜５×１０15ｃｍ-2程度の濃度で注入す
る。ＰＭＯＳの場合は、Ｂイオン又はＢＦ2イオンを、
１０〜５０ｋｅＶ程度のエネルギーで、１×１０15〜５
×１０15ｃｍ-2程度の濃度で注入する。その後、ＣＶＤ
法により層間絶縁膜１０を全面に形成する（図３５）。
してゲート電極６を形成した後、ソース・ドレイン領域
８を形成するためのイオン注入を行う。ＮＭＯＳの場合
は、Ａｓイオンを、１０〜５０ｋｅＶ程度のエネルギー
で、１×１０15〜５×１０15ｃｍ-2程度の濃度で注入す
る。ＰＭＯＳの場合は、Ｂイオン又はＢＦ2イオンを、
１０〜５０ｋｅＶ程度のエネルギーで、１×１０15〜５
×１０15ｃｍ-2程度の濃度で注入する。その後、ＣＶＤ
法により層間絶縁膜１０を全面に形成する（図３５）。
【００５６】次に、層間絶縁膜１０上にレジスト２０を
形成した後、レジスト２０をマスクとして、ＳＯＩ層４
の上面が露出するまで、層間絶縁膜１０及び素子分離絶
縁膜５０をドライエッチングにより除去する（図３
６）。次に、レジスト２０を除去した後、コンタクトホ
ール１１内にＷプラグ２１を埋め込み形成し、その後、
コンタクトホール１１が形成されている部分の層間絶縁
膜１０の上面上にＡｌ配線層２３を形成することによ
り、図２８に示した構造を得る。
形成した後、レジスト２０をマスクとして、ＳＯＩ層４
の上面が露出するまで、層間絶縁膜１０及び素子分離絶
縁膜５０をドライエッチングにより除去する（図３
６）。次に、レジスト２０を除去した後、コンタクトホ
ール１１内にＷプラグ２１を埋め込み形成し、その後、
コンタクトホール１１が形成されている部分の層間絶縁
膜１０の上面上にＡｌ配線層２３を形成することによ
り、図２８に示した構造を得る。
【００５７】なお、図３６に示した構造を得た後、上記
実施の形態２と同様に、コンタクトホール１１の開口に
より露出したＳＯＩ層４の上面内に、レジスト２０をマ
スクとしてＡｓ等の不純物３１（高濃度不純物領域３０
の導電型がｎ+型の場合は、ＢやＢＦ2等のｎ型不純物）
を導入することにより、ｐ+型の高濃度不純物領域３０
を形成してもよい（図３７）。
実施の形態２と同様に、コンタクトホール１１の開口に
より露出したＳＯＩ層４の上面内に、レジスト２０をマ
スクとしてＡｓ等の不純物３１（高濃度不純物領域３０
の導電型がｎ+型の場合は、ＢやＢＦ2等のｎ型不純物）
を導入することにより、ｐ+型の高濃度不純物領域３０
を形成してもよい（図３７）。
【００５８】また、上記実施の形態３と同様に、素子分
離絶縁膜５０とＳＯＩ層４との間に予めシリコン窒化膜
を形成し、コンタクトホール１１を形成するために素子
分離絶縁膜５０をエッチングする際に、シリコン窒化膜
をエッチングストッパとして用いてもよい。
離絶縁膜５０とＳＯＩ層４との間に予めシリコン窒化膜
を形成し、コンタクトホール１１を形成するために素子
分離絶縁膜５０をエッチングする際に、シリコン窒化膜
をエッチングストッパとして用いてもよい。
【００５９】このように本実施の形態４に係る半導体装
置及びその製造方法によれば、素子分離絶縁膜の完全分
離部分によって、ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタとの間を電気的に完全に分離した。従って、Ｄ
ＴＭＯＳの動作時において、リーク電流やラッチアップ
の発生を適切に回避することができる。
置及びその製造方法によれば、素子分離絶縁膜の完全分
離部分によって、ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタとの間を電気的に完全に分離した。従って、Ｄ
ＴＭＯＳの動作時において、リーク電流やラッチアップ
の発生を適切に回避することができる。
【００６０】図３８は、本発明の実施の形態４の変形例
に係るＤＴＭＯＳの構造を示す上面図である。但し、層
間絶縁膜１０及びＡｌ配線層２３の図示は省略してい
る。また、図３９〜４１はそれぞれ、図３８に示したＤ
ＴＭＯＳの線分Ｋ１，Ｋ２，Ｋ３に沿った位置における
断面構造を示す断面図である。図３８を参照して、ソー
ス・ドレイン領域８Ｎ，８Ｐを取り囲むように完全分離
領域が形成されており、部分分離領域は、コンタクトホ
ール１１Ｎ，１１Ｐが形成されている部分の周辺にのみ
形成されている。
に係るＤＴＭＯＳの構造を示す上面図である。但し、層
間絶縁膜１０及びＡｌ配線層２３の図示は省略してい
る。また、図３９〜４１はそれぞれ、図３８に示したＤ
ＴＭＯＳの線分Ｋ１，Ｋ２，Ｋ３に沿った位置における
断面構造を示す断面図である。図３８を参照して、ソー
ス・ドレイン領域８Ｎ，８Ｐを取り囲むように完全分離
領域が形成されており、部分分離領域は、コンタクトホ
ール１１Ｎ，１１Ｐが形成されている部分の周辺にのみ
形成されている。
【００６１】図３９を参照して、素子分離絶縁膜６０
は、素子分離絶縁膜５０と同様に部分分離部分と完全分
離部分とを有しており、ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタとの間には、素子分離絶縁膜６０の完全
分離部分が形成されている。図４０，４１を参照して、
コンタクトホール１１Ｎ，１１Ｐは、層間絶縁膜１０の
上面と素子分離絶縁膜６０の部分分離部分における底面
との間で、層間絶縁膜１０及び素子分離絶縁膜６０を選
択的に貫通して形成されている。
は、素子分離絶縁膜５０と同様に部分分離部分と完全分
離部分とを有しており、ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタとの間には、素子分離絶縁膜６０の完全
分離部分が形成されている。図４０，４１を参照して、
コンタクトホール１１Ｎ，１１Ｐは、層間絶縁膜１０の
上面と素子分離絶縁膜６０の部分分離部分における底面
との間で、層間絶縁膜１０及び素子分離絶縁膜６０を選
択的に貫通して形成されている。
【００６２】図３８〜４１に示したＤＴＭＯＳは、図３
０に示した工程においてレジスト５１の開口パターンを
変更することにより、図３０〜３７に示した工程と同様
の工程によって製造することができる。
０に示した工程においてレジスト５１の開口パターンを
変更することにより、図３０〜３７に示した工程と同様
の工程によって製造することができる。
【００６３】このように本実施の形態４の変形例に係る
半導体装置によれば、上記と同様の効果が得られること
に加えて、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タとの間には素子分離絶縁膜の完全分離部分のみが形成
されているため、図２６に示した構造と比較すると、半
導体装置の微細化を図ることができる。
半導体装置によれば、上記と同様の効果が得られること
に加えて、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タとの間には素子分離絶縁膜の完全分離部分のみが形成
されているため、図２６に示した構造と比較すると、半
導体装置の微細化を図ることができる。
【００６４】
【発明の効果】この発明のうち請求項１に係るものによ
れば、第１の素子分離絶縁膜上に存在するゲート電極と
半導体層との間に第１の素子分離絶縁膜が存在し、両者
の間の距離が長いため、ゲート電極と半導体層との間に
生じる寄生容量を低減でき、動作の遅延を抑制すること
ができる。
れば、第１の素子分離絶縁膜上に存在するゲート電極と
半導体層との間に第１の素子分離絶縁膜が存在し、両者
の間の距離が長いため、ゲート電極と半導体層との間に
生じる寄生容量を低減でき、動作の遅延を抑制すること
ができる。
【００６５】また、この発明のうち請求項２に係るもの
によれば、ゲート電極と半導体層との電気的接触するた
めのコンタクトホールをゲート電極の中央に形成する半
導体装置と比較すると、そのコンタクト部分のゲート電
極の面積を削減することができる。
によれば、ゲート電極と半導体層との電気的接触するた
めのコンタクトホールをゲート電極の中央に形成する半
導体装置と比較すると、そのコンタクト部分のゲート電
極の面積を削減することができる。
【００６６】また、この発明のうち請求項３に係るもの
によれば、コンタクトホールの内部を充填する導体と半
導体層との間の接触抵抗を低減することができる。
によれば、コンタクトホールの内部を充填する導体と半
導体層との間の接触抵抗を低減することができる。
【００６７】また、この発明のうち請求項４に係るもの
によれば、第２の素子分離絶縁膜によって、隣接する半
導体装置同士の間を電気的に完全に分離することができ
る。従って、半導体装置の動作時において、リーク電流
やラッチアップの発生を適切に回避することができる。
によれば、第２の素子分離絶縁膜によって、隣接する半
導体装置同士の間を電気的に完全に分離することができ
る。従って、半導体装置の動作時において、リーク電流
やラッチアップの発生を適切に回避することができる。
【００６８】また、この発明のうち請求項５に係るもの
によれば、第１の素子分離絶縁膜上に存在するゲート電
極と半導体層との間に第１の素子分離絶縁膜が存在し、
両者の間の距離が長いため、ゲート電極と半導体層との
間に生じる寄生容量を低減でき、動作の遅延を抑制する
ことができる。
によれば、第１の素子分離絶縁膜上に存在するゲート電
極と半導体層との間に第１の素子分離絶縁膜が存在し、
両者の間の距離が長いため、ゲート電極と半導体層との
間に生じる寄生容量を低減でき、動作の遅延を抑制する
ことができる。
【００６９】また、この発明のうち請求項６に係るもの
によれば、コンタクトホールの内部を充填する導体と半
導体層との間の接触抵抗を低減することができる。
によれば、コンタクトホールの内部を充填する導体と半
導体層との間の接触抵抗を低減することができる。
【００７０】また、この発明のうち請求項７に係るもの
によれば、第１の素子分離絶縁膜の底面と絶縁層の上面
との間の半導体層の膜厚が薄い場合であっても、コンタ
クトホールが半導体層を突き抜けて絶縁層に達すること
はなく、ゲート電極と半導体層との電気的接触を確実に
とることができる。
によれば、第１の素子分離絶縁膜の底面と絶縁層の上面
との間の半導体層の膜厚が薄い場合であっても、コンタ
クトホールが半導体層を突き抜けて絶縁層に達すること
はなく、ゲート電極と半導体層との電気的接触を確実に
とることができる。
【００７１】また、この発明のうち請求項８に係るもの
によれば、ＬＯＣＯＳ法によって第１の素子分離絶縁膜
を形成する場合と比較すると、バーズビークの発生を最
小限に抑えることができるため、半導体装置の微細化を
図ることができる。
によれば、ＬＯＣＯＳ法によって第１の素子分離絶縁膜
を形成する場合と比較すると、バーズビークの発生を最
小限に抑えることができるため、半導体装置の微細化を
図ることができる。
【００７２】また、この発明のうち請求項９に係るもの
によれば、第２の素子分離絶縁膜によって、隣接する半
導体装置同士の間を電気的に完全に分離することができ
る。従って、半導体装置の動作時において、リーク電流
やラッチアップの発生を適切に回避することができる。
によれば、第２の素子分離絶縁膜によって、隣接する半
導体装置同士の間を電気的に完全に分離することができ
る。従って、半導体装置の動作時において、リーク電流
やラッチアップの発生を適切に回避することができる。
【図１】 本発明の実施の形態１に係るＤＴＭＯＳの構
造を示す上面図である。
造を示す上面図である。
【図２】 本発明の実施の形態１に係るＤＴＭＯＳの構
造を示す断面図である。
造を示す断面図である。
【図３】 本発明の実施の形態１に係るＤＴＭＯＳの構
造を示す断面図である。
造を示す断面図である。
【図４】 本発明の実施の形態１に係るＤＴＭＯＳの構
造を示す断面図である。
造を示す断面図である。
【図５】 本発明の実施の形態１に係るＤＴＭＯＳの構
造を示す断面図である。
造を示す断面図である。
【図６】 本発明の実施の形態１に係るＤＴＭＯＳの製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図７】 本発明の実施の形態１に係るＤＴＭＯＳの製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図８】 本発明の実施の形態１に係るＤＴＭＯＳの製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図９】 本発明の実施の形態１に係るＤＴＭＯＳの製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態１に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１１】 本発明の実施の形態１に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１２】 本発明の実施の形態１に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１３】 本発明の実施の形態１に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１４】 本発明の実施の形態１に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１５】 本発明の実施の形態２に係るＤＴＭＯＳの
構造を示す断面図である。
構造を示す断面図である。
【図１６】 本発明の実施の形態２に係るＤＴＭＯＳの
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１７】 本発明の実施の形態３に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１８】 本発明の実施の形態３に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１９】 本発明の実施の形態３に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２０】 本発明の実施の形態３に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２１】 本発明の実施の形態３に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２２】 本発明の実施の形態３に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２３】 本発明の実施の形態３に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２４】 本発明の実施の形態３に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２５】 本発明の実施の形態３に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２６】 本発明の実施の形態４に係るＤＴＭＯＳの
構造を示す上面図である。
構造を示す上面図である。
【図２７】 本発明の実施の形態４に係るＤＴＭＯＳの
構造を示す断面図である。
構造を示す断面図である。
【図２８】 本発明の実施の形態４に係るＤＴＭＯＳの
構造を示す断面図である。
構造を示す断面図である。
【図２９】 本発明の実施の形態４に係るＤＴＭＯＳの
構造を示す断面図である。
構造を示す断面図である。
【図３０】 本発明の実施の形態４に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３１】 本発明の実施の形態４に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３２】 本発明の実施の形態４に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３３】 本発明の実施の形態４に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３４】 本発明の実施の形態４に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３５】 本発明の実施の形態４に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３６】 本発明の実施の形態４に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３７】 本発明の実施の形態４に係るＤＴＭＯＳの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３８】 本発明の実施の形態４の変形例に係るＤＴ
ＭＯＳの構造を示す上面図である。
ＭＯＳの構造を示す上面図である。
【図３９】 本発明の実施の形態４の変形例に係るＤＴ
ＭＯＳの構造を示す断面図である。
ＭＯＳの構造を示す断面図である。
【図４０】 本発明の実施の形態４の変形例に係るＤＴ
ＭＯＳの構造を示す断面図である。
ＭＯＳの構造を示す断面図である。
【図４１】 本発明の実施の形態４の変形例に係るＤＴ
ＭＯＳの構造を示す断面図である。
ＭＯＳの構造を示す断面図である。
【図４２】 従来のＤＴＭＯＳの構造を概念的に示す断
面図である。
面図である。
【図４３】 ＤＴＭＯＳのボディー電位と動作しきい値
電圧との関係を示すグラフである。
電圧との関係を示すグラフである。
【図４４】 従来のＤＴＭＯＳの構造を示す上面図であ
る。
る。
【図４５】 従来のＤＴＭＯＳの構造を示す断面図であ
る。
る。
１ ＳＯＩ基板、２ シリコン基板、３ 埋め込み酸化
膜、４ ＳＯＩ層、５，５Ｎ，５Ｐ ゲート酸化膜、
６，６Ｎ，６Ｐ ゲート電極、６Ｂ，６ＮＢ，６ＰＢ
パッド部、７Ｎ，７Ｐ ボディー領域、９，５０，６０
素子分離絶縁膜、１０ 層間絶縁膜、１１，１１Ｎ，
１１Ｐ コンタクトホール、２１ Ｗプラグ、３０ 高
濃度不純物領域、３１ 不純物、４１ 凹部、４３ シ
リコン窒化膜、４４ シリコン酸化膜。
膜、４ ＳＯＩ層、５，５Ｎ，５Ｐ ゲート酸化膜、
６，６Ｎ，６Ｐ ゲート電極、６Ｂ，６ＮＢ，６ＰＢ
パッド部、７Ｎ，７Ｐ ボディー領域、９，５０，６０
素子分離絶縁膜、１０ 層間絶縁膜、１１，１１Ｎ，
１１Ｐ コンタクトホール、２１ Ｗプラグ、３０ 高
濃度不純物領域、３１ 不純物、４１ 凹部、４３ シ
リコン窒化膜、４４ シリコン酸化膜。
フロントページの続き Ｆターム(参考） 5F048 AC03 BA09 BB05 BB14 BC16 BF02 BF07 BG01 BG03 BG12 BH02 5F110 AA02 AA08 BB04 CC02 DD05 DD13 EE09 EE45 FF02 FF23 GG02 GG24 GG32 GG34 GG52 HJ01 HJ04 HJ13 HL04 NN02 NN23 NN55 NN66 QQ04 QQ05 QQ19
Claims (9)
- 【請求項１】 半導体基板、絶縁層、及び半導体層がこ
の順に積層された積層構造を有するＳＯＩ基板と、 前記ＳＯＩ基板の素子分離領域において、前記半導体層
の上面から前記絶縁層の上面に達しないように所定の深
さに形成された第１の素子分離絶縁膜と、 前記ＳＯＩ基板の素子形成領域において、前記半導体層
の前記上面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上から前記第１の素子分離絶縁膜上に
延在して形成されたゲート電極と、 前記ゲート電極及び前記第１の素子分離絶縁膜上に形成
された層間絶縁膜と、 前記ＳＯＩ基板の前記素子分離領域において、前記層間
絶縁膜の上面と前記半導体層の前記上面との間で前記層
間絶縁膜及び前記第１の素子分離絶縁膜を選択的に貫通
し、前記第１の素子分離絶縁膜上に存在する前記ゲート
電極に接触し、内部が導体で充填されたコンタクトホー
ルとを備える半導体装置。 - 【請求項２】 前記ゲート電極は、自身の側壁部が前記
第１の素子分離絶縁膜上に存在するように形成され、 前記コンタクトホールは、前記ゲート電極の前記側壁部
に接触する、請求項１に記載の半導体装置。 - 【請求項３】 前記コンタクトホールと接触する部分の
前記半導体層の前記上面内に形成された不純物領域をさ
らに備え、 前記不純物領域の不純物濃度は前記半導体層の不純物濃
度よりも高いことを特徴とする、請求項１又は２に記載
の半導体装置。 - 【請求項４】 前記半導体装置は複数であり、 隣接する前記半導体装置同士の間に形成され、前記半導
体層の前記上面から前記絶縁層の前記上面に達する第２
の素子分離絶縁膜をさらに備える、請求項１〜３のいず
れか一つに記載の半導体装置。 - 【請求項５】 （ａ）半導体基板、絶縁層、及び半導体
層がこの順に積層された積層構造を有するＳＯＩ基板を
準備する工程と、 （ｂ）前記ＳＯＩ基板の素子分離領域において、前記半
導体層の上面から前記絶縁層の上面に達しないように所
定の深さに第１の素子分離絶縁膜を形成する工程と、 （ｃ）前記ＳＯＩ基板の素子形成領域において、前記半
導体層の前記上面上にゲート絶縁膜を形成する工程と、 （ｄ）前記ゲート絶縁膜上から前記第１の素子分離絶縁
膜上に延在するゲート電極を形成する工程と、 （ｅ）前記ゲート電極及び前記第１の素子分離絶縁膜上
に層間絶縁膜を形成する工程と、 （ｆ）前記ＳＯＩ基板の前記素子分離領域において、前
記層間絶縁膜の上面と前記半導体層の前記上面との間で
前記層間絶縁膜及び前記第１の素子分離絶縁膜を選択的
に貫通し、前記第１の素子分離絶縁膜上に存在する前記
ゲート電極に接触するコンタクトホールを形成する工程
と、 （ｇ）前記コンタクトホール内に導体を充填する工程と
を備える、半導体装置の製造方法。 - 【請求項６】 （ｈ）前記工程（ｆ）と前記工程（ｇ）
との間に実行され、前記コンタクトホールを介して前記
半導体層の前記上面内に不純物を導入することにより、
前記半導体層の不純物濃度よりも高い不純物濃度を有す
る不純物領域を形成する工程をさらに備える、請求項５
に記載の半導体装置の製造方法。 - 【請求項７】 （ｉ）前記工程（ｆ）よりも前に実行さ
れ、前記第１の素子分離絶縁膜の底面と前記半導体層の
前記上面との間に、前記第１の素子分離絶縁膜の材質と
は異なる材質から成る絶縁膜を形成する工程をさらに備
え、 前記工程（ｆ）は、 （ｆ−１）前記絶縁膜をエッチングストッパとして、前
記層間絶縁膜及び前記第１の素子分離絶縁膜を選択的に
除去する工程と、 （ｆ−２）前記工程（ｆ−１）により露出した前記絶縁
膜を除去する工程とを有する、請求項５又は６に記載の
半導体装置の製造方法。 - 【請求項８】 前記工程（ｂ）は、 （ｂ−１）前記ＳＯＩ基板の深さ方向にエッチングレー
トの高い異方性エッチングにより、前記素子分離領域に
おける前記半導体層の前記上面を掘り下げて凹部を形成
する工程と、 （ｂ−２）前記凹部内を充填する前記第１の素子分離絶
縁膜を形成する工程とを有する、請求項５〜７のいずれ
か一つに記載の半導体装置の製造方法。 - 【請求項９】 前記半導体装置は複数であり、 （ｊ）隣接する前記半導体装置同士の間に、前記半導体
層の前記上面から前記絶縁層の前記上面に達する第２の
素子分離絶縁膜を形成する工程をさらに備え、 前記工程（ｂ）及び（ｊ）は、 （ｘ−１）前記素子分離領域における前記半導体層の前
記上面を掘り下げて、前記絶縁層の前記上面に達しない
深さに第１の凹部を形成する工程と、 （ｘ−２）前記第１の凹部の底面を選択的に掘り下げ
て、前記絶縁層の前記上面に達する第２の凹部を形成す
る工程と、 （ｘ−３）前記第１及び第２の凹部内を絶縁膜によって
充填する工程とによって実行される、請求項５〜８のい
ずれか一つに記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25047599A JP2001077368A (ja) | 1999-09-03 | 1999-09-03 | 半導体装置及びその製造方法 |
| US09/488,713 US6252280B1 (en) | 1999-09-03 | 2000-01-21 | Semiconductor device and manufacturing method thereof |
| DE10043183A DE10043183A1 (de) | 1999-09-03 | 2000-09-01 | Halbleitervorrichtung und Herstellungsvorrichtung von einer Halbleitervorrichtung |
| KR1020000051844A KR100340395B1 (ko) | 1999-09-03 | 2000-09-02 | 반도체 장치 및 그 제조 방법 |
| US09/838,267 US6337230B2 (en) | 1999-09-03 | 2001-04-20 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25047599A JP2001077368A (ja) | 1999-09-03 | 1999-09-03 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001077368A true JP2001077368A (ja) | 2001-03-23 |
| JP2001077368A5 JP2001077368A5 (ja) | 2006-10-12 |
Family
ID=17208415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25047599A Pending JP2001077368A (ja) | 1999-09-03 | 1999-09-03 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6252280B1 (ja) |
| JP (1) | JP2001077368A (ja) |
| KR (1) | KR100340395B1 (ja) |
| DE (1) | DE10043183A1 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299633A (ja) * | 2001-04-03 | 2002-10-11 | Sony Corp | 電界効果型トランジスタ |
| JP2006049784A (ja) * | 2003-08-28 | 2006-02-16 | Renesas Technology Corp | 半導体記憶装置及びその製造方法 |
| JP2006066691A (ja) * | 2004-08-27 | 2006-03-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7170110B2 (en) | 2001-04-03 | 2007-01-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7271454B2 (en) | 2003-08-28 | 2007-09-18 | Renesas Technology Corp. | Semiconductor memory device and method of manufacturing the same |
| US7504291B2 (en) | 2002-04-25 | 2009-03-17 | Renesas Technology Corp. | MOS transistor on an SOI substrate with a body contact and a gate insulating film with variable thickness |
| US7531878B2 (en) | 2002-10-17 | 2009-05-12 | Renesas Technology Corp. | Semiconductor MIS transistor formed on SOI semiconductor substrate |
| JP2010045331A (ja) * | 2008-07-22 | 2010-02-25 | Honeywell Internatl Inc | ボディ・タイの領域に効果的に直接コンタクトを設けるプロセスフロー |
| CN106226942A (zh) * | 2010-09-13 | 2016-12-14 | 株式会社半导体能源研究所 | 液晶显示设备及其制造方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6444432B1 (en) * | 1997-06-13 | 2002-09-03 | Alan M. Kleinfeld | Method of detection of cardiac ischemia using fatty acid binding protein |
| JP2000243967A (ja) * | 1999-02-22 | 2000-09-08 | Sony Corp | 半導体装置の製造方法 |
| JP3716406B2 (ja) * | 2000-02-08 | 2005-11-16 | 富士通株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
| JP4698793B2 (ja) * | 2000-04-03 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4988086B2 (ja) * | 2000-06-13 | 2012-08-01 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法並びに抵抗器及び半導体素子 |
| JP2002033484A (ja) * | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | 半導体装置 |
| JP3990858B2 (ja) * | 2000-07-31 | 2007-10-17 | 株式会社東芝 | 半導体装置 |
| JP2002185011A (ja) * | 2000-12-19 | 2002-06-28 | Seiko Epson Corp | 半導体装置 |
| US7196369B2 (en) * | 2002-07-15 | 2007-03-27 | Macronix International Co., Ltd. | Plasma damage protection circuit for a semiconductor device |
| JP4154578B2 (ja) * | 2002-12-06 | 2008-09-24 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6905919B2 (en) * | 2003-07-29 | 2005-06-14 | Chartered Semiconductor Manufacturing Ltd. | Method of forming a partially depleted silicon on insulator (PDSOI) transistor with a pad lock body extension |
| JP2006054430A (ja) * | 2004-07-12 | 2006-02-23 | Renesas Technology Corp | 半導体装置 |
| KR100629264B1 (ko) | 2004-07-23 | 2006-09-29 | 삼성전자주식회사 | 게이트 관통 바디 콘택을 갖는 반도체소자 및 그 제조방법 |
| US7170816B2 (en) * | 2004-12-16 | 2007-01-30 | Macronix International Co., Ltd. | Method and apparatus for passing charge from word lines during manufacture |
| JP5270876B2 (ja) * | 2007-08-22 | 2013-08-21 | セイコーインスツル株式会社 | 半導体装置 |
| US8680617B2 (en) * | 2009-10-06 | 2014-03-25 | International Business Machines Corporation | Split level shallow trench isolation for area efficient body contacts in SOI MOSFETS |
| US9490249B2 (en) | 2014-04-30 | 2016-11-08 | Macronix International Co., Ltd. | Antenna effect discharge circuit and manufacturing method |
| FR3069373A1 (fr) * | 2017-07-19 | 2019-01-25 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Transistors double grilles optimises et procede de fabrication |
| US10546929B2 (en) | 2017-07-19 | 2020-01-28 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Optimized double-gate transistors and fabricating process |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559368A (en) * | 1994-08-30 | 1996-09-24 | The Regents Of The University Of California | Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation |
| JPH0969610A (ja) * | 1995-08-31 | 1997-03-11 | Hitachi Ltd | 集積半導体装置およびその製造方法 |
| US5753955A (en) * | 1996-12-19 | 1998-05-19 | Honeywell Inc. | MOS device having a gate to body connection with a body injection current limiting feature for use on silicon on insulator substrates |
| TW362258B (en) * | 1998-03-20 | 1999-06-21 | United Microelectronics Corp | Silicon trench contact structure on the insulation layer |
| US6080612A (en) * | 1998-05-20 | 2000-06-27 | Sharp Laboratories Of America, Inc. | Method of forming an ultra-thin SOI electrostatic discharge protection device |
| US6159807A (en) * | 1998-09-21 | 2000-12-12 | International Business Machines Corporation | Self-aligned dynamic threshold CMOS device |
-
1999
- 1999-09-03 JP JP25047599A patent/JP2001077368A/ja active Pending
-
2000
- 2000-01-21 US US09/488,713 patent/US6252280B1/en not_active Expired - Fee Related
- 2000-09-01 DE DE10043183A patent/DE10043183A1/de not_active Ceased
- 2000-09-02 KR KR1020000051844A patent/KR100340395B1/ko not_active IP Right Cessation
-
2001
- 2001-04-20 US US09/838,267 patent/US6337230B2/en not_active Expired - Fee Related
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299633A (ja) * | 2001-04-03 | 2002-10-11 | Sony Corp | 電界効果型トランジスタ |
| US7170110B2 (en) | 2001-04-03 | 2007-01-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7504291B2 (en) | 2002-04-25 | 2009-03-17 | Renesas Technology Corp. | MOS transistor on an SOI substrate with a body contact and a gate insulating film with variable thickness |
| US7531878B2 (en) | 2002-10-17 | 2009-05-12 | Renesas Technology Corp. | Semiconductor MIS transistor formed on SOI semiconductor substrate |
| US7271454B2 (en) | 2003-08-28 | 2007-09-18 | Renesas Technology Corp. | Semiconductor memory device and method of manufacturing the same |
| US7382026B2 (en) | 2003-08-28 | 2008-06-03 | Renesas Technology Corp. | Semiconductor memory device and method of manufacturing the same |
| CN100423267C (zh) * | 2003-08-28 | 2008-10-01 | 株式会社瑞萨科技 | 半导体存储器件及其制造方法 |
| JP2006049784A (ja) * | 2003-08-28 | 2006-02-16 | Renesas Technology Corp | 半導体記憶装置及びその製造方法 |
| US7675122B2 (en) | 2003-08-28 | 2010-03-09 | Renesas Technology Corp. | Semiconductor memory device |
| US7402865B2 (en) | 2004-08-27 | 2008-07-22 | Renesas Technology Corp. | Semiconductor device including a contact connected to the body and method of manufacturing the same |
| JP2006066691A (ja) * | 2004-08-27 | 2006-03-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2010045331A (ja) * | 2008-07-22 | 2010-02-25 | Honeywell Internatl Inc | ボディ・タイの領域に効果的に直接コンタクトを設けるプロセスフロー |
| CN106226942A (zh) * | 2010-09-13 | 2016-12-14 | 株式会社半导体能源研究所 | 液晶显示设备及其制造方法 |
| CN106226942B (zh) * | 2010-09-13 | 2021-10-01 | 株式会社半导体能源研究所 | 显示设备及包括显示设备的电子设备 |
| US11417688B2 (en) | 2010-09-13 | 2022-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
| US11682678B2 (en) | 2010-09-13 | 2023-06-20 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10043183A1 (de) | 2001-04-12 |
| KR20010030243A (ko) | 2001-04-16 |
| US20010029067A1 (en) | 2001-10-11 |
| US6337230B2 (en) | 2002-01-08 |
| US6252280B1 (en) | 2001-06-26 |
| KR100340395B1 (ko) | 2002-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001077368A (ja) | 半導体装置及びその製造方法 | |
| US7115950B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100543564B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP2002237575A (ja) | 半導体装置及びその製造方法 | |
| JP2001274264A (ja) | 半導体装置及びその製造方法 | |
| US6232155B1 (en) | Methods of fabricating semiconductor-on-insulator devices including alternating thin and thick film semiconductor regions on an insulating layer | |
| JP2002542607A (ja) | Ｐｎ分離層をもつｉｇｂｔ | |
| JPH0945904A (ja) | 半導体装置およびその製造方法 | |
| JP3312691B2 (ja) | 半導体装置 | |
| JPH09266259A (ja) | 半導体記憶装置とその製造方法 | |
| JP2509708B2 (ja) | Ｓｏｉ型半導体装置及びその製造方法 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JPH05291518A (ja) | 半導体装置及びその製造方法 | |
| JPH11111639A (ja) | 半導体装置及びその製造方法 | |
| KR100486191B1 (ko) | 집적 ｃｍｏｓ-회로 및 상기 회로의 제조 방법 | |
| JP2646547B2 (ja) | 半導体装置の製造方法 | |
| JP3079618B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0334656B2 (ja) | ||
| JPH1093101A (ja) | 半導体装置及びその製造方法 | |
| JP2713940B2 (ja) | 半導体装置 | |
| JPH0481339B2 (ja) | ||
| JP3657247B2 (ja) | 半導体装置およびその製造方法 | |
| JP2674568B2 (ja) | 半導体装置の製造方法 | |
| JPH0837230A (ja) | 半導体集積回路装置及びその製造方法 | |
| KR20080079493A (ko) | 웰 바이어스 전압을 인가할 수 있는 반도체소자 및 그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060825 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090709 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091104 |