FR3069373A1 - Transistors double grilles optimises et procede de fabrication - Google Patents

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Abstract

L'invention a pour objet un circuit intégré comprenant : - au moins un transistor nMOS et au moins un transistor pMOS ; - au moins un plan arrière semi-conducteur pouvant être dopé ou métallique enterré et commun audit transistor nMOS et audit transistor pMOS, lesdits transistors comprenant une couche de matériau semi-conducteur disposée au-dessus d'une couche d'isolant enterré ; - au moins un isolant de grille et une grille commune audit transistor nMOS et audit transistor pMOS ; - au moins un contact partagé contactant électriquement ladite grille commune et ledit plan arrière commun, ledit contact partagé traversant la couche d'isolant enterré ou une isolation définie entre ledit transistor nMOS et ledit transistor pMOS.

Description

Transistors double grilles optimisés et procédé de fabrication
Le domaine de l’invention est celui des circuits intégrés et plus précisément celui des transistors MOS (pour « métal oxide semi-conductor ») utilisant la technologie FDSOI (pour « Fully Depleted Silicium On Insulator ») désignant du silicium totalement déserté sur isolant) et comprenant un plan arrière polarisé disposé entre une couche d’oxyde isolante très mince et une couche active très mince, couramment dénommée UTBB (pour Ultra Thin Body and BOX).
Il est connu que la polarisation simultanée de la grille d’un transistor et de son plan arrière (dénommé couramment ground plane) améliore les performances des transistors, au moins en régime statique. Le terme plan arrière désigne généralement une région dopée n ou dopée p isolée dans un semi-conducteur, il peut également être défini par le terme caisson. On désigne ainsi des transistors « double grille >>.
Il a notamment été décrit dans l’article : « Low Leakage and Low Variability Ultra-Thin Body and Buried Oxide (UT2B) SOI Technology for 20nm Low Power CMOS and Beyond”, F. Andrieu, O. Weber, J. Mazurier, O. Thomas, J-P. Noël, C. Fenouillet-Béranger, J-P. Mazellier, P. Perreau, T. Poiroux, Y. Morand*,T. Morel, S. Allegret*, V. Loup, S. Barnola, F. Martin, JF. Damlencourt, I. Servin, M. Cassé, X. Garros, O. Rozeau, M-A. Jaud, G. Cibrario,J. Cluzel, A. Toffoli, F. Allain, R. Kies, D. Lafond, V. Délayé, C. Tabone, L. Tosti, L. Brévard, P. Gaud, V. Paruchuri#, K.K. Bourdelle+,W. Schwarzenbach+, O. Bonnin+, B-Y. Nguyen+, B. Doris#, F. Boeuf*, T. Skotnicki*, O. Faynot, CEA-LETI Minatec, 17 rue des Martyrs, 38054 Grenoble Cedex 9, France, ST Microelectronics, 850 rue Monnet, F-38926 Crolles; # IBM Research, Albany, NY 12203; + SOITEC, Parc Technologiques des Fontaines F-38926 Bernin, 978-1-4244-76411/10/$26.00 ©2010 IEEE 2010 Symposium on VLSI Technology Digest of Technical Papers, les performances en courant en fonction de la tension obtenues avec un transistor simple grille et avec un transistor double grille. La figure 1 reprend ainsi les performances obtenues (les courbes « dash : SG mode >> sont relatives à une configuration simple grille, les courbes « full : DG mode >> sont relatives à une configuration double grille).
Notamment les mémoires SRAMs peuvent être améliorées par ce mode de fonctionnement.
Il a également été proposé des configurations permettant d’adresser des ensembles de transistors pMOS et nMOS, comme dans l’article : “UTBB FDSOI transistors with dual STI for a multi-Vt strategy at 20nm node and below” L. Grenouillet1, M. Vinet1, J. Gimbert2, B. Giraud1, J.P. Noël2, Q. Liu2, P. Khare2, M.A. Jaud1, Y. Le Tiec1, R. Wacquez1, T. Levin3, P. Rivallin1, S. Holmes3, S. Liu3, K.J. Chen3, O. Rozeau1, P. Scheiblin1, E. McLellan3, M. Malley3, J. Guilford3, A. Upham3, R. Johnson3, M. Hargrove4, T. Hook3, S. Schmitz3, S. Mehta3, J. Kuss3, N. Loubet2, S. Teehan3, M. Terrizzi3, S. Ponoth3, K. Cheng3, T. Nagumo5, A. Khakifirooz3, F. Monsieur2, P. Kulkarni3, R. Conte3, J. Demarest3, O. Faynot1, W. Kleemeier2, S. Luning4, B. Doris3, 1 CEA-LETI,2 STMicroelectronics,3 IBM, 4 GLOBALFOUNDRIES, 5Renesas, 257 Fuller Rd, 12203 Albany, NY, USA, 978-1 -4673-4871 -3/12/$31.00 ©2012 IEEE.
De manière générale, il est nécessaire de prévoir pour le fonctionnement des différents transistors, de les isoler électriquement les uns des autres. C’est pourquoi, les transistors sont généralement entourés de tranchées d’isolation désignées par l’acronyme STI pour « Shallow Trench Isolation >>. Dans l’article de L. Grenouillet et al., il est proposé comme illustré en figure 4 de cet article et reporté en figure 2 de la demande de brevet, de réaliser des isolations profondes « STI >> pour « Shallow Trench Isolation >> entre les transistors nMOS et les transistors pMOS pour isoler leur caisson et des « STI >> peu profonds entre les transistors MOS de même type pour isoler les régions actives (source/drain) des transistors.
Dans la présente demande, on désigne un transistor MOS comme étant un transistor à effet de champ à grille isolée plus couramment nommé MOSFET (acronyme anglais de Métal Oxide Semiconductor Field Effect Transistor - qui se traduit par transistor à effet de champ à structure métaloxyde-semiconducteur), Le transistor nMOS présente un canal d’électrons, le transistor pMOS présente un canal de trous.
De manière générale, il convient de pouvoir connecter le plan arrière inférieur et les grilles supérieures comme illustré en figure 3a à 3e qui montrent un ensemble de transistors pMOS et de transistors nMOS ainsi que les contacts de grille et contact de plan arrière.
Plus précisément, la figure 3a met en évidence, les contacts de grille et les contacts de plan arrière inférieur GP, le problème posé demeurant de connecter le plan arrière et la grille sans ajouter de contact de plan arrière dédié pour chaque plan arrière.
La vue de dessus illustrée en figure 3a met également en évidence une région active dans laquelle des grilles sont continues entre les zones nMOS et pMOS, et montre une région dite « hybride >> avec des prises sur le substrat.
Les figures 3b à 3e mettent en évidence, le plan arrière utilisé comme grille arrière des transistors à polariser nécessitant néanmoins :
- des transistors adjacents qui ont des caissons de type opposé ;
- des caissons de transistors adjacents en contact.
L’isolation des caissons est donc faite par une diode, ce qui limite la gamme de polarisation des caissons.
Dans ce contexte la présente invention a pour objet une configuration de transistors nMOS et pMOS comprenant des zones d’isolations peu profondes entre les transistors nMOS et les transistors pMOS de façon à pouvoir utiliser un contact partagé entre les grilles (commune aux transistors nMOS et pMOS) et les plans arrière ou lignes arrière communs entre des transistors nMOS et des transistors pMOS.
Il est à noter que dans les configurations de l’art antérieur, et notamment dans les configurations décrites dans l’article de L. Grenouillet et al (précédemment cité), il est proposé au contraire d’utiliser des isolations « STI >> profondes entre les transistors nMOS et les transistors pMOS pour isoler leur caisson et une isolation « STI >> peu profonde entre les MOS de même type pour isoler les régions actives (définies entre les sources et les drains des transistors).
Un des principaux avantages de la présente invention, réside ainsi dans l’élaboration de contact partagé entre grille et plan arrière au niveau de la structure double-grille.
Plus précisément, la présente invention a pour objet un circuit intégré comprenant :
- un substrat ;
- une couche d’isolant enterré ;
- au moins un transistor nMOS comprenant une couche de matériau semi-conducteur disposée au-dessus de ladite couche d’isolant enterré ;
- au moins un transistor pMOS comprenant une couche de matériau semi-conducteur disposée au-dessus de ladite couche d’isolant enterré ;
- au moins un plan arrière semi-conducteur pouvant être dopé ou métallique disposé au-dessus du substrat et en dessous de la couche d’isolant enterré, ledit plan enterré étant commun audit transistor nMOS et audit transistor pMOS ;
- au moins un isolant de grille et une grille commune audit transistor nMOS et audit transistor pMOS et située au dessus du canal de ces transistors et en regard dudit plan arrière, la surface du plan arrière recouvrant au moins la surface de la grille en projection verticale ;
- ledit transistor nMOS étant séparé dudit transistor pMOS par une isolation définie entre ladite couche de matériau semiconducteur dudit transistor nMOS et ladite couche de matériau semi-conducteur dudit transistor pMOS, ladite isolation étant située dans ladite couche d’isolant enterré et en contact avec ledit plan arrière ;
- au moins un contact partagé contactant électriquement ladite grille commune et ledit plan arrière commun, ledit contact partagé traversant la couche d’isolant enterré ou ladite isolation.
De manière générale dans la présente demande, lorsque le circuit intégré comporte plusieurs transistors nMOS et plusieurs transistors pMOS, il est envisagé les deux cas suivants :
- le plan arrière peut être commun à plusieurs transistors nMOS et à plusieurs transistors pMOS , les grilles présentent une projection au niveau d’un même plan arrière;
- lorsque le plan arrière est d’extension limitée, on le désigne par le terme ligne arrière, en regard d’une grille de transistor, les grilles présentent une projection en regard des lignes arrière.
Selon des variantes de l’invention, ledit contact partagé est situé entre ledit transistor nMOS et ledit transistor pMOS.
Selon des variantes de l’invention, le plan enterré est défini dans une région semiconductrice dopée dite caisson, de type opposé à celui dudit plan arrière, ledit plan arrière étant semi-conducteur dopé.
Selon des variantes de l’invention, le circuit comprend plusieurs transistors nMOS, plusieurs transistors pMOS, des lignes arrière communes entre un transistor nMOS et un transistor pMOS, lesdites lignes arrière étant en regard desdites grilles communes et étant séparées par un diélectrique.
Selon la présente invention, ledit plan arrière est isolé électriquement dudit substrat et latéralement de l’environnement.
L’intérêt de l’intégration de lignes arrière (correspondant à une dimension la plus faible possible) est de conserver un recouvrement par rapport à la grille supérieure, de façon à bénéficier du meilleur contrôle électrostatique tout en diminuant l’extension du plan arrière sous les Source/Drain du transistor et les capacités parasites entre le plan arrière et les source/drain (capacités qui diminuent les performances dynamiques (= vitesse) des portes logiques).
Selon des variantes de l’invention, le contact partagé comprend un contact intégré (pouvant être en Tungstène W ou en Cuivre Cu) dans au moins ledit plan arrière ou des contacts intégrés dans lesdites lignes arrière.
Selon des variantes de l’invention, le circuit intégré comprend au moins une région d’isolation profonde présentant une limite inférieure plus basse que la limite basse dudit plan arrière en périphérie dudit plan arrière ou desdites lignes arrière, la région située entre au moins le transistor nMOS et au moins le transistor pMOS présentant une région d’isolation peu profonde, avec une limite basse moins basse que la limite basse dudit plan arrière ou desdites lignes arrière.
Ainsi, dans la présente invention, on définit par isolation peu profonde, une isolation qui présente une profondeur inférieure à l’épaisseur de la couche d’isolant additionnée à celle du plan arrière, permettant de ne pas détruire la continuité du plan arrière, dans la région située entre un transistor nMOS et un transistor pMOS.
Selon des variantes de l’invention, le circuit intégré comprend plusieurs transistors connectés à un même plan arrière.
Selon des variantes de l’invention, le circuit intégré comprend un diélectrique pouvant être de l’oxyde, situé en dessous dudit plan arrière et en contact avec ce dernier et permettant de réaliser des architectures dites 3D à plusieurs niveaux.
Ceci est réalisable notamment dans le cadre d’une l’intégration de type 3D-monolithique ou 3D-séquentielle, comprenant la formation des métaux du niveau bas, d’un dépôt diélectrique puis de la formation d’ilot(s) métallique(s) (par litho / gravure diélectrique / dépôt métal). Ledit plan arrière peut recouvrir l’ensemble de la grille supérieure et une partie de la source ou du drain. Le recouvrement est relatif à la projection des surfaces, la surface dudit plan arrière est ainsi plus importante que celle de la grille supérieure. Le circuit intégré peut également comprendre au moins un niveau inférieur présentant au moins un transistor situé en dessous dudit diélectrique situé en dessous dudit plan arrière.
L’invention a aussi pour objet un procédé de fabrication d’un circuit intégré selon l’invention, comprenant :
- la réalisation des sources, drains et grilles d’un ou plusieurs transistors nMOS et d’un ou plusieurs transistors pMOS ;
- la réalisation d’au moins un plan arrière ou de lignes arrière, enterré(es) au dessus du substrat ;
- la réalisation des contacts de source et de drain d’un ou plusieurs transistor(s) nMOS et d’un ou plusieurs transistor(s) pMOS ;
- la réalisation d’un ou plusieurs contact(s) partagé(s) pour contacter les grilles et le plan arrière ou les grilles et les lignes arrière.
Selon des variantes de l’invention, la réalisation des sources, drains et grilles des transistors est suivie :
- du dépôt d’une couche d’arrêt à la gravure pour les contacts (couche CESL) pouvant être en nitrure à la surface desdits sources, drains et grilles, et d’une couche de diélectrique ;
- de la réalisation des contacts de source et de drain ;
- des dépôts successifs d’au moins : une couche d’arrêt à la gravure pour les contacts (CESL) pouvant être de nitrure, d’une couche d’oxyde, d’une couche de résine ;
- des opérations de gravure desdites couches déposées pour définir une ou des ouverture(s) de contact partagé débouchant sur au moins une partie desdites grilles et sur le plan arrière ou des ouvertures de contacts partagés débouchant sur au moins une partie desdites grilles et des lignes arrière ;
- le remplissage de ladite ou desdites ouvertures par un au moins matériau conducteur électrique pour définir ledit ou lesdits contact(s) partagé(s).
Selon des variantes de l’invention, le procédé comprend :
- la réalisation des sources, drains et grilles des transistors nMOS et pMOS ;
- la réalisation d’un ou des contact(s) intégrés audit plan arrière ou auxdites lignes arrière et d’une ou plusieurs ouvertures primaire(s) dans la couche d’isolant enterré au dessus dudit ou desdits contact(s) de plan arrière intégré(s) ;
- le dépôt d’une couche (CESL) au dessus des sources, drains, grilles et dans ladite ouverture primaire ;
- la réalisation des contacts source et drain ;
- la réalisation d’un ou des contact(s) partagé(s) à la surface dudit ou desdits contact(s) intégrés.
Selon des variantes de l’invention le procédé comprend les étapes suivantes :
- des dépôts successifs d’au moins : une couche d’arrêt à la gravure pour les contacts (CESL) pouvant être de nitrure, d’une couche d’oxyde, d’une couche de résine ;
- des opérations de gravure desdites couches déposées pour définir une ou des ouverture(s) de contact partagé débouchant sur au moins une partie des grilles et sur le plan arrière ou des ouvertures de contact partagé débouchant sur les grilles et sur les lignes arrière ;
- le remplissage de ladite ou desdites ouverture(s) par au moins un matériau conducteur électrique, pour définir le(s) contact(s) partagé(s).
Selon des variantes de l’invention, le procédé comprend :
- la réalisation d’un plan arrière ou de lignes arrière par implantation au travers d’un masque à la surface des couches actives de matériau semi-conducteur des transistors nMOS et pMOS, suivie par :
- la réalisation des sources, drains et grilles d’au moins le transistor nMOS et d’au moins le transistor pMOS ;
- la réalisation des contacts de source et de drain d’au moins le transistor nMOS et du transistor pMOS et ;
- la réalisation du contact(s) partagé(s) pour contacter la grille et le plan arrière ou les grilles et les lignes arrière.
Selon des variantes, le procédé comprend la réalisation d’une couche de diélectrique enterrée située en dessous dudit plan arrière permettant de réaliser des configurations 3D.
L’invention sera mieux comprise et d’autres avantages apparaîtront à la lecture de la description qui va suivre donnée à titre non limitatif et grâce aux figures annexées parmi lesquelles :
- la figure 1 illustre les performances en courant en fonction de la tension obtenues avec un transistor simple grille et avec un transistor double grille selon l’art connu ;
- la figure 2 illustre une configuration d’un ensemble de transistors pMOS et nMOS selon l’art antérieur ;
- les figures 3a à 3e mettent en évidence les simples contacts de grille et de plan arrière dans un ensemble de transistors pMOS et nMOS selon l’art antérieur ;
- les figures 4a à 4e illustrent un premier exemple d’ensemble de transistors pMOS et nMOS selon l’invention ;
- les figures 5a à 5e illustrent un second exemple d’ensemble de transistors pMOS et nMOS selon l’invention ;
- les figures 6a à 6j illustrent les étapes d’un premier procédé de fabrication d’un exemple de circuit comprenant un ensemble de transistors pMOS et nMOS selon l’invention ;
- les figures 7a à 7k illustrent les étapes d’un second procédé de fabrication d’un exemple de circuit comprenant un ensemble de transistors pMOS et nMOS selon l’invention ;
- les figures 8a à 8e illustrent un quatrième exemple d’un ensemble de transistors pMOS et nMOS selon l’invention comprenant des lignes arrière enterrées ;
- les figures 9a à 9e illustrent un exemple de procédé de fabrication d’un circuit intégré de l’invention comprenant des lignes arrière enterrées ;
- les figures 10a à 10e illustrent des vue en coupe d’un exemple de circuit intégré de l’invention comportant plusieurs niveaux intégrés en 3D.
De manière générale, le circuit intégré de l’invention comporte :
- au moins un transistor de type nMOS et un transistor de type pMOS, avantageusement des rangées de transistors nMOS et des rangées de transistors pMOS ;
- une grille commune à un transistor nMOS et à un transistor pMOS ;
- un plan arrière, qui peut dans certaines variantes présenter une dimension latérale faible et correspondre à ce qui est défini comme une ligne arrière dans la présente invention ;
- un contact partagé entre ladite grille et ledit plan arrière.
Premier exemple de circuit intégré selon l’invention :
Le circuit intégré comporte sur un substrat semi-conducteur pouvant être en silicium une rangée de transistors nMOS et une rangée de transistors pMOS. On définit une région dite active, comportant un plan arrière représenté en figure 4a. Un transistor nMOS comporte une grille commune avec un transistor pMOS. Selon cet exemple, les trois grilles circonscrites dans la région dite de plan arrière peuvent être connectées à un même potentiel.
Plus précisément et comme illustré par l’ensemble des figures 4a à 4e, cet exemple de circuit comprend à la surface d’un substrat semiconducteur 100 :
- une couche enterrée 101 (qui peut être optionnelle) de semiconducteur dopé (pouvant par exemple avoir une épaisseur de l’ordre de 100 nm) ;
- un caisson 201 en matériau semi-conducteur dopé ;
- un plan arrière 200 en matériau semi-conducteur dopé, le dopage du caisson peut être opposé à celui du plan arrière, de manière à pouvoir isoler celui-ci électriquement par une diode polarisée en inverse (le taux de dopage peut par exemple être de l’ordre de 1016- 1018 at/cm 3 et pouvant présenter une épaisseur de l’ordre de 20 nm ;
- une couche de diélectrique pouvant être de l’oxyde enterrée 300, couramment dénommée BOX (et pouvant par exemple être d’épaisseur de 25nm) ;
- une couche dite active de matériau semiconducteur 400 depuis laquelle on réalise les Source et Drain pouvant présenter une épaisseur d’environ 7 nm avec généralement une couche supérieure 401 pouvant être de siliciuration (formation par exemple de NiSi) ;
- pour élaborer les grilles des transistors : un métal de grille 600 pouvant présenter une épaisseur d’environ 40 nm d’épaisseur, des oxydes de grille 501 et des espaceurs 502 ;
- des contacts de Source et de Drain 701 et 702 ;
- une couche d’arrêt de gravure (dénommée couramment « CESL >> pour «Contact Etch Stop Layer» 800 pour les contacts Source et Drain
- un diélectrique supérieur 900 pouvant être de l’oxyde.
L’ensemble des figures 4a (vue de dessus), 4b (vue en coupe a), 4c (vue en coupe b), 4d (vue en coupe 2 : les contacts 704 et 705 correspondent à des contacts simples : contacts de grille de transistors nMOS et pMOS dans une autre région que la région dite active 4e (vue en coupe 1) permettent de mettre en évidence le contact 703 partagé commun à la grille et au plan arrière. Ces figures montrent également et notamment la figure 4e, que le circuit intégré comprend une isolation peu profonde STh entre le transistor nMOS et le transistor pMOS réalisée entre les deux couches actives des transistors, au dessus d’une continuité du plan arrière.
Second exemple de circuit intégré selon l’invention :
Cet exemple de circuit intégré est proche du premier exemple précité et comprend en outre des isolations dites profondes STI2 (pouvant présenter une épaisseur supérieure ou égale à l’épaisseur de la couche de BOX + l’épaisseur du plan arrière) en périphérie du plan arrière comme illustré grâce aux figures 5a à 5e. Les mêmes références pour désigner les mêmes éléments sont repris identiques à ceux des figures 4a à 4e.
L’ensemble des figures 5a (vue de dessus), 5b (vue en coupe a), 5c (vue en coupe b), 5d (vue en coupe 2), 5e (vue en coupe 1) permettent de mettre en évidence le contact 703 partagé commun à la grille et au plan arrière. Ces figures montrent également et notamment les figures 5a et 5e, que le circuit intégré comprend une isolation peu profonde STh entre le transistor nMOS et le transistor pMOS réalisée entre les deux couches actives des transistors, au dessus d’une continuité du plan arrière, et une isolation profonde STI2 en périphérie. L’intérêt de cet exemple est que les plans arrière sont isolés latéralement par les STI2 profonds et non par des diodes (comme dans l’exemple précédent) ; ce qui améliore l’isolation et élargit les plages de polarisation possibles.
Premier exemple de procédé de fabrication d’un circuit selon un premier exemple de circuit de l’invention décrit précédemment :
Le procédé dont les principales étapes sont écrites ci-après présente une configuration illustrée notamment par les vues en coupe a et b, représentées en figure 6a, et reprenant les vues illustrées en figure 4b et en figure 4c.
On réalise de manière connue à partir d’un substrat en silicium :
- des isolations (STI ou mesa) illustrées en figure 6a ;
- des implantations de canal, de plan arrière 200 et de caisson 201 à la surface d’une couche 101 ;
- la structure de grille avec le métal 600 ;
- les sources et les drains dans les couches 401 ;
- les contacts de source 701 et de drain 702 sur la zone active ;
- le dépôt d’une couche de diélectrique 900.
On procède ensuite à la réalisation d’un dépôt de nitrure 801 et d’un dépôt d’oxyde 901, puis d’un dépôt de résine 1000 dans laquelle on réalise des motifs de gravure par des opérations de photolithographie comme illustré en figure 6b.
On procède ensuite à un nouveau dépôt de résine 1001 et à des opérations de gravure locales des couches 801 et 901 comme illustré en figure 6c.
On procède alors à une opération de gravure locale de la couche d’oxyde 900, située au dessus des grilles 600, comme illustré en figure 6d.
On procède ensuite à la gravure de la couche de nitrure 801, comme illustré en figure 6e.
On procède alors au retrait de la couche de résine 1001 par gravure, comme illustré en figure 6f.
On procède alors à une nouvelle opération de gravure locale de la couche de diélectrique supérieur 900 pour définir l’empreinte des contacts partagés comme illustré en figure 6g.
On procède ensuite à une opération de gravure locale de la couche de nitrure 800 au niveau des grilles, comme illustré en figure 6h. Il est à noter que l’épaisseur de la couche supérieure 801 de nitrure est supérieure à l’épaisseur de la couche inférieure 800 de nitrure.
On procède alors à la gravure également de la couche d’oxyde enterré BOX, 300 pour finaliser l’ouverture destinée à la réalisation du contact partagé, comme illustré en figure 6i. Il est repéré par une flèche, une zone de surgravure de l’oxyde au dessus des source/drain, cette surgravure étant à minimiser car néfaste.
On procède enfin à la réalisation des contacts partagés par remplissage des ouvertures par exemple par du tungstène, suivie d’une opération de type CMP (opération de polissage mécanique et chimique) pour finaliser lesdits contacts, comme illustré en figure 6j. On obtient ainsi les contacts de source et drain 701, 702 et les contacts partagés de grille et de plan arrière 703.
Second exemple de procédé de fabrication d’un circuit selon l’invention
Les premières étapes sont identiques aux premières étapes de procédé décrites dans le premier exemple de procédé, soit les étapes rappelées ci-après :
On réalise de manière connue à partir d’un substrat en silicium 100 :
- des isolations (STI ou mesa) ;
- des implantations de canal, de plan arrière 200 et de caisson 201, à la surface d’une couche 101 ;
- la structure de grille avec le métal 600.
Puis on procède au dépôt d’une couche de résine 1000, et à une opération de photo/gravure pour définir en amont des ouvertures destinées aux contacts partagés (grille/plan arrière), comme illustré en figure 7a, qui illustre les coupes a et b de la structure ici décrite.
On procède alors à une opération de gravure de la résine 1000, et à une opération par exemple de siliciuration 401 (formation par exemple de NiSi ) destinée à définir les contacts de source et de drain et des contacts intégrés 401c destinés à faire partie des contacts partagés, comme illustré en figure 7b.
On procède au dépôt de la couche d’arrêt à la gravure 800 pouvant être en nitrure (couche CESL), comme illustré en figure 7c.
On procède alors aux dépôts d’une couche de diélectrique 900, d’un couche supérieure pour définir un masque dur 801 pouvant être en nitrure, d’une couche supérieure 901 d’oxyde et d’une résine 1001 suivie d’une opération de gravure de la résine, comme illustré en figure 7d.
On procède ensuite à une opération de gravure des couches de nitrure 801 et d’oxyde 901, puis à la gravure de la résine 1001, à un nouveau dépôt de résine 1002 et à une gravure de cette nouvelle couche de résine comme illustré en figure 7e.
On procède alors à une opération de gravure dans la couche de diélectrique 900, pour réaliser une étape intermédiaire nécessaire pour définir des ouvertures supérieures destinées aux contacts partagés comme illustré en figure 7f.
On procède ensuite à une opération de gravure de la couche de supérieure de nitrure 801 comme illustré en figure 7g.
On procède alors à une nouvelle opération de gravure de la couche de résine 1002 comme illustré en figure 7h.
On procède ensuite à une opération de gravure locale de diélectrique 900 comme illustré en figure 7i.
On procède alors à une opération de retrait local de la première couche de nitrure 800 pour réaliser les ouvertures destinées à la réalisation des contacts partagés, comme illustré en figure 7j.
On procède alors à la réalisation des contacts drain/ source 701, 702 et des contacts partagés 703 (grille/plan arrière comprenant des éléments de connexion préalablement élaborés) en procédant au remplissage des ouvertures par un métal pouvant être du W, comme illustré en figure 7k.
Troisième exemple de circuit selon l’invention comprenant des lignes arrière enterrées et pouvant avantageusement être intégrées dans une architecture 3D :
Le circuit comprend un ensemble de lignes arrière 200, en regard des grilles partagées comme illustré grâce aux figures 8a à 8e qui montrent respectivement une vue de dessus, une coupe a, une coupe b, une coupe 2 et une coupe 1.
Les contacts 704 et 705 correspondent à des contacts simples : contacts de grille de transistors nMOS et pMOS dans une autre région que la région dite active. Les figures 8c (coupe b) et 8e (vue en coupe 1) permettent de mettre en évidence le contact 703 commun à la grille et au plan arrière. Ces figures montrent également et notamment la figure 8e, que le circuit intégré comprend une isolation peu profonde STh entre le transistor nMOS et le transistor pMOS réalisée entre les deux couches actives des transistors, au dessus d’une continuité du plan arrière.
Exemple de procédé de fabrication d’un circuit selon l’invention comportant des lignes arrière enterrées :
On peut également réaliser des lignes arrière enterrées dans un matériau semi-conducteur comme illustré sur les figures 9a à 9e.
A la surface d’un substrat 100, on réalise une couche enterrée 101 (qui peut être optionnelle) de semi-conducteur dopée et un caisson 201 en matériau semi-conducteur dopé et une couche d’oxyde enterrée BOX, 300 sous une couche fine de matériau semi-conducteur 400, comme illustré en figure 9a.
On vient déposer et graver une couche de résine 1000 destinée à réaliser un masque d’implantation, comme illustré en figure 9b.
On procède alors à une opération d’implantation afin de définir des lignes arrière localisées 200 comme illustré en figure 9c.
On peut alors procéder aux mêmes étapes que celles décrites par dans le premier procédé de fabrication du premier exemple de circuit de l’invention. On obtient ainsi des contacts partagés 703 qui viennent contacter les lignes arrière enterrées 200 comme illustré en figure 9d.
La figure 9e est une vue de dessus mettant en évidence l’ensemble des régions dites actives comprenant des contacts partagés avec des lignes arrière enterrées.
Le circuit de l’invention peut avantageusement comprendre une intégration 3D de plusieurs niveaux de transistors nMOS et pMOS avec des plans ou lignes arrières intégrés dans des diélectriques pouvant être des oxydes (et non intégrés dans des matériaux semi-conducteurs avec des dopages adaptés comme précédemment décrits).
Exemple de procédé de fabrication d’un circuit selon l’invention comportant des lignes arrière enterrées dans une architecture 3D :
On peut également réaliser des lignes arrière enterrées dans un matériau diélectrique comme illustré sur les figures 10a à 10e qui montrent différentes coupes d’exemples d’architecture 3D.
La figure 10a montre un premier exemple dans lequel un diélectrique 300 est situé en dessous de lignes arrière 200.
Dans cet exemple l’ensemble inférieur E.l. comporte des transistors nMOS et pMOS correspondant aux exemples décrits précédemment. Il est à noter qu’il peut y avoir une ou plusieurs lignes de métaux au niveau central intermédiaire, l’ensemble E.l. pourrait comprendre toute autre configuration.
Pour réaliser ce type de configuration, à la surface d’un matériau diélectrique 300 (recouvrant éventuellement des lignes métalliques d’interconnexion), on dépose un matériau semiconducteur dopé ou un métal. On vient déposer et graver une couche de résine destinée à réaliser un masque. On procède alors à une opération de gravure afin de définir des lignes arrière 200 localisées comme illustré en figure 10a.
De façon alternative, les lignes arrière peuvent être réalisées par un procédé damascène (connu en soi) qui consiste à réaliser des cavités dans le diélectrique, à déposer le métal de façon non sélective puis à réaliser une opération de planarisation mécano-chimique pour retirer le métal à l’extérieur des cavités. On peut ensuite déposer un diélectrique et une couche de semiconducteur (par exemple Si), par exemple par collage de plaque (wafer bonding), comme décrit dans l’intégration 3D-séquentiel (Brunet et al, VLSI’17).
On peut alors procéder aux mêmes étapes que celles décrites par dans le premier procédé de fabrication du premier exemple de circuit de l’invention. On obtient ainsi des contacts partagés 703 qui viennent contacter les lignes arrière enterrées 200.
Les figures 10b à 10e montrent différentes coupes a, b, 2 et 1 (relatives aux mêmes coupes que celles de l’ensemble des figures précédentes) d’un autre exemple de configuration 3D avec un plan arrière dans du diélectrique 300, la partie inférieure E.l. pouvant être identique à celle illustrée en figure 10a.

Claims (16)

  1. REVENDICATIONS
    1. Circuit intégré comprenant :
    - un substrat ;
    - une couche d’isolant enterré ;
    - au moins un transistor nMOS comprenant une couche de matériau semi-conducteur disposée au-dessus de ladite couche d’isolant enterré ;
    - au moins un transistor pMOS comprenant une couche de matériau semi-conducteur disposée au-dessus de ladite couche d’isolant enterré ;
    - au moins un plan arrière semi-conducteur pouvant être dopé ou métallique disposé au-dessus du substrat et en dessous de la couche d’isolant enterré, ledit plan enterré étant commun audit transistor nMOS et audit transistor pMOS ;
    - au moins un isolant de grille et une grille commune audit transistor nMOS et audit transistor pMOS et située au dessus du canal de ces transistors et en regard dudit plan arrière, la surface du plan arrière recouvrant au moins la surface de la grille en projection verticale ;
    - ledit transistor nMOS étant séparé dudit transistor pMOS par une isolation définie entre ladite couche de matériau semiconducteur dudit transistor nMOS et ladite couche de matériau semi-conducteur dudit transistor pMOS, ladite isolation étant située dans ladite couche d’isolant enterré et en contact avec ledit plan arrière ;
    - au moins un contact partagé contactant électriquement ladite grille commune et ledit plan arrière commun, ledit contact partagé traversant la couche d’isolant enterré ou ladite isolation.
  2. 2. Circuit intégré selon la revendication 1, dans lequel ledit contact partagé est situé entre ledit transistor nMOS et ledit transistor pMOS.
  3. 3. Circuit intégré selon l’une des revendications 1 ou 2, dans lequel le plan enterré est défini dans une région semiconductrice dopée dite caisson, de type opposé à celui dudit plan arrière, ledit plan arrière étant semi-conducteur dopé.
  4. 4. Circuit intégré selon l’une des revendications 1 à 3, comprenant plusieurs transistors nMOS, plusieurs transistors pMOS, des lignes arrière communes entre un transistor nMOS et un transistor pMOS, lesdites lignes arrière étant en regard desdites grilles communes et étant séparées par un diélectrique.
  5. 5. Circuit intégré selon l’une des revendications 1 à 4, dans lequel, le contact partagé comprend un contact intégré dans au moins ledit plan arrière ou des contacts intégrés dans lesdites lignes arrière, pouvant être en Tungsten ou en Cuivre.
  6. 6. Circuit intégré selon l’une des revendications 1 à 5, comprenant au moins une région d’isolation profonde présentant une limite inférieure plus basse que la limite basse dudit plan arrière en périphérie dudit plan arrière ou desdites lignes de arrière, la région située entre au moins le transistor nMOS et au moins le transistor pMOS présentant une région d’isolation peu profonde, avec une limite basse moins basse que la limite basse dudit plan arrière ou desdites lignes arrière.
  7. 7. Circuit intégré selon l’une des revendications 1 à 6, comprenant plusieurs transistors connectés à un même plan arrière.
  8. 8. Circuit intégré selon l’une des revendications 1 ou 7, comprenant un diélectrique pouvant être de l’oxyde, situé en dessous dudit plan arrière.
  9. 9. Circuit intégré selon la revendication 8, dans lequel ledit plan arrière recouvre l’ensemble de la grille supérieure et une partie de la source ou du drain.
  10. 10. Circuit intégré selon la revendication 8, comprenant au moins un niveau inférieur présentant au moins un transistor situé en dessous dudit diélectrique situé en dessous dudit plan arrière.
  11. 11. Procédé de fabrication d’un circuit intégré selon l’une des revendications 1 à 10, comprenant :
    - la réalisation des sources, drains et grilles d’un ou plusieurs transistors nMOS et d’un ou plusieurs transistors pMOS ;
    - la réalisation d’au moins un plan arrière ou de lignes arrière, enterré(es) au dessus du substrat ;
    - la réalisation des contacts de source et de drain d’au moins le transistor nMOS et d’au moins le transistor pMOS ;
    - la réalisation d’un ou plusieurs contact(s) partagé(s) pour contacter les grilles et le plan arrière ou les grilles et les lignes arrière.
  12. 12. Procédé de fabrication selon la revendication 11, dans lequel la réalisation des sources, drains et grilles des transistors est suivie :
    - du dépôt d’une couche d’arrêt à la gravure pour les contacts (couche CESL) pouvant être en nitrure à la surface desdits sources, drains et grilles, et d’une couche de diélectrique d’oxyde;
    - de la réalisation des contacts de source et de drain ;
    - des dépôts successifs d’au moins : une couche d’arrêt à la gravure pour les contacts (CESL) pouvant être de nitrure, d’une couche d’oxyde, d’une couche de résine ;
    - des opérations de gravure desdites couches déposées pour définir une ou des ouverture(s) de contact partagé débouchant sur au moins une partie desdites grilles et sur le plan arrière ou des ouvertures de contacts partagés débouchant sur au moins une partie desdites grilles et des lignes arrière ;
    - le remplissage de ladite ou desdites ouvertures par un au moins un matériau conducteur électrique pour définir ledit ou lesdits contact(s) partagé(s).
  13. 13. Procédé de fabrication d’un circuit intégré selon l’une des revendications 11 à 12, comprenant :
    - la réalisation des sources, drains et grilles des transistors nMOS et pMOS ;
    - la réalisation d’un ou des contact(s) intégrés audit plan arrière ou auxdites lignes arrière et d’une ou plusieurs ouvertures primaire(s) dans la couche d’isolant enterré au dessus dudit ou desdits contact(s) de plan arrière intégré(s) ;
    - le dépôt d’une couche (CESL) au dessus des sources, drains, grilles et dans ladite ouverture primaire ;
    - la réalisation des contacts source et drain ;
    - la réalisation du ou des contact(s) partagé(s) à la surface dudit ou desdits contact(s) intégrés.
  14. 14. Procédé de fabrication selon la revendication 13, comprenant les étapes suivantes :
    - des dépôts successifs d’au moins : une couche d’arrêt à la gravure pour les contacts (CESL) pouvant être de nitrure, d’une couche d’oxyde, d’une couche de résine ;
    - des opérations de gravure desdites couches déposées pour définir au moins une ouverture de contact partagé débouchant sur au moins une partie de ladite grille et sur le plan arrière ou des ouvertures de contact partagé débouchant sur les grilles et sur les lignes arrière ;
    - le remplissage de ladite ou desdites ouverture(s) par au moins un matériau conducteur électrique, pour définir le(s) contact(s) partagé(s).
  15. 15. Procédé de fabrication selon la revendication 14, comprenant :
    - la réalisation d’un plan arrière ou de lignes arrière par implantation au travers d’un masque à la surface des couches actives de matériau semi-conducteur des transistors nMOS et pMOS , suivie par les étapes de :
    - la réalisation des sources, drains et grilles d’au moins le transistor nMOS et d’au moins le transistor pMOS ;
    - la réalisation des contacts de source et de drain d’au moins le transistor nMOS et du transistor pMOS ;
    5 - la réalisation du contact(s) partagé(s) pour contacter la grille et le plan arrière ou les grilles et les lignes arrière.
  16. 16. Procédé de fabrication selon l’une des revendications 11 à 15, comprenant la réalisation d’une couche de diélectrique enterrée située en 10 dessous dudit plan arrière.
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