FR3081155A1 - Procede de fabrication d'un composant electronique a multiples ilots quantiques - Google Patents
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Abstract
L’invention concerne un procédé de fabrication d’un composant électronique (1) à multiples îlots quantiques, comprenant les étapes de : -fourniture d’un substrat (100) surmonté d’un nanofil (111) en matériau semi-conducteur non intentionnellement dopé, surmonté par au moins deux grilles de commande principales (112) de façon à former des qubits respectifs sous ces grilles de commande principales, lesdites deux grilles de commande principales étant séparées par une gorge (114), le sommet et les faces latérales des deux grilles de commande principales et le fond de la gorge étant recouverts par une couche de diélectrique (106) ; -dépôt d’un matériau conducteur : -dans ladite gorge (122) ; et -sur le sommet des deux grilles de commande principales ; -planarisation jusqu’à ladite couche de diélectrique au sommet des deux grilles de commande principales (112), de façon à obtenir un élément en matériau conducteur (122) auto-aligné entre lesdites grilles de commande principales. Figure à publier avec l’abrégé : Fig. 37
Description
PROCEDE DE FABRICATION D’UN COMPOSANT ELECTRONIQUE A MULTIPLES ILOTS QUANTIQUES
L’invention concerne le domaine de la spintronique, et notamment les composants électroniques à multiples boîtes, îlots ou bits quantiques couplés entre eux, ainsi que leurs procédés de fabrication.
L’électronique quantique fournit une base pour des améliorations de performances. Par analogie avec l’électronique classique, le bit quantique représente l’élément de base du calcul pour l’électronique quantique. En électronique classique, des calculs booléens sont réalisés à partir de bits présentant un état parmi deux possibles. Un bit quantique est une superposition des états propres |0> et |1>.
Les îlots quantiques servent d’éléments de base à l’électronique quantique. Les îlots quantiques utilisent des nanostructures de semi-conducteurs pour former des puits de potentiel pour confiner des électrons ou des trous dans les trois dimensions de l’espace. L’information quantique est alors codée dans des degrés de liberté purement quantiques : en l’occurrence le spin % de l’électron. Les boîtes quantiques visent à isoler un ou plusieurs porteurs de charge pour définir un qubit à partir de leur spin. En tirant parti des phénomènes quantiques de superposition et d’intrication, certains algorithmes permettent alors de bénéficier d’une amélioration polynomiale voire exponentielle du temps de calcul par rapport à leurs homologues basés sur la logique binaire. Selon une approche, des électrons sont confinés par effet de champ sous des grilles de transistors, et l’information est encodée dans le spin de ces électrons.
Pour réaliser des opérations logiques quantiques, il est important de pouvoir :
-manipuler l’état quantique des qubits ;
-détecter un changement des états quantiques des qubits ;
-faire communiquer les qubits entre eux via un couplage quantique ajustable ou modulable.
Pour faire communiquer des qubits adjacents avec un mécanisme de couplage ajustable, il est connu d’ajuster la barrière de potentiel Coulombien entre ces qubits adjacents.
Selon certaines conceptions, le contrôle d’un qubit est assuré par une grille primaire positionnée à la verticale du qubit, la modulation de la barrière de potentiel étant assurée par une grille secondaire positionnée à la verticale de l’espace entre deux qubits adjacents.
Afin d’assurer un couplage entre des qubits adjacents, il peut s’avérer important que ces qubits soient très proches, ce qui peut imposer un pas inférieur à 100nm entre les grilles primaires de ces qubits.
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Le placement d’une grille secondaire entre ces grilles primaires peut alors s’avérer problématique d’un point de vue industriel, la réalisation des grilles secondaires nécessitant une définition lithographique et une précision de gravure difficilement atteignables.
Le document « A two-qubit logic gate in silicon » de M. Veldhorst et al., Nature 526, 410-414, propose de contrôler le couplage entre deux qubits en disposant des grilles secondaires entre les grilles primaires des qubits. Une couche de diélectrique est préalablement formée sur les grilles primaires. Les grilles secondaires débordent latéralement sur la couche de diélectrique de ces grilles primaires et sont donc partiellement superposées sur les grilles primaires adjacentes. La couche diélectrique assure l’isolation électrique entre les grilles de commande et ces grilles supplémentaires.
Cette configuration permet de mettre en œuvre un procédé de fabrication avec des contraintes de contrôle dimensionnel réduites et avec une certaine tolérance au désalignement entre les grilles primaires et les grilles secondaires.
Cette configuration engendre toutefois un fort couplage capacitif entre les grilles primaires et secondaires qui altère le fonctionnement du composant à haute fréquence. Le procédé de fabrication correspondant induit en outre toujours d’importantes contraintes de contrôle dimensionnel, et d’importantes contraintes de tolérance au désalignement.
Dans une conception, on peut prévoir un certain nombre de qubits alignés en série entre deux électrodes disposées à deux extrémités d’un nanofil, et utilisées comme réservoirs de porteur. De tels réservoirs de porteurs sont éloignés des qubits médians. Le temps de chargement d’un qubit médian par une charge élémentaire peut s’avérer relativement long.
L’invention vise à résoudre un ou plusieurs de ces inconvénients. L’invention porte ainsi sur un procédé de fabrication d’un composant électronique à multiples îlots quantiques, comprenant les étapes de :
-fourniture d’un substrat surmonté d’un nanofil en matériau semi-conducteur non intentionnellement dopé, ledit nanofil étant surmonté par au moins deux grilles de commande principales de façon à former des qubits respectifs dans le nanofil sous ces grilles de commande principales, lesdites deux grilles de commande principales étant séparées par une gorge, le sommet et les faces latérales des deux grilles de commande principales et le fond de la gorge étant recouverts par une couche de diélectrique ;
-dépôt d’un matériau conducteur :
-dans ladite gorge ; et
-sur le sommet des deux grilles de commande principales ;
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-planarisation jusqu’à ladite couche de diélectrique au sommet des deux grilles de commande principales, de façon à obtenir un élément en matériau conducteur auto-aligné entre lesdites grilles de commande principales.
L’invention porte également sur les variantes suivantes. L’homme du métier comprendra que chacune des caractéristiques des variantes suivantes peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour autant constituer une généralisation intermédiaire.
Selon une variante, ledit élément en matériau conducteur obtenu est une grille de commande secondaire.
Selon encore une variante, le procédé comprend en outre la connexion de ladite grille de commande secondaire à une ligne d’interconnexion.
Selon une autre variante, ledit élément en matériau conducteur formé comporte une partie formant un contact par effet tunnel avec un réservoir de porteurs.
Selon encore une autre variante, lesdites deux grilles de commande principales fournies sont positionnées entre deux autres grilles de commande principales surmontant ledit nanofil de façon à former deux autres qubits respectifs dans le nanofil sous ces autres grilles de commande principales.
Selon une variante, le procédé de fabrication comprend une étape de formation d’un réservoir de porteurs en matériau semi-conducteur dopé en contact avec une extrémité dudit nanofil.
Selon une autre variante, la formation du réservoir de porteurs comprend une étape de croissance par épitaxie d’un élément en matériau semi-conducteur dopé.
Selon encore une variante, la formation du réservoir de porteurs comprend une étape d’implantation ionique dans une extrémité dudit nanofil.
Selon encore une autre variante, l’étape de formation d’un réservoir de porteurs en matériau semi-conducteur dopé inclut la formation d’un autre réservoir de porteurs en matériau semi-conducteur dopé en contact avec une autre extrémité dudit nanofil.
Selon une variante, lesdites grilles de commandes principales fournies sont décalées l’une par rapport à l’autre selon une direction longitudinale dudit nanofil.
Selon une autre variante, lesdites grilles de commande principales fournies sont décalées l’une par rapport à l’autre d’un pas compris entre 60 et 120nm.
Selon encore une variante, ladite étape de planarisation inclut le retrait du diélectrique sur le sommet desdites grilles de commande principales.
Selon encore une autre variante, le procédé comprend en outre un retrait partiel du matériau conducteur entre lesdites grilles de commande principales, de
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Selon une autre variante, ledit élément conducteur formé est exempt de superposition sur lesdites grilles de commande principales.
Selon encore une variante, ledit substrat fourni est de type Silicium sur isolant et comporte une couche d’isolant enterrée séparant le nanofil d’une partie en matériau semi-conducteur du substrat, le procédé comprenant une étape de dopage du matériau semi-conducteur sous ladite couche d’isolant enterrée à la verticale de ladite gorge.
D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels :
-les figures 1 à 38 illustrent des vues en coupe et de dessus d’un composant à qubits à différentes étapes d’un mode de réalisation d’un procédé de fabrication selon l’invention ;
-la figure 39 à 82 illustrent des vues en coupe et de dessus d’un composant à qubits à différentes étapes d’un mode de réalisation d’un procédé de fabrication selon un autre aspect de l’invention ;
-la figure 83 est un diagramme récapitulant les étapes mises en œuvre dans le mode de réalisation du procédé illustré aux figures 1 à 38;
-la figure 84 est un diagramme récapitulant les étapes mises en œuvre dans le mode de réalisation du procédé illustré aux figures 39 à 82 ;
-la figure 85 illustre une vue en coupe d’une variante appliquée au deuxième aspect de l’invention.
Les figures 1 à 38 illustrent des vues en coupe et de dessus d’un composant à qubits à différentes étapes d’un mode de réalisation d’un procédé de fabrication selon l’invention. La figure 81 est un diagramme récapitulant les étapes mises en œuvre dans ce procédé. Le descriptif des étapes 901 à 908 est fourni à titre illustratif mais ces étapes sont connues en soi de l’homme du métier et peuvent être réalisées différemment.
Aux figures 1 et 2, l’étape 901 est mise en œuvre. On fournit ici au préalable un substrat de type silicium sur isolant. Une couche de silicium 101 (par exemple du silicium non intentionnellement dopé) est ainsi disposée sur une couche d’isolant 100 de diélectrique, typiquement en S1O2. L’invention peut bien entendu également s’appliquer à un substrat massif ou à un substrat disposant d’une isolation à tranchées d’isolation peu profondes.
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À l’étape 902, une gravure de la couche de silicium 101 est mise en œuvre pour former un nanofil 111, comme illustré aux figures 3 et 4. La gravure est par exemple de type mesa.
À l’étape 903, une couche de diélectrique 102 est formée pour encapsuler le nanofil 111, comme illustré aux figures 5 et 6. La couche diélectrique 102 peut par exemple être formée par oxydation thermique de la surface du nanofil 111, ou par dépôt d’une couche de diélectrique.
À l’étape 904, une couche de conducteur de grille 103 est formée pleine plaque, comme illustré aux figures 7 et 8. La couche 103 peut par exemple être en polysilicium fortement dopé, en métal, ou inclure un empilement de polysilicium, de métal de grille et de diélectrique.
À l’étape 905, on met avantageusement en œuvre une étape de planarisation, comme illustré aux figures 9 et 10. Une telle planarisation peut par exemple être mise en œuvre par polissage mécanochimique.
À l’étape 906, on met en œuvre une étape de formation d’un masque dur, comme illustré aux figures 11 et 12. Le masque dur comprend ici avantageusement une superposition d’une couche de nitrure 104 et d’une couche de S1O2 105. Le masque dur est dimensionné de façon à pouvoir résister à une gravure telle que définie à l’étape 907.
À l’étape 907, on met en œuvre une étape de gravure de façon à définir la forme de grilles principales 112, comme illustré aux figures 13 et 14. Les grilles principales 112 sont par exemple définies avec un pas de gravure de 90 nm, par exemple par un procédé de photolithographie en ultraviolet profond par immersion. La gravure est par exemple de type anisotrope. Des gorges sont formées entre les grilles principales 112 et présentent typiquement une largeur comprise entre 40 et 60nm avec une couche 101 en Silicium, ou une largeur comprise entre 50 et 100 nm avec une couche 101 en GaAs.
À l’étape 908, une couche de diélectrique 106 est formée, typiquement pleine plaque, pour encapsuler les grilles principales 112 et le nanofil 111, comme illustré aux figures 15 et 16. La couche diélectrique 106 peut par exemple inclure une couche de nitrure de Silicium pour une fonction d’arrêt lors d’une gravure ultérieure. La couche diélectrique 106 peut également comporter une couche inférieure en oxyde de Silicium pour favoriser la qualité de l’interface. La couche 106 est destinée à former une séparation entre les grilles principales 112 et des grilles secondaires détaillées ultérieurement. La couche 106 est formée de façon à conserver des gorges 114 entre des grilles principales successives 112. La couche 106 présente typiquement une épaisseur comprise entre 5 et 15 nm.
À l’étape 909, selon une variante du procédé de fabrication, on met en œuvre une étape de formation d’un masque 107 définissant des ouvertures 113
ICG011267-DD18662 FR Depot Texte.docx pour la formation des réservoirs de porteurs, comme illustré aux figures 17 et 18. La couche 106 est découverte de part et d’autre des extrémités du nanofil 111.
A l’étape 910, on retire la couche de diélectrique 106 au fond des ouvertures 113, comme illustré aux figures 19 et 20, afin de pouvoir réaliser un dépôt par épitaxie dopée in situ de réservoirs de porteurs selon une variante du procédé de fabrication. Ce retrait peut par exemple être mis en œuvre par une gravure anisotrope appropriée.
A l’étape 911, on forme des zones de réservoirs de porteurs 115 et 116 de part et d’autre du nanofil 111, comme illustré aux figures 21 et 22. Les réservoirs de porteurs 115 et 116 sont ici formés par épitaxie sélective d’un matériau semiconducteur dopé, à partir des extrémités du nanofil 111. Le masque 107 est retiré pour découvrir la partie résiduelle de la couche de diélectrique 106.
Selon un autre mode de réalisation, on peut également envisager de réaliser un dopage par implantation ionique dans les ouvertures 113, à l’issue de l’étape 909, afin de réaliser des réservoirs de porteurs aux extrémités du nanofil
111.
A l’étape 912, on réalise une encapsulation par dépôt d’une couche de diélectrique 108. On réalise ici en outre un polissage mécanochimique avec arrêt sur la couche 106 au-dessus des grilles principales 112, ou avec arrêt sur la couche 104, comme illustré aux figures 23 et 24. Les gorges entre les grilles principales 112 sont remplies par le diélectrique 108.
Du fait de l’étape antérieure de planarisation, on a ici facilité la réalisation d’un polissage mécanochimique avec arrêt sur le haut des grilles principales 112.
A l’étape 913, on met en œuvre une étape de formation d’un masque 109 définissant une ouverture 117 pour la formation de grille secondaires auto alignées, comme illustré aux figures 25 et 26. L’ouverture 117 forme un accès aux grilles principales et à la couche 108 jusqu’en bordure des réservoirs de porteurs 115 et 116. La couche 109 couvre la verticale des réservoirs de porteurs 115 et 116. L’ouverture 117 peut être alignée sur les extrémités longitudinales des grilles principales 112. L’ouverture 117 peut cependant également définir un décalage avec les extrémités des grilles principales 112, de sorte que ces extrémités soient recouvertes par la couche 109.
A l’étape 914, on met en œuvre une étape de retrait du diélectrique 108 suivant le motif de l’ouverture 117, comme illustré aux figures 27 et 28.
A l’étape 915, on met en œuvre une étape de formation d’un masque 121 définissant des ouvertures 118, comme illustré aux figures 29 et 30, pour la formation de contacts d’accès aux réservoirs de porteurs 115 et 116. Les ouvertures 118 sont formées pour découvrir la couche 108 à la verticale des réservoirs de porteurs 115 et 116. En fonction de la résistance de la couche de
ICG011267-DD18662 FR Depot Texte.docx diélectrique 108, la formation des ouvertures 118 peut être réalisée simultanément à l’étape 913.
A l’étape 916, on met en œuvre une étape de gravure anisotrope de la couche 108 dans les ouvertures 118, de façon à découvrir une partie des réservoirs de porteurs 115 et 116. Comme illustré aux figures 31 et 32, on retire ensuite le masque 121. Des gorges 119 sont dégagées entre les grilles principales successives 112.
A l’étape 917, on met en œuvre une étape de métallisation, de façon à remplir les ouvertures 118 et les gorges 119. On met ensuite en œuvre une étape de mécanopolissage. On forme ainsi un contact 125 pour le réservoir de charge 115, un contact 126 pour le réservoir de charge 116 et des grilles secondaires 122 (aussi désignées par le terme J-Gates dans la littérature, la lettre J faisant référence à l’interaction d’échange entre les qubits définis sous les grilles primaires) entre les grilles principales 112, comme illustré aux figures 33 et 34. Les grilles secondaires 122 s’étendent à la verticale d’une région de couplage du nanofil 111. Les grilles principales 112 sont isolées des grilles secondaires 122 par la couche de diélectrique 102. On dispose ainsi de grilles principales 112 et de grilles secondaires 122 s’étendant en travers du nanofil 111. Les grilles secondaires 122 peuvent ainsi être formées avec un couplage capacitif réduit avec les grilles principales 112, du fait de l’absence de superposition des grilles secondaires 122 sur ces grilles principales 112. Par ailleurs, de telles grilles secondaires 122 peuvent être formées sans induire d’augmentation du pas de gravure des grilles principales 112, les grilles secondaires 122 étant ici auto alignées avec les grilles principales 112.
Dans l’exemple illustré, l’étape de mécanopolissage est réalisée avec arrêt sur la couche 103 des grilles principales 112. On peut également envisager de réaliser une étape de mécanopolissage avec arrêt sur la couche 108 présente sur les grilles principales 112.
A l’étape 918, on met avantageusement en œuvre une étape de retrait partiel du métal des grilles secondaires 122, comme illustré aux figures 35 et 36. Un tel retrait peut par exemple être mis en œuvre par gravure partielle sélective. Une telle gravure partielle sélective est mise en œuvre soit du fait de matériaux différents pour les grilles secondaires 122 et la couche 103, soit du fait du maintien de la couche 108 au-dessus des grilles principales 112.
En réduisant ainsi la hauteur des grilles secondaires 122 par rapport aux grilles principales 112, on peut réduire le couplage capacitif entre les grilles secondaires 122 et les grilles principales 112.
A l’étape 919, on met avantageusement en œuvre des étapes successives de :
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-formation d’une couche diélectrique 128 de passivation, typiquement pleine plaque. La couche 128 est par exemple en SiN ;
-formation d’une couche diélectrique 127 d’encapsulation, typiquement pleine plaque. La couche de diélectrique 127 est par exemple en S1O2 ;
-gravure et métallisation, en vue de former des vias jusqu’en contact respectivement avec les contacts 125 et 126, les grilles principales 112 et les grilles secondaires 122. En particulier, des vias 135 et 136 sont formés jusqu’en contact respectivement avec les contacts 125 et 126 des réservoirs de porteurs 115 et 116, comme illustré aux figures 37 et 38 ;
-formation de lignes d’interconnexion 140 à 148 en contact avec des vias respectifs. Des lignes d’interconnexion 145 et 146 sont en contact respectivement avec les vias 135 et 136. Les lignes d’interconnexion 143, 144,147, et 148 sont en contact avec des vias connectés à des grilles de commande secondaires 122. Les lignes d’interconnexion 140 à 142 sont en contact avec des vias connectés à des grilles de commande principales 112.
La configuration illustrée montre que les différentes lignes d’interconnexion 140 à 148 permettent d’obtenir des contacts individuels pour chacun des réservoirs de porteurs et chacune des grilles de commande, tout en étant compatible avec un pas de gravure très réduit.
Le procédé de fabrication selon l’invention permet ainsi d’obtenir un composant électronique 1 à multiples îlots quantiques incluant des grilles de commande secondaires, avec une densité d’intégration optimale, tout en limitant l’amplitude des capacités parasites.
Aux figures 39 et 40, l’étape 921 est mise en œuvre. On fournit ici au préalable un substrat de type silicium sur isolant. Une couche de silicium 101 (par exemple du silicium non intentionnellement dopé) est ainsi disposée sur une couche d’isolant 100 de diélectrique, typiquement en SiO2. L’invention peut bien entendu également s’appliquer à un substrat massif ou à un substrat disposant d’une isolation à tranchées d’isolation isolation profonde.
À l’étape 922, on met en œuvre une étape de formation d’un masque dur 151, comme illustré aux figures 41 et 42. Le masque dur 151 est ici par exemple en SiN. Le masque dur 151 présente une épaisseur adaptée en fonction de la largeur souhaitée pour des pistes d’injection de porteurs détaillées ultérieurement.
A l’étape 923, on met en œuvre la formation d’un masque pour définir des zones d’active et faciliter une suppression du court-circuitage entre les grilles de commande, comme illustré aux figures 43 et 44. Le masque formé est défini par photolithographie. Le masque formé comporte notamment des bandes 152, 153 et 154 parallèles et orientées selon une première direction. Les bandes 152, 153
ICG011267-DD18662 FR Depot Texte.docx et 154 présentent ici une largeur de 80 nm. Le masque formé comporte également deux bandes 155 et 156 espacées l’une de l’autre selon la première direction (de façon générale, pour un nombre n de grilles primaires, on disposera d’un nombre n-1 de grilles secondaires). Les bandes 155 et 156 sont espacées par exemple d’un pas de gravure de 90 nm. Les bandes 155 et 156 s’étendent selon une deuxième direction, perpendiculairement aux bandes 152 et 153. Les bandes 155 et 156 s’étendent de la bande 152 jusqu’à la bande 153. Les bandes 155 et 156 présentent ici une largeur de typiquement comprise entre 20 et 30 nm.
A l’étape 924, on réalise la gravure de la couche de Silicium 101 et de la couche de masque dur 151, selon le motif du masque défini à l’étape 923. La couche 101 et la couche de masque dur 151 sont par exemple gravées selon une gravure anisotrope. Après gravure, le masque dur comporte des bandes 162, 163 et 164 parallèles et orientées selon la première direction, et correspondant aux motifs des bandes 152, 153 et 154 respectivement. Le masque formé comporte également deux bandes 165 et 166 espacées l’une de l’autre selon la première direction, et correspondant aux motifs des bandes 155 et 156. Les bandes 165 et 166 s’étendent selon la deuxième direction, perpendiculairement aux bandes 162 et 163. Les bandes 165 et 166 s’étendent de la bande 162 jusqu’à la bande 163. Des bandes 172 à 176 (détaillées par la suite) sont formées dans une couche résiduelle de Silicium 171, selon le même motif que les bandes 162 à 166 respectivement. Comme illustré aux figures 45 et 46, le masque défini à l’étape 923 est retiré.
A l’étape 925, on met en œuvre une étape de gravure isotrope, comme illustré aux figures 47 et 48. L’étape de gravure isotrope est réalisée de façon à conserver une partie des bandes de masque dur 162, 163 et 164 et de façon à découvrir une partie de bandes de Silicium 172, 173 et 174. Les bandes de masque dur 165 et 166 sont retirées pour découvrir les bandes de Silicium 175 et 176. La gravure a retiré une largeur de 20 nm de masque dur depuis les bords. Une telle gravure a permis de définir des saillies 167 de masque dur en vis-à-vis des bandes 175 et 176. Ces saillies 167 sont pointues et permettent de faciliter l’injection de porteurs dans les qubits, à l’issue du procédé de fabrication. L’étape de gravure permet en outre ultérieurement de disposer d’une séparation entre les grilles de commande.
La bande 174 vise à permettre la suppression du court-circuit entre les grilles supérieures. La bande 172 vise à former un nanofil dans lequel sont formés les qubits.
À l’étape 926, une couche de diélectrique 157 est formée pour encapsuler les bandes 172 à 176 de la couche de Silicium, comme illustré aux figures 49 et 50. La couche diélectrique 157 peut par exemple être formée par oxydation
ICG011267-DD18662 FR Depot Texte.docx thermique de la surface des bandes de silicium, ou par dépôt d’une couche de diélectrique.
A l’étape 927, une couche de conducteur de grille 129 est déposée. La couche 129 est ici en Polysilicium dopé. Une étape de planarisation est ensuite mise en œuvre avec arrêt sur le masque dur, comme illustré aux figures 51 et 52. La planarisation est par exemple mise en œuvre par mécanopolissage.
A l’étape 928, une couche de masque dur de grille 130 est formée, comme illustré aux figures 53 et 54. Le masque dur 130 est par exemple formé en SiN. La couche 130 déposée peut avantageusement présenter une épaisseur de 10nm maximum, pour faciliter une suppression du court-circuit et d’obtenir différents types de grilles de commande d’une même épaisseur.
A l’étape 929, on met en œuvre une étape de formation d’un masque 131 par photolithographie, comme illustré aux figures 55 et 56. Le masque 131 définit la forme des grilles principales. Le pas de gravure entre les réservoirs de porteurs intercalaires en cours de définition est par exemple de 90 nm, par exemple par un procédé d’immersion par photolithographie en ultraviolet profond.
A l’étape 930, on met en œuvre une étape de gravure de la couche 130, selon le motif du masque 131. La gravure est interrompue sur la couche de polysicilicium 129. La gravure est ici de type anisotrope. Des gorges 132 sont ménagées entre des bandes du motif du masque 131, comme illustré aux figures 57 et 58. Une partie de la couche de masque dur 130 est conservée à la verticale de la couche de Silicium 101. Pour faciliter un arrêt de gravure dans une partie intermédiaire de la couche de masque dur 130, une fine couche en un autre matériau est avantageusement interposée entre le masque dur 151 et la couche de masque dur 130.
A l’étape 931, on met en œuvre une gravure de définition des empilements des grilles principales, selon les motifs du masque 131. Une gravure anisotrope de la couche de polysilicium, de la couche de masque dur 130 et de la couche de diélectrique 157 est mise en œuvre de façon à découvrir le substrat 100 et la couche résiduelle de Silicium 171. La couche résiduelle de Silicium 17 est notamment découverte au niveau des gorges 132 entre les empilements de grille 112.
Le masque est retiré à l’issue de l’étape 931, comme illustré aux figures 59 à 61. La configuration à l’issue de cette étape est illustrée selon deux plans de coupe différents, représentés en trait discontinu. La figure 60 est une vue en coupe au niveau des empilements de grille 112. En pratique des empilements inférieurs de grilles principales et des empilements supérieurs de grilles principales sont ménagés de part et d’autre de la bande 162 de masque dur. Les grilles principales supérieures visent ici par exemple à réaliser l’écriture des
ICG011267-DD18662 FR Depot Texte.docx qubits. Les grilles principales inférieures visent ici par exemple à réaliser la lecture des qubits.
A l’étape 932, on met en œuvre une étape de formation d’une couche de diélectrique 133, comme illustré aux figures 62 et 63. La couche 133 est par exemple réalisée par un dépôt conforme de S1O2. Cette couche de diélectrique 133 est ultérieurement destinée à former une isolation électrique entre les grilles de commande principales et des conducteurs intercalaires de porteurs en partie inférieure, et destinée à former une isolation électrique entre les grilles de commande principales et les grilles secondaires en partie supérieure. La couche de diélectrique 133 est notamment formée dans le fond et sur les faces latérales des gorges 132. L’épaisseur de la couche 133 définit la largeur résiduelle dans les gorges 132, et par conséquent la largeur des conducteurs intercalaires de porteurs formés ultérieurement.
A l’étape 933, on met en œuvre une étape de formation d’une couche de matériau conducteur ou de matériau semi-conducteur fortement dopé 134 pour former des Grilles à effet de champ. La bande 173 contient des impuretés (par dopage) qui peuvent générer des porteurs libres. Les conducteurs intercalaires sont destinés à amener les porteurs par effet de champ près de l’entrée des boîtes quantiques qui définissent les qubits. Une couche 134 conductrice à basse température permet de rendre Grille à effet de champ polarisable.
On a ici réalisé un dépôt conforme pleine plaque de la couche 134, comme illustré aux figures 64 et 65. La couche 134 est par exemple en Polysilicium dopé. La couche 134 formée remplit notamment les gorges 132 entre les empilements des grilles de commande principales. La couche 134 s’étend partiellement à la verticale d’une région de couplage de la bande 172.
A l’étape 934, on met en place une gravure partielle de la couche 134. La gravure partielle est par exemple une gravure isotrope de la couche 134, avec arrêt sur la couche 133. Comme illustré aux figures 66 et 67, des conducteurs intercalaires de porteurs 120 en polysilicium dopé sont formés entre les empilements de grilles de commande 112. Des espaceurs 139 en polysilicium dopé sont également formés sur le côté des empilements de grille de commande d’extrémité. L’épaisseur de la couche 134 est par exemple au moins égale à la moitié de l’espace entre les grilles principales (du niveau 131).
L’arrêt de gravure sur la couche 133 à la verticale des bandes 163 et 164 permet d’isoler électriquement les conducteurs intercalaires de porteurs 120 les uns des autres au niveau de leurs extrémités. On pourrait également envisager une étape de gravure des extrémités des conducteurs intercalaires de porteurs 120, si le procédé de fabrication ne met pas en œuvre la formation de telles bandes 163 et 164.
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A l’étape 935, on met en œuvre une étape de retrait de la face supérieure de la couche 133, comme illustré aux figures 68 et 69. La face supérieure des empilements de grille, de la couche de Silicium résiduelle 171 et du substrat 100 est alors découverte. La couche 133 est conservée entre les conducteurs intercalaires de porteurs 120 et les empilements de grille 112. Le retrait de la face supérieure de la couche 133 est par exemple mis en œuvre par une gravure isotrope.
A l’étape 936, on met en forme un masque 180 comportant des ouvertures 181, comme illustré aux figures 70 et 71. Les ouvertures 181 découvrent notamment les bandes 163 et 163 et 164, ainsi que les extrémités de la bande 162 de masque dur. Le masque 180 est par exemple formé par photolithographie.
A l’étape 937, on met en œuvre un retrait du masque dur apparaissant dans les ouvertures 181, comme illustré aux figures 72 et 73. On procède ainsi au retrait des bandes 163 et 164 ainsi qu’au retrait des extrémités longitudinales de la bande 162. Un tel retrait est par exemple effectué par une gravure anisotrope. On découvre ainsi la couche de Silicium résiduelle 171 au niveau des bandes 173 et 174, et au niveau des extrémités longitudinales de la bande 172.
A l’étape 938, on met en œuvre un dopage auto-aligné dans la couche résiduelle de Silicium 171, au niveau de l’ouverture 181, comme illustré aux figures 74 à 76. On forme ainsi des réservoirs de porteurs 185 et 186 au niveau des extrémités longitudinales de la bande 172. On forme également des réservoirs de porteurs 183 et 184 dans les bandes 173 et 174 respectivement. Le masque 180 est retiré à l’issue de l’étape de dopage.
A l’étape 939, on met en œuvre une étape de retrait de la couche de masque dur 130, comme illustré aux figures 77 et 78. On découvre notamment la couche 129 des empilements 112, ainsi que les conducteurs intercalaires de porteurs 120.
A l’étape 940, on forme une couche de passivation 187, par exemple en SiN. Cette couche 187 sert également d’arrêt de gravure contact, qui permet de graver en une fois les contacts sur les Grilles et sur les réservoirs de porteurs (la sélectivité du SiO2 par rapport au SiN encaisse la hauteur de marche).
La couche de passivation 187 est recouverte d’une couche d’encapsulation
188, par exemple en SiO2. La couche 188 fait ensuite l’objet d’une planarisation, par exemple par une étape de mécanopolissage. On obtient alors la configuration illustrée à la figure 79.
A l’étape 941, on forme un masque 189 sur la couche 188, par exemple par photolithographie. Le masque 189 ménage des ouvertures soit à la verticales de conducteurs de porteurs 120, soit à la verticale de grilles de commande 112. La couche 188 et la couche 187 sont alors gravées selon le motif de la couche
189. On dispose alors d’accès respectifs aux différents conducteurs de porteurs
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120 ou aux grilles de commande 112, ou aux réservoirs de porteurs 183 à 186. On obtient alors la configuration illustrée à la figure 80.
A l’étape 942, on forme des vias 190 de façon connue en soi à travers la couche 188, dans les accès ménagés précédemment. Chacune des grilles de commande 112, chacun des conducteurs de porteurs 120 et chacun des réservoirs de porteurs 183 à 186 dispose ainsi d’un via respectif de connexion électrique.
Le réservoir de porteurs 183 peut fournir des porteurs par effet tunnel aux conducteurs de porteurs 120. Ces conducteurs de porteurs 120 s’étendant jusqu’à la bande 172, ils permettent chacun d’amener des porteurs à des qubits respectifs ménagés dans cette bande 172. Des porteurs peuvent ainsi être aisément être amenés même pour des qubits dans une partie médiane de la bande 172, et séparés des réservoirs de porteurs 185 et 186 par d’autres qubits. Une telle configuration est en outre ici obtenue sans affecter la densité d’intégration, et en limitant l’apparition de capacités parasites.
On obtient donc un composant électronique 1 à multiples îlots quantiques avec des réservoirs de porteurs permettant d’injecter des porteurs au plus près des qubits. Cet aspect de l’invention s’avère particulièrement avantageux lorsqu’au moins trois qubits sont espacés les uns des autres le long d’un nanofil. En effet, il est ainsi possible d’injecter aisément des porteurs même pour des qubits distants de réservoirs de porteurs disposés aux extrémités de ce nanofil.
Le procédé de fabrication d’un composant électronique 1 à multiples îlots quantiques décrit en référence aux figures 1 à 38 vise à former des grilles secondaires intercalées entre les grilles de commande principales. On peut cependant également envisager d’utiliser un tel procédé pour former des conducteurs de porteurs intercalés entre les grilles de commande principales. Pour cela, on peut envisager de former une zone d’accumulation par effet de champ, attirant les porteurs du réservoir décalé. Une Grille crée par effet de champ une zone d’accumulation qui attire les porteurs du réservoir décalé.
On peut par exemple envisager de former un élément 122 s’étendant à la verticale d’un réservoir de porteurs, et séparé de ce réservoir de porteurs par une fine couche de diélectrique, par exemple une épaisseur de 5nm ou de 10 nm de diélectrique.
On peut ainsi favoriser l’injection de porteurs pour des qubits éloignés des réservoirs de porteurs 115 et 116, sans affecter la densité d’intégration et sans induire de capacités parasites excessives. On peut notamment réaliser des grilles de commande 112 et des éléments 120 présentant chacun une longueur (dimension prise selon la direction longitudinale de la bande 172) comprise entre 30 et 50nm, par exemple de 40 nm.
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On constate à la figure 82 de cet exemple que chacun des réservoirs de porteurs et chacune des grilles de commande peut disposer d’un contact dédié.
Pour les différents aspects de l’invention, en utilisant un substrat 100 de type Silicium sur isolant, on forme avantageusement une grille arrière sous la couche d’isolant du substrat, à la verticale d’une région de couplage du nanofil ou de l’élément semi-conducteur utilisé pour la formation des qubits. La figure 85 illustre une configuration dans laquelle des grilles de commande arrière 199 sont formées à la verticale des éléments en matériau conducteurs 120 et d’une région de couplage de la bande de matériau semi-conducteur 172. Les grilles de commande arrière sont formées par dopage dans une couche de matériau semiconducteur (typiquement de type non intentionnellement dopé) 110. La couche de matériau semi-conducteur 110 est disposée sous une couche d’isolant 100. La couche d’isolant 100 présente avantageusement une épaisseur comprise entre 10 et 50 nm. Une grille arrière 199 est par exemple formée par dopage du semi-conducteur sous cette couche d’isolant 100, avec un dopage avantageusement au moins égal à 1019 cm’3. Le dopage des grilles arrière 199 peut par exemple être réalisé par implantation ionique, par exemple avant une étape de dépôt d’une couche de semi-conducteur 101 sur la couche d’isolant 100.
La communication entre deux qubits adjacents étant assurée par la région de couplage entre eux, une grille arrière de commande 199 permet d’ajuster le couplage quantique entre les régions de confinement des qubits. La grille arrière 199 permet notamment de régler le degré de couplage entre les deux qubits adjacents via l’ajustement de la barrière tunnel qui les sépare. Suivant la polarité appliquée sur la grille arrière 199, la barrière tunnel peut être réduite (couplage fort) ou augmentée (couplage faible, confinement élevé), avec un couplage minimal vis-à-vis des autres jonctions tunnel ou des grilles de commande principales des qubits.
La grille de commande arrière 199 est avantageusement connectée à un circuit de commande (non illustré) configuré pour appliquer une polarisation électrique sur celle-ci.
La variante illustrée à la figure 85 est ici représentée dans son application au deuxième aspect de l’invention. On peut cependant également envisager de l’appliquer au premier aspect de l’invention, en disposant des grilles de commande arrière à la verticale des grilles de commande secondaires.
Claims (15)
- REVENDICATIONS1. Procédé de fabrication d’un composant électronique (1) à multiples îlots quantiques, comprenant les étapes de :-fourniture d’un substrat (100) surmonté d’un nanofil (111) en matériau semiconducteur non intentionnellement dopé, ledit nanofil étant surmonté par au moins deux grilles de commande principales (112) de façon à former des qubits respectifs dans le nanofil (111) sous ces grilles de commande principales, lesdites deux grilles de commande principales étant séparées par une gorge (114), le sommet et les faces latérales des deux grilles de commande principales et le fond de la gorge étant recouverts par une couche de diélectrique (106) ;-dépôt d’un matériau conducteur :-dans ladite gorge (122) ; et-sur le sommet des deux grilles de commande principales ;-planarisation jusqu’à ladite couche de diélectrique au sommet des deux grilles de commande principales (112), de façon à obtenir un élément en matériau conducteur (122) auto-aligné entre lesdites grilles de commande principales.
- 2. Procédé de fabrication d’un composant électronique (1 ) selon la revendication1, dans lequel ledit élément en matériau conducteur obtenu est une grille de commande secondaire (122).
- 3. Procédé de fabrication d’un composant électronique (1 ) selon la revendication2, comprenant en outre la connexion de ladite grille de commande secondaire à une ligne d’interconnexion.
- 4. Procédé de fabrication d’un composant électronique (1 ) selon la revendication 1, dans lequel ledit élément en matériau conducteur (120) formé comporte une partie formant un contact par effet tunnel avec un réservoir de porteurs (173).
- 5. Procédé de fabrication d’un composant électronique (1 ) selon la revendication 4, dans lequel lesdites deux grilles de commande principales fournies sont positionnées entre deux autres grilles de commande principales surmontant ledit nanofil (111) de façon à former deux autres qubits respectifs dans le nanofil (111) sous ces autres grilles de commande principales.
- 6. Procédé de fabrication d’un composant électronique selon l'une quelconque des revendications précédentes, comprenant une étape de formation d’un réservoir de porteurs (115, 116) en matériau semi-conducteur dopé en contact avec une extrémité dudit nanofil (111).ICG011267-DD18662 FR Depot Texte.docx
- 7. Procédé de fabrication d’un composant électronique selon la revendication 6, dans lequel la formation du réservoir de porteurs (115, 116) comprend une étape de croissance par épitaxie d’un élément en matériau semi-conducteur dopé.
- 8. Procédé de fabrication d’un composant électronique selon la revendication 6, dans lequel la formation du réservoir de porteurs (115, 116) comprend une étape d’implantation ionique dans une extrémité dudit nanofil.
- 9. Procédé de fabrication d’un composant électronique selon l’une quelconque des revendications 6 à 8, dans lequel l’étape de formation d’un réservoir de porteurs en matériau semi-conducteur dopé inclut la formation d’un autre réservoir de porteurs en matériau semi-conducteur dopé en contact avec une autre extrémité dudit nanofil (111).
- 10. Procédé de fabrication d’un composant électronique selon l'une quelconque des revendications précédentes, dans lequel lesdites grilles de commandes principales (112) fournies sont décalées l’une par rapport à l’autre selon une direction longitudinale dudit nanofil.
- 11. Procédé de fabrication d’un composant électronique selon la revendication 10, dans lequel lesdites grilles de commande principales (112) fournies sont décalées l’une par rapport à l’autre d’un pas compris entre 60 et 120nm.
- 12. Procédé de fabrication d’un composant électronique selon l'une quelconque des revendications précédentes, dans lequel ladite étape de planarisation inclut le retrait du diélectrique sur le sommet desdites grilles de commande principales (112).
- 13. Procédé de fabrication d’un composant électronique selon l'une quelconque des revendications précédentes, comprenant en outre un retrait partiel du matériau conducteur entre lesdites grilles de commande principales, de sorte que le sommet dudit élément conducteur formé soit plus bas que le sommet des grilles de commande principales (112).
- 14. Procédé de fabrication d’un composant électronique selon l'une quelconque des revendications précédentes, dans lequel ledit élément conducteur formé est exempt de superposition sur lesdites grilles de commande principales (112).
- 15. Procédé de fabrication d’un composant électronique selon l'une quelconque des revendications précédentes, dans lequel ledit substrat fourni (100) est deICG011267-DD18662 FR Depot Texte.docx type Silicium sur isolant et comporte une couche d’isolant enterrée séparant le nanofil (111) d’une partie en matériau semi-conducteur du substrat, le procédé comprenant une étape de dopage du matériau semi-conducteur sous ladite couche d’isolant enterrée à la verticale de ladite gorge.
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|---|---|---|---|---|
| EP4030486A1 (fr) * | 2021-01-18 | 2022-07-20 | Commissariat à l'Energie Atomique et aux Energies Alternatives | Procédé de fabrication de grilles d'échange auto-alignées pour un dispositf qubit et dispositif qubit semi-conducteur associé |
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|---|---|---|---|---|
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| US11107966B2 (en) * | 2019-11-11 | 2021-08-31 | International Business Machines Corporation | Two-sided Majorana fermion quantum computing devices fabricated with ion implant methods |
| US11107965B2 (en) * | 2019-11-11 | 2021-08-31 | International Business Machines Corporation | Majorana fermion quantum computing devices fabricated with ion implant methods |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014146162A1 (fr) * | 2013-03-20 | 2014-09-25 | Newsouth Innovations Pry Limited | Calcul quantique à bits quantiques basés sur un accepteur |
| US20150279981A1 (en) * | 2013-03-14 | 2015-10-01 | Wisconsin Alumni Research Foundation | Direct tunnel barrier control gates in a two-dimensional electronic system |
| WO2015184484A1 (fr) * | 2014-06-06 | 2015-12-10 | Newsouth Innovations Pty Limited | Appareil de traitement avancé |
| US20160300155A1 (en) * | 2015-04-12 | 2016-10-13 | Hitachi, Ltd. | Quantum information processing |
| WO2017213637A1 (fr) * | 2016-06-08 | 2017-12-14 | Intel Corporation | Dispositifs à points quantiques pourvus de grilles à motifs |
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|---|---|---|---|---|
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150279981A1 (en) * | 2013-03-14 | 2015-10-01 | Wisconsin Alumni Research Foundation | Direct tunnel barrier control gates in a two-dimensional electronic system |
| WO2014146162A1 (fr) * | 2013-03-20 | 2014-09-25 | Newsouth Innovations Pry Limited | Calcul quantique à bits quantiques basés sur un accepteur |
| WO2015184484A1 (fr) * | 2014-06-06 | 2015-12-10 | Newsouth Innovations Pty Limited | Appareil de traitement avancé |
| US20160300155A1 (en) * | 2015-04-12 | 2016-10-13 | Hitachi, Ltd. | Quantum information processing |
| WO2017213637A1 (fr) * | 2016-06-08 | 2017-12-14 | Intel Corporation | Dispositifs à points quantiques pourvus de grilles à motifs |
Non-Patent Citations (1)
| Title |
|---|
| DE FRANCESCHI S ET AL: "SOI technology for quantum information processing", 2016 IEEE INTERNATIONAL ELECTRON DEVICES MEETING (IEDM), IEEE, 3 December 2016 (2016-12-03), XP033054973, DOI: 10.1109/IEDM.2016.7838409 * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4030486A1 (fr) * | 2021-01-18 | 2022-07-20 | Commissariat à l'Energie Atomique et aux Energies Alternatives | Procédé de fabrication de grilles d'échange auto-alignées pour un dispositf qubit et dispositif qubit semi-conducteur associé |
| FR3119044A1 (fr) * | 2021-01-18 | 2022-07-22 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procédé de fabrication de grilles d’échange auto-alignées et dispositif semi-conducteur associé |
| FR3120740A1 (fr) * | 2021-03-15 | 2022-09-16 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Dispositif à deux niveaux de grilles de commande électrostatique superposés |
| EP4060748A1 (fr) * | 2021-03-15 | 2022-09-21 | Commissariat à l'énergie atomique et aux énergies alternatives | Dispositif à deux niveaux de grilles de commande électrostatique superposés |
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