FR3078441A1 - Dispositif quantique comprenant des transistors fet et des qubits co-integres sur un meme substrat - Google Patents
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Abstract
Dispositif quantique (100) comprenant : - un composant quantique (112, 124) formant un qubit, formée dans une couche active d'un substrat et comprenant : - une région de confinement (114) ; - des réservoirs de porteurs de charges ; - une première grille avant (116) recouvrant la région de confinement ; - des premiers espaceurs latéraux (120) disposés autour de la première grille avant et recouvrant des régions d'accès (122) ; - un transistor FET (130) formé dans la couche active, comprenant des régions de canal (132), de source et de drain (138) formées dans la couche active, une deuxième grille avant (134) recouvrant la région de canal, et des deuxièmes espaceurs latéraux (136) disposés autour de la deuxième grille avant et recouvrant des régions d'extension de source et de drain (137) ; et dans lequel une largeur des premiers espaceurs latéraux est supérieure à celle des deuxièmes espaceurs latéraux.
Description
DISPOSITIF QUANTIQUE COMPRENANT DES TRANSISTORS FET ET DES QUBITS COINTEGRES SUR UN MEME SUBSTRAT
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR
L'invention concerne le domaine des dispositifs quantiques, de la spintronique, du traitement de l'information quantique et de l'informatique quantique.
Un dispositif quantique à un ou plusieurs qubits de spin, également appelés bits quantiques, ou encore « quantum dots » ou « quantum bits » selon la terminologie anglo-saxonne, permet de manipuler l'état quantique de ce ou ces qubits. Un tel dispositif quantique fonctionne à basse température, généralement quelques centaines de mK. Les qubits de spin peuvent être formés dans du semi-conducteur, avantageusement du silicium.
Un dispositif quantique est commandé par des signaux de contrôle émis par un circuit électronique de commande est qui généralement éloigné des qubits et qui est dimensionné pour fonctionner à température ambiante. Cette séparation entre la partie électronique de commande et la partie comprenant les qubits est la source de plusieurs problèmes, notamment : gestion de la connectique entre ces deux parties, présence d'éléments passifs parasites, nécessité d'intégrer des atténuateurs et des amplificateurs près des qubits.
Afin de tenter un rapprochement technologique entre la partie quantique, c'est-à-dire les qubits, et la partie commande réalisée en technologie CMOS, le document « Silicon CMOS architecture for a spin-based quantum computer» de M. Veldhorst et al., Nature Communications 8 : 1766, décrit la réalisation de qubits d'un dispositif quantique dans un niveau inférieur de silicium, et la réalisation des transistors de l'électronique de commande dans un niveau supérieur de silicium. L'ensemble obtenu forme une architecture 3D dans laquelle la partie électronique de commande est superposée sur la partie quantique comprenant les qubits. La structure proposée dans ce document est toutefois difficilement réalisable en raison notamment des problèmes d'alignement rencontrés pour la réalisation des interconnexions entre la partie quantique et la partie électronique de commande.
EXPOSÉ DE L'INVENTION
Un but de la présente invention est de proposer un dispositif quantique intégrant sur un même substrat un ou plusieurs composants quantiques formant chacun un qubit de spin, ainsi qu'un ou plusieurs transistors FET (transistors à effet de champ) pouvant servir à former au moins une partie d'un circuit électronique de commande de ce ou ces qubits.
Pour cela, la présente invention propose un dispositif quantique comprenant au moins :
- un substrat de type semi-conducteur sur isolant comprenant une couche diélectrique enterrée disposée entre une couche active de semi-conducteur et une couche support de semi-conducteur ;
- un premier composant quantique formant un premier qubit et comprenant au moins :
- une première région de confinement quantique formée par au moins une première portion de la couche active ;
- des premiers réservoirs de porteurs de charges électriques formés par des deuxièmes portions de la couche active entre lesquelles la première portion de la couche active est disposée ;
- une première grille avant recouvrant au moins la première portion de la couche active ;
- des premiers espaceurs diélectriques latéraux disposés autour de la première grille avant et recouvrant des troisièmes portions de la couche active qui forment des premières régions d'accès chacune interposée entre l'une des deuxièmes portions de la couche active et la première portion de la couche active ;
- au moins un transistor FET comprenant des régions de canal, de source et de drain formées dans la couche active, une deuxième grille avant recouvrant au moins la région de canal, et des deuxièmes espaceurs diélectriques latéraux disposés autour de la deuxième grille avant et recouvrant des régions d'extension de source et de drain ;
et dans lequel une largeur des premiers espaceurs diélectriques latéraux est supérieure à celle des deuxièmes espaceurs diélectriques latéraux.
La structure de ce dispositif permet d'associer sur un même substrat, par exemple dont la couche active comporte du silicium, un ou plusieurs composants quantiques formant chacun un qubit et un ou plusieurs transistors FET pouvant servir à former au moins une partie d'un circuit électronique de commande et/ou de lecture de ce ou ces qubits.
Dans ce dispositif quantique, l'intégration conjointe du ou des composants quantiques avec un ou plusieurs transistors FET sur un même substrat est possible du fait que la largeur des premiers espaceurs diélectriques latéraux du ou des premiers composants quantiques est décorrélée de celle des deuxièmes espaceurs diélectriques latéraux du ou des transistors FET.
En effet, dans le ou chacun des transistors FET, la longueur des régions d'extension de source et de drain, qui correspond à la distance entre la région de canal et chacune des régions de source et de drain, est définie par la largeur des deuxièmes espaceurs diélectriques latéraux lors de la réalisation du ou des transistors FET. La longueur de chacune des régions d'extension de source et de drain est sensiblement égale à la largeur des deuxièmes espaceurs diélectriques latéraux. Avec une faible largeur des deuxièmes espaceurs diélectriques latéraux, de laquelle découle une faible longueur des régions d'extension de source et de drain, les résistances d'accès entre la région de canal et les régions de source et de drain du ou de chacun des transistors FET sont minimisées, ce qui permet un bon fonctionnement du ou des transistors FET. La largeur des deuxièmes espaceurs diélectriques latéraux est qualifiée de « faible » au regard de la largeur des premiers espaceurs diélectriques latéraux qui est plus importante.
Par contre, dans le ou chacun des composants quantiques formant un qubit, la longueur des régions d'accès, qui correspond à la distance entre la région de confinement et les réservoirs de porteurs de charges électriques, est définie par la largeur des premiers espaceurs diélectriques latéraux lors de la réalisation du ou des composants quantiques. La longueur de chacune des régions d'accès est sensiblement égale à la largeur des premiers espaceurs diélectriques latéraux. Avec une grande largeur des premiers espaceurs diélectriques latéraux, de laquelle découle une grande longueur des régions d'accès, les résistances d'accès entre la région de confinement et les réservoirs de porteurs de charges du ou de chacun des qubits est grande afin d'obtenir un bon fonctionnement du ou des composants quantiques. La largeur des premiers espaceurs diélectriques latéraux est qualifiée de « grande » au regard de la largeur des deuxièmes espaceurs diélectriques latéraux qui est moins importante.
La longueur de chacune des régions d'extension de source et de drain correspond à la dimension qui est parallèle à la largeur des deuxièmes espaceurs diélectriques latéraux. De plus, la longueur de chacune des régions d'accès correspond à la dimension qui est parallèle à la largeur des premiers espaceurs diélectriques latéraux.
Dans ce dispositif quantique, une intégration conjointe de la partie quantique, formée par le ou les composants quantiques, et de la partie électronique de périphérie, formée par le ou les transistors FET, peut être réalisée dans une même technologie VLSI (« Very-Large-Scale Intégration », ou intégration à très grande échelle).
L'intégration réalisée ici est monolithique et coplanaire car le ou les transistors FET et le ou les composants quantiques formant le ou les qubits sont intégrés sur un même substrat. Ces éléments sont en outre co-intégrés sur ce même substrat de manière coplanaire.
La région de confinement d'un qubit correspond à une région dans laquelle une charge électrique est destinée à être piégée en formant un puits de potentiel sous la grille avant qui recouvre cette région de confinement, ce puits de potentiel étant délimité par les régions d'accès recouvertes par les espaceurs diélectriques latéraux entourant la grille avant.
La largeur des premiers espaceurs diélectriques latéraux d'un composant quantique correspond à la dimension de ces espaceurs qui est sensiblement parallèle à la direction de circulation d'une charge électrique entre les réservoirs de porteur de charges électriques et la région de confinement de ce composant quantique. La largeur des premiers espaceurs diélectriques latéraux correspond également à la dimension de ces espaceurs qui est sensiblement perpendiculaire aux flancs latéraux de la première grille avant contre lesquels ces premiers espaceurs sont disposés.
De même, la largeur des deuxièmes espaceurs diélectriques latéraux d'un transistor FET correspond à la dimension de ces espaceurs qui est sensiblement parallèle à la direction de circulation des charges électriques dans le canal de ce transistor FET. La largeur des deuxièmes espaceurs diélectriques latéraux correspond également à la dimension de ces espaceurs qui est sensiblement perpendiculaire aux flancs latéraux de la deuxième grille avant contre lesquels ces deuxièmes espaceurs sont disposés.
Ici et dans tout le reste de ce document, les termes «premier», « deuxième », « troisième », « quatrième », etc. sont utilisés pour qualifier certains éléments uniquement dans un but de les distinguer les uns des autres, sans présumer d'un ordre de réalisation de ces éléments.
Les premiers espaceurs diélectriques latéraux recouvrent les troisièmes portions de la couche active, c'est-à-dire sont disposés au moins au-dessus des troisièmes portions de la couche active ou sont disposés au moins contre les faces supérieures des troisièmes portions de la couche active (les faces supérieures des troisièmes portions étant celles se trouvant du côté de la face de la couche active sur laquelle les grilles avant sont disposées). Les premiers espaceurs diélectriques latéraux peuvent être disposés également contre d'autres parties de la couche active.
La première grille avant recouvre la première portion de la couche active, c'est-à-dire est disposée au moins au-dessus de la première portion de la couche active ou est disposée au moins contre la face supérieure de la première portion de la couche active (la face supérieure de la première portion étant celle se trouvant du côté de la face de la couche active sur laquelle les grilles avant sont disposées).
La deuxième grille avant recouvre la région de canal du transistor FET, c'est-à-dire est disposée au moins au-dessus de la portion de la couche active formant cette région de canal ou est disposée au moins contre la face supérieure de la portion de la couche active (la face supérieure de cette portion de la couche active étant celle se trouvant du côté de la face de la couche active sur laquelle les grilles avant sont disposées).
Les premiers et deuxièmes espaceurs diélectriques sont qualifiés de « latéraux » car ils recouvrent, ou sont disposés contre, les faces latérales des première et deuxième grilles avant.
Etant la structure du ou des composants quantiques, un tel dispositif quantique peut être réalisé avec une technologie dérivée de celle des dispositifs CMOS, ce qui simplifie sa réalisation.
De manière avantageuse, le substrat peut être de type FD-SOI (« FullyDepleted Silicon On Insulator», ou silicium sur isolant totalement déserté). Avec un tel substrat, outre les meilleures performances conférées au(x) transistor(s) FET, la réalisation de grilles arrières pour le ou les transistor FET ainsi que de régions de couplage entre plusieurs composants quantiques reliés en série, depuis la face arrière de ces composants quantiques, est facilitée.
Le dispositif quantique peut être tel que :
- la largeur des premiers espaceurs diélectriques latéraux soit comprise entre environ 20 nm et 50 nm, et/ou
- la largeur des deuxièmes espaceurs diélectriques latéraux soit comprise entre environ 5 nm et 30 nm, et/ou
- les première et troisièmes portions de la couche active et/ou la région de canal du transistor FET comportent un dopage résiduel inférieur ou égal à environ 1.1016 at/cm3, et/ou
- les deuxièmes portions de la couche active et/ou les régions de source et de drain du transistor FET comportent un dopage supérieur ou égal à environ 1.1019 at/cm3, et/ou
- les régions d'extension de source et de drain du transistor FET comportent un dopage compris entre environ 3.10 at/cm et 1.10 at/cm.
De manière avantageuse, la première grille avant peut recouvrir en outre au moins une partie des flancs latéraux de la première portion de la couche active. Cette configuration permet au composant quantique de localiser une particule chargée électriquement dans un des coins de la première portion qui est recouvert par la première grille avant, améliorant ainsi le confinement de la charge électrique dans la région de confinement du composant quantique. Cette configuration offre un meilleur contrôle de la grille sur la fonction d'onde, et est également avantageuse du point de vue de la gestion du couplage et de la manipulation du spin.
Le transistor FET peut comporter une grille arrière formée par une première région dopée de la couche support dont au moins une partie est disposée à l'aplomb de la région de canal du transistor FET et dont le niveau de dopage est supérieur ou égal à environ 1.1019 at/cm3. Cette configuration est avantageusement réalisée lorsque le substrat est de type FD-SOI. Un tel niveau de dopage permet d'éviter le gel des porteurs de charges à basse température, par exemple quelques mK, qui correspond à la température à laquelle le dispositif quantique est destiné à fonctionner.
Le transistor FET peut être relié électriquement au composant quantique. Cette liaison électrique est réalisée lorsque le transistor FET fait partie du circuit électronique de commande et/ou de lecture du ou des qubits formés par le ou les composants quantiques.
Le dispositif quantique peut comporter en outre au moins un deuxième composant quantique formant un deuxième qubit et couplé au premier composant quantique, comprenant au moins :
- une deuxième région de confinement quantique formée par au moins une quatrième portion de la couche active ;
- une troisième grille avant et des troisièmes espaceurs diélectriques latéraux disposés autour de la troisième grille avant, et dans lequel :
- l'une des troisièmes portions de la couche active est recouverte par l'un des premiers espaceurs diélectriques latéraux et par l'un des troisièmes espaceurs diélectriques latéraux, est disposée entre les première et deuxième régions de confinement quantique et forme une région de couplage entre les première et deuxième régions de confinement quantique ;
- les première et deuxième régions de confinement quantique sont disposées entre les premiers réservoirs de porteurs de charges électriques qui sont communs aux premier et deuxième composants quantiques ;
- la couche support comporte au moins une deuxième région dopée dont au moins une partie est disposée à l'aplomb de la région de couplage entre les première et deuxième régions de confinement quantique et forme une grille arrière de commande du couplage entre les premier et deuxième qubits.
Dans cette configuration, le couplage entre les régions de confinement des premier et deuxième qubits est ajustable grâce à une barrière tunnel formée par la région de couplage, le niveau de cette barrière tunnel étant ajustable en fonction du potentiel électrique appliqué sur la grille arrière de commande du couplage entre les premier et deuxième qubits, c'est-à-dire la deuxième région dopée de la couche support qui se trouve sous cette barrière tunnel et qui agit par effet de champ (en raison de la couche diélectrique enterrée présente entre cette deuxième région dopée et la région de couplage) sur le niveau de cette barrière tunnel. La région de couplage forme ainsi une barrière pouvant être abaissée ou remontée par la grille arrière de commande, en fonction de la circulation souhaitée des charges électriques entre les première et deuxième régions de confinement quantique.
Dans ces deux qubits ainsi couplés, il n'y a pas de superposition de grilles engendrant un important couplage capacitif entre celles-ci puisque les grilles avant de ces qubits ne sont pas superposées à, ou disposées à l'aplomb de, la deuxième région dopée de la couche support formant la grille arrière de commande du couplage entre les régions de confinement quantique des premier et deuxième qubits. Le couplage capacitif entre les grilles avant de ces qubits et la grille arrière de commande est très faible par rapport à celui obtenu dans un transistor FET comportant des grilles avant et arrière superposées et séparées par un oxyde mince.
Les premier et deuxième qubits ainsi couplés ne sont pas assimilables à des transistors CMOS reliés en série car un transistor CMOS requiert un réservoir de porteurs de charges de part et d'autre de son canal (les régions de source et de drain). Deux transistors MOS sont reliés en série l'un à l'autre en reliant nécessairement l'une des régions de drain et de source de l'un des deux transistors à l'une des régions de drain et de source de l'autre des deux transistors. Ici, aucun réservoir de porteurs de charges, formé par une région fortement dopée, n'est présent entre les régions de confinement quantique des premier et deuxième qubits.
En outre, dans un transistor CMOS, une grille arrière sert à moduler le potentiel du canal et est donc localisée sous, ou à l'aplomb, du canal et ne peut pas être réalisée de manière auto-alignée par rapport à la grille avant du transistor. Ici, la deuxième région dopée formée dans la couche support est disposée au moins en partie sous, ou à l'aplomb de, la région de couplage entre les premier et deuxième qubits et non sous, ou à l'aplomb de, l'une des régions de confinement des premier et deuxième qubits.
Cette configuration comprenant les premier et deuxième qubits ainsi couplés est avantageusement mise en œuvre dans un substrat de type FD-SOI.
La deuxième région dopée de la couche support peut comporter un dopage supérieur ou égal à environ 1.1019 at/cm3. Un tel niveau de dopage permet d'éviter le gel des porteurs de charges à basse température, par exemple quelques mK, qui correspond à la température à laquelle le dispositif quantique est destiné à fonctionner.
La largeur de chacun des premiers et troisièmes espaceurs diélectriques latéraux peut être supérieure à environ la moitié d'une distance séparant les première et troisième grilles avant.
Le dispositif quantique peut comporter en outre des tranchées d'isolation électrique traversant au moins la couche active et entourant au moins une première zone active incluant au moins le premier composant quantique, et entourant au moins une deuxième zone active incluant au moins le transistor FET, les tranchées d'isolation électrique entourant la première zone active étant au moins partiellement vides, et les tranchées d'isolation électrique entourant la deuxième zone active étant remplies d'au moins un matériau diélectrique. Le vide ainsi présent dans les tranchées d'isolation électrique qui entourent la zone active dans laquelle se trouve le ou les composants quantiques permet d'obtenir un meilleur contrôle des charges électriques confinées notamment dans les coins de la ou des régions de confinement de ce ou ces qubits. En outre, former des tranchées d'isolation au moins partiellement vides n'est pas intuitif pour l'homme du métier car pour des raisons de performance lithographique, il est généralement préférable de conserver une face plane, ce qui n'est pas le cas en présence de tranchées d'isolation au moins partiellement vides.
Les parties vides des tranchées d'isolation peuvent traverser une partie de l'épaisseur de la couche diélectrique enterrée, par exemple telles qu'une épaisseur restante de la couche diélectrique enterrée se trouvant sous ces parties vides des tranchées d'isolation soit égale ou supérieure à environ 10 nm.
L'invention porte également sur un procédé de réalisation d'un dispositif quantique, comprenant au moins les étapes de :
- réalisation, dans un substrat de type semi-conducteur sur isolant comprenant une couche diélectrique enterrée disposée entre une couche active de semiconducteur et une couche support de semi-conducteur, d'au moins une première grille avant recouvrant au moins une première portion de la couche active destinée à former une première région de confinement quantique d'au moins un premier composant quantique formant un premier qubit, et d'au moins une deuxième grille avant recouvrant au moins une portion de la couche active destinée à former une région de canal d'au moins un transistor FET ;
- réalisation de premiers espaceurs diélectriques latéraux autour de la première grille avant et recouvrant des troisièmes portions de la couche active destinées à former des première régions d'accès du premier composant quantique, et de deuxièmes espaceurs diélectriques latéraux autour de la deuxième grille avant et recouvrant des portions de la couche active destinées à former des régions d'extension de source et de drain du transistor FET ;
- réalisation de premiers réservoirs de porteurs de charges électriques du premier composant quantique dans des deuxièmes portions de la couche active entre lesquelles la première portion de la couche active est disposée et telles que chacune des troisièmes portions de la couche active soit interposée entre l'une des deuxièmes portions de la couche active et la première portion de la couche active, et de régions de source et de drain du transistor FET.
Les premiers réservoirs de porteurs de charges électriques du premier composant quantique et les régions de source et de drain du transistor FET peuvent être réalisés par la mise en œuvre d'au moins un dopage en utilisant les première et deuxième grilles avant et les premiers et deuxièmes espaceurs diélectriques latéraux comme masque afin que des dopants ne soient pas implantés dans les régions recouvertes par les première et deuxième grilles avant et par les premiers et deuxièmes espaceurs diélectriques latéraux.
Le procédé peut comporter en outre, avant la réalisation des grilles avant, la réalisation de tranchées d'isolation électrique à travers la couche active, puis une étape de gravure partielle des tranchées d'isolation disposées autour du premier composant quantique.
Les étapes réalisant le premier composant quantique peuvent former également au moins un deuxième composant quantique formant un deuxième qubit et couplé au premier composant quantique, comprenant au moins :
- une deuxième région de confinement quantique formée par au moins une quatrième portion de la couche active ;
- une troisième grille avant et des troisièmes espaceurs diélectriques latéraux disposés autour de la troisième grille avant, les premier et deuxième composants quantiques pouvant être tels que les première et deuxième régions de confinement quantique sont disposées entre les premiers réservoirs de porteurs de charges électriques qui sont communs aux premier et deuxième composants quantiques, et le procédé peut comporter en outre, entre la réalisation des première, deuxième et troisième grilles avant et la réalisation des premiers, deuxièmes et troisièmes espaceurs diélectriques latéraux, un dopage d'au moins une région de la couche support, dont au moins une partie est disposée à l'aplomb de l'une des troisièmes portions de la couche active qui est disposée entre les première et deuxième régions de confinement quantique et destinée à former une région de couplage entre les première et deuxième régions de confinement quantique, ladite région de la couche support formant une grille arrière de commande du couplage entre les premier et deuxième qubits.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels :
- la figure 1 représente une vue en coupe d'un dispositif quantique, objet de la présente invention, selon un premier mode de réalisation ;
- les figures 2 et 3 représentent des vues en coupe d'un dispositif quantique, objet de la présente invention, selon un deuxième mode de réalisation ;
- les figures 4 à 9 représentent les étapes d'un procédé de réalisation d'un dispositif quantique, objet de la présente invention, selon le premier mode de réalisation.
Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
On se réfère tout d'abord à la figure 1 qui représente une vue en coupe d'un dispositif quantique 100 selon un premier mode de réalisation.
Le dispositif quantique 100 est réalisé dans un substrat de type semiconducteur sur isolant, par exemple SOI (silicium sur isolant).
Ce substrat comporte une couche support 102, ou couche massive, de semi-conducteur et comprenant par exemple du silicium. L'épaisseur de la couche support 102 est par exemple égale à plusieurs centaines de microns.
Le substrat comporte également une couche active 104, ou couche superficielle, de semi-conducteur et comprenant par exemple du silicium. L'épaisseur de la couche active 104 est par exemple comprise entre environ 5 nm et 30 nm.
Enfin, le substrat comporte également une couche diélectrique enterrée 106, ou BOX (« Buried OXide » selon la terminologie anglo-saxonne), disposée entre la couche support 102 et la couche active 104. La couche diélectrique enterrée 106 comporte par exemple du SiO2. L'épaisseur de la couche diélectrique enterrée 106 est par exemple comprise entre environ 20 nm et 145 nm.
Des tranchées d'isolation électrique 107, par exemple de type STI (tranchée d'isolation peu profonde) sont formées au moins à travers la couche active 104 afin d'isoler électriquement entre elles différentes régions de cette couche active 104. Sur l'exemple de réalisation représenté sur la figure 1, les tranchées d'isolation 107 traversent également la couche diélectrique enterrée 106 ainsi qu'une partie de l'épaisseur de la couche support 102.
Le dispositif quantique 100 comporte deux parties intégrées ensemble sur le substrat : une première partie 108 comprenant un ou plusieurs composants quantiques formant chacun un qubit de spin, et une deuxième partie 110 comprenant un ou plusieurs transistors FET par exemple servant à la commande et/ou à la lecture du ou des qubits. Les première et deuxième parties 108 et 110 sont séparées l'une de l'autre, au moins au niveau de la couche active 104, par au moins une des tranchées d'isolation 107.
Dans une configuration avantageuse, la deuxième partie 110 comporte tous les composants électroniques nécessaires, et notamment tous les transistors FET, pour former un circuit électronique de commande et de lecture du ou des qubits formés dans la première partie 108.
Sur la figure 1, la première partie 108 comprend un composant quantique 112 formant un qubit de spin. Ce composant quantique 112 comprend une région de confinement quantique formée par une portion 114 de la couche active 104 et qui correspond à une région dans laquelle une charge électrique est destinée à être confinée, ou piégée, en formant un puits de potentiel par rapport aux portions de la couche active 104 périphériques de la portion 114.
Le composant quantique 112 comporte également une grille avant 116, par exemple formée d'une portion électriquement conductrice et d'un diélectrique de grille interposé entre la région de confinement quantique formée par la portion 114 et la portion électriquement conductrice de la grille avant 116. Un potentiel électrique de commande est par exemple destiné à être appliqué sur la grille avant 116 afin de commander (commande de manipulation ou de lecture) le qubit formé par le composant quantique 112.
Le composant quantique 112 comporte également des réservoirs de porteurs de charges électriques formés par des portions 118 de la couche active 104 entre lesquelles se trouve la portion 114 formant la région de confinement quantique.
Le composant quantique 112 comporte en outre des espaceurs diélectriques latéraux 120 disposés autour de la grille avant 116 et qui recouvrent des portions 122 de la couche active 104 qui forment des régions d'accès interposées entre la région de confinement quantique et les réservoirs de porteurs de charges électriques du qubit.
Dans l'exemple de réalisation représenté sur la figure 1, le composant quantique 112 forme un qubit isolé, c'est-à-dire dont la région de confinement quantique n'est pas couplée à la région de confinement quantique d'un autre qubit. Dans ce composant quantique 112, la portion 114 formant la région de confinement quantique est juxtaposée aux deux portions 122 formant les régions d'accès. Chacune des deux portions 122 est en outre juxtaposée à l'une des portions 118 formant les réservoirs de porteurs de charges électriques.
Au cours du fonctionnement du composant 112, le nombre de porteurs de charge confinés dans la boîte quantique formée par la portion 114 est contrôlée par le phénomène de blocage de Coulomb obtenu en appliquant un potentiel électrique sur la grille 116. En effet, le potentiel électrique appliqué sur la grille 116 a pour effet d'abaisser le potentiel chimique de la boîte quantique définie dans la portion 114, et rend ainsi possible la transmission par effet tunnel d'un porteur de charge en provenance des réservoirs 118. Cet évènement provoque à son tour un changement de potentiel chimique de la boîte quantique, qui rend le transport des réservoirs vers la boîte quantique impossible jusqu'à ce que le porteur de charge quitte la boîte quantique.
L'application d'un champ magnétique permet ensuite de séparer en énergie les états de spin, ou « lever la dégénérescence de spin ». En travaillant sur l'un des porteurs de charge, il est possible de passer de l'état à faible énergie à celui de plus forte énergie grâce à une excitation électromagnétique résonante. Lorsque l'énergie de l'excitation électromagnétique est égale à la séparation des états de spins, les transitions sont alors possibles. En pratique, les séparations sont de l'ordre de quelques dizaines de peV (pour un champ magnétique de 0,1 T), donc l'absorption de photons micro-ondes ayant des fréquences de l'ordre du GHz convient (E = h*f avec h la constante de Planck). Le spin de la particule est couplé dans la portion 114 avec une ligne ESR (Electron Spin Résonance) qui génère un champ magnétique oscillant à la fréquence résonante. Lorsque les conditions sont réunies (couplage spin-orbite significatif), la grille 116 peut être utilisée pour superposer au potentiel de confinement cette excitation micro-ondes.
Sur l'exemple de réalisation représenté sur la figure 1, la première partie 108 comporte également deux autres composants quantiques 124 correspondant à deux qubits de spin. Comme le composant quantique 112, chacun des composants quantiques 124 comprend une région de confinement formée par une portion 114 de la couche active 104 et surmontée d'une grille avant 116 entourée par des espaceurs diélectriques latéraux 120.
Les deux qubits formés par les deux composants quantiques 124 sont reliés en série l'un à l'autre par l'intermédiaire d'une portion 126 de la couche active 104 se trouvant entre les portions 114 des composants quantiques 124 et formant une région de couplage entre les régions de confinement de ces deux qubits. Des réservoirs de porteurs de charges électriques sont formés par les portions 118 entre lesquelles se trouvent les portions 114 et 126, avec des régions d'accès interposées entre ces réservoirs et les régions de confinement et formées par les portions 122. Les espaceurs diélectriques latéraux recouvrent ici les portions 122 et 126 (sur la portion 126, les espaceurs diélectriques latéraux des deux composants quantiques 124 sont disposés l'un contre l'autre et recouvrent ensemble la portion 126).
Pour ces deux composants quantiques 124, la portion 126 formant la région de couplage est juxtaposée aux deux portions 114 formant les régions de confinement quantique. Chacune des deux portions 114 est juxtaposée à l'une des portions 122 formant les régions d'accès, et chacune des portions 122 est juxtaposée à l'une des portions 118 formant les réservoirs de porteurs de charges électriques.
Le couplage quantique entre les régions de confinement quantique des deux composants quantiques 124 réalisé par la portion 126, et plus particulièrement le niveau de la barrière tunnel formé par la portion 126 entre ces deux régions de confinement quantique est modulable grâce à une région dopée 128 de la couche support 102. Une partie de cette région 128 est disposée à l'aplomb de, ou en regard de, ou sous, la portion 126. Ainsi, la projection de cette partie de la région 128 dans un plan parallèle au plan (X,Y) ou parallèle à l'interface entre la couche support 102 et la couche diélectrique enterrée 106, est superposée à la projection de la portion 126 dans ce même plan.
En outre, la région 128 est ici auto-alignée par rapport aux grilles avant 116. Ainsi, en projetant la région 128 et les grilles avant 116 dans un même plan parallèle au plan (X,Y), les bords d'une partie de la région 128 ainsi projetée sont alignés avec ceux de la projection des grilles avant 116 dans ce plan.
Le semi-conducteur des portions 114, 122 et 126 n'est pas dopé intentionnellement. Seul un dopage résiduel est présent dans le semi-conducteur de ces portions, ce dopage résiduel correspondant par exemple à une concentration d'atomes dopants par exemple inférieure ou égale à environ 1.1016 at/cm3. Le semi-conducteur des portions 118 et de la région 128 est par contre fortement dopé, par exemple avec une concentration d'atomes dopants supérieure ou égale à environ 1.1019 at/cm3, et cela afin d'éviter le gel des porteurs de charges à basse température. Le niveau de dopage de la région 128 est également suffisamment grand pour que le temps de charge (durée RC) soit faible devant le temps caractéristique de la mesure de spins. En effet, en considérant qu'à l'ordre zéro une manipulation sur la grille arrière (lecture de charge ou échange de charge) doit être plus courte que le temps après lequel un spin perd sa cohérence, le temps de charge est choisi court, par exemple de l'ordre d'environ 1 ns, devant le temps caractéristique de la mesure qui est par exemple de l'ordre de 100 ns. Les dopants implantés dans le semi-conducteur de la région 128 et des portions 118 peuvent être de type n ou p, la polarité des impuretés implantées pouvant être compensée par la tension appliquée sur la région 128.
De manière générale, la région 128 correspond à une région dopée électriquement conductrice formée au sein de la couche support 102, à proximité de l'interface entre la couche support 102 et la couche diélectrique enterrée 106 afin qu'elle soit proche de la portion 126 formant la région de couplage des qubits.
Dans le dispositif quantique 100, la région 128 est avantageusement réalisée de manière locale, auto-alignée vis-à-vis des différentes portions 114, 126 de la couche active 104 et des grilles avant 116, et donc ciblée vis-à-vis de la barrière tunnel dont la transparence, ou le niveau, est destinée à être modulée.
Dans ce dispositif quantique 100, suivant le type de qubits formés (singlet triplet, single électron), la commande de manipulation (singlet triplet) ou de lecture dans chacun des qubits formés par les composants quantiques 112, 124 peut être réalisée par l'intermédiaire des grilles avant 116. Par contre, la communication entre les deux qubits formés par les deux composants quantiques 124 est assurée par la région de couplage formée par la portion 126 et commandée par la région 128 qui forme une grille arrière de commande de ce couplage quantique entre les régions de confinement quantique de ces deux qubits. Cette grille arrière permet de régler le degré de couplage entre les deux boîtes quantiques formées par les portions 114, via l'ajustement de la barrière tunnel qui les sépare (barrière tunnel formée par la portion 126). Suivant la polarité appliquée sur la région 128, cette barrière tunnel peut être réduite (couplage fort) ou augmentée (couplage faible, confinement élevé), avec un couplage minimal vis-àvis des autres jonctions tunnel ou des grilles avant des qubits.
Outre la première partie 108 dans laquelle les qubits du dispositif quantique 100 sont réalisés, le dispositif quantique 100 comporte également, intégrée de manière coplanaire sur le substrat avec les qubits de la première partie 108, la deuxième partie 110 qui comprend un ou plusieurs transistors FET 130 servant avantageusement à la commande et/ou à la lecture du ou des composants quantiques formant les qubits de la première partie 108.
Le ou chacun des transistors FET 130 comporte une région de canal 132 non dopée intentionnellement sur laquelle est disposée une grille avant 134. Cette grille avant 134 est entourée d'espaceurs diélectriques latéraux 136 qui recouvrent des régions d'extension de source et de drain 137. Le ou chacun des transistors FET 130 comporte également des régions de source et de drain 138 formées par des portions dopées de la couche active 106.
Les composants quantiques 112, 124 formant les qubits se distinguent des transistors FET 130 notamment par leurs espaceurs diélectriques latéraux 120 qui sont plus larges que les espaceurs diélectriques latéraux 136 du ou des transistors FET 130. En effet, dans un transistor FET 130, les portions de la couche active 106 se trouvant sous les espaceurs diélectriques latéraux 120 correspondent aux régions d'extension de source et de drain. La largeur des espaceurs diélectriques latéraux 136 est par exemple comprise entre environ 5 nm et 30 nm. La longueur de la grille avant 134 est par exemple comprise entre environ 10 nm et 10 pm. La largeur des espaceurs diélectriques latéraux 136, qui est sensiblement égale à la longueur des régions d'extension de source et de drain 137 (dimensions parallèles à l'axe X représenté sur la figure 1), est petite pour permettre de minimiser les résistances d'accès entre la région de canal et les régions de source et de drain. Par contre, dans les composants quantiques 112, 124 formant les qubits, la largeur des espaceurs diélectrique latéraux 120, qui est sensiblement égale à la longueur des régions d'accès 122 (dimension parallèles à l'axe X représenté sur la figure 1) est plus importante, ces régions d'accès 122 présentant une résistance électrique supérieure ou égale à la constante de von Klitzing, ou d'au moins 26 kQ. Par exemple, la largeur des espaceurs diélectriques latéraux 120 est comprise entre environ 20 nm et 50 nm. La longueur de la grille avant 116 est par exemple comprise entre environ 10 nm et 100 nm.
Dans le cas de deux composants quantiques formant des qubits reliés en série l'un à l'autre comme c'est le cas pour les composants quantiques 124 représentés sur la figure 1, la largeur totale de la portion diélectrique formée par les espaceurs diélectriques latéraux 120 se trouvant entre les grilles avant 116 et qui sont collés l'un à l'autre est par exemple comprise entre environ 20 nm et 60 nm. L'espace inter-grilles et qui correspond à l'espacement entre les deux grilles avant voisines 116 des deux composants quantiques 124 et qui est également égal à la longueur de la portion 126, est par exemple compris entre environ 20 nm et 60 nm. Cet espace inter-grilles est parallèle à la longueur de grille de chacune des grilles avant 160, et donc parallèle à l'axe X représenté sur la figure 1. La largeur de chacun des espaceurs diélectriques latéraux 120, qui est ici parallèle à la longueur des grilles avant 116 et à l'espace inter-grilles, est par exemple supérieure à la moitié de l'espace inter-grilles, et par exemple supérieure à environ 10 nm. Par exemple, l'espace inter-grilles peut être égal à environ 30 nm et la largeur des espaceurs diélectriques latéraux peut être égale à environ 20 nm.
A titre d'exemple, la longueur (qui correspond à la dimension parallèle à l'axe X représenté sur la figure 1) de grille de chacune des grilles avant 116, qui correspond également à la longueur de chacune des portions 114, est comprise entre environ 10 nm et 100 nm. Cette longueur de grille correspond à la dimension parallèle à la direction de déplacement des porteurs de charge entre les portions 114.
Les différentes zones de la couche active destinées à être contactées électriquement sont par exemple recouvertes d'une couche de siliciure 140.
Bien que non visibles sur la figure 1, le dispositif 100 comporte des interconnexions électriques reliant le ou les transistors FET 130 aux composants quantiques 112, 124 formant les qubits, ce qui permet d'appliquer des potentiels électriques de commande et/ou de lecture sur les différents éléments des qubits. Ainsi, des interconnexions peuvent relier les grilles avant 116 des composants quantiques 112, 124 aux transistors FET 130 de la deuxième partie 110, afin que ces transistors FET 130 puissent appliquer des potentiels électriques de commande/lecture sur ces grilles avant 116. D'autres contacts électriques reliés aux portions 118 peuvent servir à la commande/lecture des qubits. Un autre contact électrique peut être relié à la région de commande 128, par exemple au niveau d'une zone de contact de la région 128 qui n'est pas disposée à l'aplomb de la portion 126, ni à l'aplomb des espaceurs diélectriques latéraux 120, afin que cette zone de contact soit accessible depuis la face avant du dispositif quantique 100 en traversant la couche diélectrique enterrée 106. Ces différentes interconnexions électriques sont par exemple réalisées dans une partie backend du dispositif quantique 100 formée au-dessus des composants quantiques et des transistors FET, par exemple par l'intermédiaire d'une ou plusieurs couches métalliques structurées et isolées les unes des autres par des couches diélectriques inter-métal, ou IMD.
Selon une variante du dispositif 100 décrit ci-dessus, il est possible qu'une ou plusieurs régions de semi-conducteur dopé soient présentes sous les régions de canal des TFET 130, ces régions comportant par exemple un niveau de dopage similaire à celui de la région 128. De telles régions forment ainsi des grilles arrière des transistors FET 130.
Les figures 2 et 3 représentent des vues en coupe d'un dispositif quantique 100 selon un deuxième mode de réalisation.
Dans ce deuxième mode de réalisation, les tranchées d'isolation 107 présentes dans la deuxième partie 110, c'est-à-dire isolant les différentes zones actives entre les transistors FET 130, sont similaires à celles présentes dans le dispositif 100 selon le premier mode de réalisation, c'est-à-dire traversant la couche active 104, la couche diélectrique enterrée 106 et une partie de la couche support 102. Par contre, dans la première partie 108 comprenant les composants quantiques 112, 124 formant les qubits, le matériau diélectrique des tranchées d'isolation 107 n'est pas présent au niveau de la couche active 106. Dans cette première partie 108 du dispositif quantique 100, les tranchées d'isolation électrique 107 sont au moins partiellement vides. Ainsi, les bords des portions de semi-conducteur 114 formant les régions de confinement des qubits ne sont pas en contact avec le matériau diélectrique des tranchées d'isolation 107, ce qui permet d'augmenter le confinement des charges dans ces régions de confinement formées par les portions 114.
Dans ce deuxième mode de réalisation, les transistors FET 130 comportent en outre une grille arrière formée par une région dopée 127 de la couche support 104 dont au moins une partie est disposée à l'aplomb des régions de canal 132 de ces transistors FET 130. Le niveau de dopage de cette région 127 est par exemple supérieur ou égal à environ 1.1019 at/cm3.
Quel que soit le mode de réalisation du dispositif 100, le substrat utilisé peut être avantageusement de type FD-SOI (« Fully-Depleted Silicon On Insulator», ou SOI totalement déserté).
Quel que soit le mode de réalisation du dispositif quantique 100, les grilles avant 116 des composants quantiques 124, 112 formant les qubits du dispositif quantique 100 peuvent correspondre à des grilles partiellement enrobantes, c'est-à-dire recouvrant les faces supérieures et au moins une partie des flancs latéraux des portions 114. Cette configuration permet d'améliorer l'effet de coin recherché dans les portions 114, c'est-à-dire le confinement des charges électriques dans les régions formant les coins des portions 114. Un tel recouvrement des flancs latéraux des portions 114 par les grilles avant est visible sur la figure 3.
Dans les deux modes de réalisation précédemment décrits, les composants quantiques 124 sont couplés via la région de couplage 126 et dont le couplage est commandé par la région 128. En variante, il est possible que le dispositif quantique 100 ne comporte pas de tels qubits couplés, mais uniquement un ou plusieurs qubits isolés similaires au composant quantique 112. Ces qubits peuvent toutefois être reliés électriquement entre eux par des interconnexions électriques formées en partie back-end du dispositif quantique 100.
Selon une autre variante, il est possible de coupler un plus grand nombre de qubits les uns aux autres deux à deux. Dans ce cas, plusieurs grilles avant 116 sont réalisées les unes à côté des autres, chacune recouvrant notamment une portion 114 de la couche active 104 formant une région de confinement d'un des qubits. Une région 128 peut dans ce cas être réalisée à l'aplomb de l'ensemble des régions de couplage 126 afin de moduler le couplage de l'ensemble de ces qubits simultanément.
Lorsque le dispositif quantique 100 comporte plus de deux qubits couplés les uns aux autres, il est toutefois avantageux de réaliser ce dispositif quantique 100 tel que le couplage réalisé par chaque portion 126 soit modulable indépendamment les uns des autres par plusieurs régions 128 indépendantes, ou distinctes, chacun associée à l'une des portions de couplage 126. Ces différentes régions 128 ne sont dans ce cas pas en contact les unes avec les autres. Pour cela, lors de l'implantation ionique de dopants dans la couche support 102 pour former ces régions 128, il est possible de réaliser au préalable un masquage supplémentaire au niveau des extrémités des grilles avant afin que les parties de la couche support 102 recevant ces dopants correspondent uniquement à celles localisées entre les parties de la couche 102 disposées sous les grilles avant 116. L'implantation ensuite mise en œuvre forme autant de régions 128 que de portions de couplage 126. Ces différentes régions 128 peuvent être commandées indépendamment les unes des autres grâce aux différents contacts électriques réalisés ensuite et reliés à chacune d'elles.
Un procédé de réalisation du dispositif quantique 100 selon le premier mode de réalisation est décrit ci-dessous en lien avec les figures 4 à 9.
Comme représenté sur la figure 4, le procédé est mis en œuvre à partir du substrat SOI précédemment décrit, c'est-à-dire comprenant la couche support 102, la couche diélectrique enterrée 106, et la couche active de semi-conducteur 104.
Les tranchées d'isolation électrique 107 sont ensuite réalisées à travers la couche 104, la couche diélectrique enterrée 106 et une partie de l'épaisseur de la couche support 102, ce qui permet d'isoler électriquement entre elles les différentes zones actives au sein de la couche 104, et notamment les deux parties 108, 110 du dispositif quantique 100.
Les grilles avant 116 et 134 sont ensuite réalisées sur la couche active 104 (figure 5). Les portions 114 de la couche active 104 recouvertes par les grilles avant 116 correspondent aux futures régions de confinement quantique des qubits du dispositif quantique 100 et les portions 132 recouvertes par les grilles avant 134 correspondent aux futures régions de canal des transistors FET du dispositif quantique 100. Ces grilles avant 116, 134 sont réalisées par des dépôts d'un matériau diélectrique de grille puis d'un matériau conducteur de grille, puis par une gravure de ces couches pour former les diélectriques de grille et les portions conductrices de grille. La mise en forme de ces éléments à partir des matériaux déposés peut être réalisée par lithographie à faisceau d'électrons, ou bien par lithographie hybride UV profond/faisceau d'électrons, ou par plusieurs étapes lithographiques de type UV profond.
Comme représenté sur la figure 6, un masque 142 est ensuite réalisé sur la structure précédemment formée, afin de délimiter, avec les grilles avant 116 des composants quantiques 124 destinés à être couplés en série, la région 128 de la couche support 102 destinée à recevoir les dopants implantés. Une ouverture 144 formée à travers le masque 142 délimite, avec les grilles avant 116, cette région 128. Sur l'exemple de la figure 6, le masque 142 recouvre partiellement les grilles avant 116 des composants quantiques 124 afin d'avoir les bords de ces grilles avant 116 qui soient disposés l'un en face de l'autre et qui ne soient pas recouverts par le masque 142 pour permettre l'autoalignement de la région 128 vis-à-vis de ces bords. L'épaisseur du masque 142 est choisie en fonction du matériau utilisé et telle que les dopants implantés ultérieurement ne traversent pas ce masque 142. Une implantation ionique est ensuite mise en œuvre afin de former la ou les régions 128 dans la couche support 102. Le masquage réalisé par le masque 142 et les grilles avant 116 empêche l'implantation des dopants sous ce masquage.
La dose et l'énergie des faisceaux d'ions utilisés pour cette implantation sont ajustées afin de ne pas rendre amorphe le semi-conducteur de la couche active 104 et de ne pas implanter de dopants, ou très peu de dopants, dans la couche active 104. Les paramètres d'implantation sont choisis tels que la distribution des dopants implantés soit maximale dans le semi-conducteur de la couche support 102 se trouvant du côté de l'interface arrière de la couche diélectrique enterrée 106, formant alors la région 128 qui, en raison du niveau de dopage obtenu, a une conductivité électrique correspondant à celle d'un matériau électriquement conducteur. L'implantation ionique mise en œuvre est telle que la concentration de dopants dans le semi-conducteur de la couche active 104 reste inférieure ou égale à environ 1.1016 at.crri3, et que la concentration de dopants dans le semi-conducteur de la région 128 soit supérieure ou égale à environ 1.1019 at.crri 3. Par exemple, lorsque l'épaisseur de la couche diélectrique enterrée 106 est égale à environ 145 nm, l'implantation ionique peut être réalisée avec une dose comprise entre environ 1.1013 at.crri2 et 5.1013 at.crri2 et une énergie comprise entre environ 250 keV et 300 keV.
Le masque 126 est ensuite retiré, puis une couche diélectrique 146 destinée à la réalisation des espaceurs diélectriques latéraux 120, 136 est déposée sur la structure formée (figure 7). La couche diélectrique 146 comporte par exemple du nitrure de semi-conducteur tel que du Si3N4. L'épaisseur de la couche diélectrique 146 est égale à l'épaisseur souhaitée des espaceurs diélectriques latéraux 120 des composants quantiques 112, 124.
La couche 146 est ensuite gravée afin que les parties restantes forment les espaceurs diélectriques latéraux 120 et 136 (figure 8).
A ce stade du procédé, les espaceurs diélectriques latéraux 136 ont la même largeur que les espaceurs diélectriques latéraux 120. Afin de réduire la largeur des espaceurs diélectriques latéraux 136 des transistors FET, la première partie 108 du dispositif quantique 100 est recouverte par une résine photosensible 148, puis une réduction de la largeur des espaceurs diélectriques latéraux 136 est mise en œuvre par exemple par gravure telle qu'une gravure chimique (par exemple avec une solution de HF), ou une gravure ionique réactive lorsque le matériau des espaceurs diélectrique latéraux 136 peut être gravé sélectivement vis-à-vis du silicium de la couche active 104. A l'issue de cette étape, les espaceurs diélectriques latéraux 136 comportent leur largeur définitive qui est inférieure à celle des espaceurs diélectriques latéraux 120 (voir figure 9).
La résine 148 est alors retirée. Le dispositif quantique 100 est ensuite achevé en réalisant le dopage (in situ ou implantation ionique) des portions 118, 138, avec éventuellement une épitaxie. Les paramètres de l'implantation ionique pouvant réaliser ce dopage sont tels que les dopants ne sont implantés que dans le semiconducteur de ces portions 118, 138 de la couche active 104 et non dans la couche support 102, ces paramètres pouvant correspondre à une dose comprise entre environ 5.1014 at.crri2 et 5.1015 at.crri2 et une énergie inférieure à environ 10 keV.
La structure obtenue peut ensuite être encapsulée via le dépôt d'une couche d'encapsulation recouvrant tous les éléments réalisés précédemment. Des contacts électriques sont ensuite réalisés afin de former des accès électriques aux différentes portions 118, 138, aux grilles avant 116, 134 ainsi qu'à la région 128. La formation de siliciure sur les contacts électriques peut également être mise en œuvre à ce stade du procédé.
Lorsque les tranchées d'isolation électrique sont au moins partiellement vides dans la première partie 108 du dispositif quantique 100 qui inclut les qubits (deuxième mode de réalisation précédemment décrit), il est possible de réaliser, entre la réalisation des tranchées d'isolation électrique 107 et la réalisation des grilles avant 116, 134, un dépôt de résine sur la partie de la couche active 104 destinée à former la deuxième partie 110, puis à graver au moins partiellement les tranchées 107 non recouvertes par cette résine soit par gravure chimique (par exemple une gravure BOE, ou oxyde gravant tamponné, réalisée avec une solution tamponnée à base de HF qui soit compatible avec la résine recouvrant la deuxième partie 110), soit par gravure sèche (par exemple avec des réacteurs de gravure utilisant des sels d'ammonium par exemple de type SiCoNi et leur sublimation). L'épaisseur de diélectrique des tranchées 107 qui est retirée est par exemple comprise entre environ 5 nm et 15 nm afin de laisser une épaisseur suffisante de diélectrique enterré pour éviter les court-circuits ultérieurs lors des autres étapes de réalisation du dispositif quantique 100. Ainsi, les grilles avant 116 peuvent être réalisées ensuite telles qu'elles recouvrent, en plus de la face supérieure des portions 114, au moins une partie des flancs latéraux de ces portions 114 révélés par la gravure des tranchées d'isolation 107.
Les autres étapes du procédé de réalisation du dispositif quantique 100 précédemment décrites sont ensuite mises en œuvre pour réaliser le dispositif quantique 100 selon le deuxième mode de réalisation.
Dans les exemples de réalisation précédemment décrits, les grilles avant 116 sont réalisées sur la couche active 104 préalablement à la réalisation des régions dopées 128. En variante, il est possible que les grilles avant 116 soient réalisées après les régions 128. Toutefois, afin que les régions 128 soient bien réalisées de manière auto-alignée vis-à-vis de ces grilles avant, des grilles factices (« dummy gates ») peuvent dans ce cas être réalisées préalablement à la réalisation des régions 128, aux emplacements prévus pour les grilles avant 116. Les régions dopées 128 sont ensuite réalisées de manière auto-alignée vis-à-vis de ces grilles factices. Les espaceurs diélectriques latéraux 120 sont alors réalisés puis ces grilles factices sont supprimées et remplacées par les grilles avant 116 définitives.
Claims (14)
1. Dispositif quantique (100) comprenant au moins :
- un substrat de type semi-conducteur sur isolant comprenant une couche diélectrique enterrée (106) disposée entre une couche active (104) de semiconducteur et une couche support (102) de semi-conducteur ;
- un premier composant quantique (112, 124) formant un premier qubit et comprenant au moins :
- une première région de confinement quantique formée par au moins une première portion (114) de la couche active (104) ;
- des premiers réservoirs de porteurs de charges électriques formés par des deuxièmes portions (118) de la couche active (104) entre lesquelles la première portion (114) de la couche active (104) est disposée ;
- une première grille avant (116) recouvrant au moins la première portion (114) de la couche active (104) ;
- des premiers espaceurs diélectriques latéraux (120) disposés autour de la première grille avant (116) et recouvrant des troisièmes portions (122) de la couche active (104) qui forment des premières régions d'accès chacune interposée entre l'une des deuxièmes portions (118) de la couche active (104) et la première portion (114) de la couche active (104) ;
- au moins un transistor FET (130) comprenant des régions de canal (132), de source et de drain (138) formées dans la couche active (104), une deuxième grille avant (134) recouvrant au moins la région de canal (132), et des deuxièmes espaceurs diélectriques latéraux (136) disposés autour de la deuxième grille avant (134) et recouvrant des régions d'extension de source et de drain (137) ;
et dans lequel une largeur des premiers espaceurs diélectriques latéraux (120) est supérieure à celle des deuxièmes espaceurs diélectriques latéraux (136).
2. Dispositif quantique (100) selon la revendication 1, dans lequel le substrat est de type FD-SOI.
3. Dispositif quantique (100) selon l'une des revendications précédentes, dans lequel :
- la largeur des premiers espaceurs diélectriques latéraux (120) est comprise entre environ 20 nm et 50 nm, et/ou
- la largeur des deuxièmes espaceurs diélectriques latéraux (136) est comprise entre environ 5 nm et 30 nm, et/ou
- les première et troisièmes portions (114, 122) de la couche active (104) et/ou la région de canal (132) du transistor FET (130) comportent un dopage résiduel inférieur ou égal à environ 1.1016 at/cm3, et/ou,
- les deuxièmes portions (118) de la couche active (104) et/ou les régions de source et de drain (138) du transistor FET (130) comportent un dopage supérieur ou égal à environ 1.1019 at/cm3, et/ou
- les régions d'extension de source et de drain (137) du transistor FET (130) comportent un dopage compris entre environ 3.10 at/cm et 1.10 at/cm.
4. Dispositif quantique (100) selon l'une des revendications précédentes, dans lequel la première grille avant (116) recouvre en outre au moins une partie des flancs latéraux de la première portion (114) de la couche active (104).
5. Dispositif quantique (100) selon l'une des revendications précédentes, dans lequel le transistor FET (130) comporte une grille arrière formée par une première région dopée (127) de la couche support (102) dont au moins une partie est disposée à l'aplomb de la région de canal (132) du transistor FET (130) et dont le niveau de dopage est supérieur ou égal à environ 1.1019 at/cm3.
6. Dispositif quantique (100) selon l'une des revendications précédentes, dans lequel le transistor FET (130) est relié électriquement au composant quantique (112, 124).
7. Dispositif quantique (100) selon l'une des revendications précédentes, comportant en outre au moins un deuxième composant quantique (124) formant un deuxième qubit et couplé au premier composant quantique (112, 124), comprenant au moins :
- une deuxième région de confinement quantique formée par au moins une quatrième portion (114) de la couche active (104) ;
- une troisième grille avant (116) et des troisièmes espaceurs diélectriques latéraux (120) disposés autour de la troisième grille avant (116), et dans lequel :
- l'une des troisièmes portions de la couche active (104) est recouverte par l'un des premiers espaceurs diélectriques latéraux (120) et par l'un des troisièmes espaceurs diélectriques latéraux (120), est disposée entre les première et deuxième régions de confinement quantique (114) et forme une région de couplage (126) entre les première et deuxième régions de confinement quantique (114) ;
- les première et deuxième régions de confinement quantique (114) sont disposées entre les premiers réservoirs de porteurs de charges électriques (118) qui sont communs aux premier et deuxième composants quantiques (124) ;
- la couche support (102) comporte au moins une deuxième région dopée (128) dont au moins une partie est disposée à l'aplomb de la région de couplage (126) entre les première et deuxième régions de confinement quantique (114) et forme une grille arrière de commande du couplage entre les premier et deuxième qubits.
8. Dispositif quantique (100) selon la revendication 7, dans lequel la deuxième région dopée (128) de la couche support (102) comporte un dopage supérieur ou égal à environ 1.1019 at/cm3.
9. Dispositif quantique (100) selon l'une des revendications 7 ou 8, dans lequel la largeur de chacun des premiers et troisièmes espaceurs diélectriques latéraux (120) est supérieure à environ la moitié d'une distance séparant les première et troisième grilles avant (116).
10. Dispositif quantique (100) selon l'une des revendications précédentes, comportant en outre des tranchées d'isolation électrique (107) traversant au moins la couche active (104) et entourant au moins une première zone active incluant au moins le premier composant quantique (112, 124), et entourant au moins une deuxième zone active incluant au moins le transistor FET (130), les tranchées d'isolation électrique (107) entourant la première zone active étant au moins partiellement vides, et les tranchées d'isolation électrique (107) entourant la deuxième zone active étant remplies d'au moins un matériau diélectrique.
11. Procédé de réalisation d'un dispositif quantique (100), comprenant au moins les étapes de :
- réalisation, dans un substrat de type semi-conducteur sur isolant comprenant une couche diélectrique enterrée (106) disposée entre une couche active (104) de semi-conducteur et une couche support (102) de semi-conducteur, d'au moins une première grille avant (116) recouvrant au moins une première portion (114) de la couche active (104) destinée à former une première région de confinement quantique d'au moins un premier composant quantique (112, 124) formant un premier qubit, et d'au moins une deuxième grille avant (134) recouvrant au moins une portion de la couche active (104) destinée à former une région de canal (132) d'au moins un transistor FET(130);
- réalisation de premiers espaceurs diélectriques latéraux (120) autour de la première grille avant (116) et recouvrant des troisièmes portions (122) de la couche active (104) destinées à former des première régions d'accès du premier composant quantique (112,124), et de deuxièmes espaceurs diélectriques latéraux (136) autour de la deuxième grille avant (134) et recouvrant des portions de la couche active destinées à former des régions d'extension de source et de drain (137) du transistor FET (130) ;
- réalisation de premiers réservoirs de porteurs de charges électriques du premier composant quantique (112, 124) dans des deuxièmes portions (118) de la couche active (104) entre lesquelles la première portion (114) de la couche active (104) est disposée et telles que chacune des troisièmes portions (122) de la couche active (104) soit interposée entre l'une des deuxièmes portions (118) de la couche active (104) et la première portion (114) de la couche active (104), et de régions de source et de drain (138) du transistor FET (130).
12. Procédé selon la revendication 11, dans lequel les premiers réservoirs de porteurs de charges électriques du premier composant quantique (112,124) et les régions de source et de drain (138) du transistor FET (130) sont réalisés par la mise en œuvre d'au moins un dopage en utilisant les première et deuxième grilles avant (116, 134) et les premiers et deuxièmes espaceurs diélectriques latéraux (120, 136) comme masque.
13. Procédé selon l'une des revendications 11 ou 12, comportant en outre, avant la réalisation des grilles avant (116, 134), la réalisation de tranchées d'isolation électrique (107) à travers la couche active (104), puis une étape de gravure partielle des tranchées d'isolation électrique (107) disposées autour du premier composant quantique (112, 124).
14. Procédé selon l'une des revendications 11 à 13, dans lequel les étapes réalisant le premier composant quantique (112,124) forment également au moins un deuxième composant quantique (124) formant un deuxième qubit et couplé au premier composant quantique (124), comprenant au moins :
- une deuxième région de confinement quantique formée par au moins une quatrième portion de la couche active ;
- une troisième grille avant et des troisièmes espaceurs diélectriques latéraux disposés autour de la troisième grille avant, les premier et deuxième composants quantiques étant tels que les première et deuxième régions de confinement quantique sont disposées entre les premiers réservoirs de porteurs de charges électriques qui sont communs aux premier et deuxième composants quantiques, et comportant en outre, entre la réalisation des première, deuxième et troisième grilles avant et la réalisation des premiers, deuxièmes et troisièmes espaceurs diélectriques latéraux, un dopage d'au moins une région de la couche support, dont au moins une partie est disposée à l'aplomb de l'une des troisièmes portions de la couche 5 active qui est disposée entre les première et deuxième régions de confinement quantique et destinée à former une région de couplage entre les première et deuxième régions de confinement quantique, ladite région de la couche support formant une grille arrière de commande du couplage entre les premier et deuxième qubits.
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| R. MAURAND ET AL: "A CMOS silicon spin qubit", NATURE COMMUNICATIONS, vol. 7, 24 November 2016 (2016-11-24), GB, pages 13575, XP055481105, ISSN: 2041-1723, DOI: 10.1038/ncomms13575 * |
| ROTTA DAVIDE ET AL: "Maximum density of quantum information in a scalable CMOS implementation of the hybrid qubit architecture", QUANTUM INFORMATION PROCESSING, KLUWER ACADEMIC, DORDRECHT, NL, vol. 15, no. 6, 21 March 2016 (2016-03-21), pages 2253 - 2274, XP035929304, ISSN: 1570-0755, [retrieved on 20160321], DOI: 10.1007/S11128-016-1282-3 * |
| WENG ET AL: "Feasible approach for processes integration of CMOS transistor gate/side-wall spacer patterning fabrication", MICROELECTRONICS AND RELIABILITY, ELSEVIER SCIENCE LTD, GB, vol. 50, no. 12, 1 December 2010 (2010-12-01), pages 1951 - 1960, XP027526318, ISSN: 0026-2714, [retrieved on 20100803] * |
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