FR3033665A1 - Transistor a electron unique et son procede de realisation - Google Patents

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Abstract

Transistor à électron unique (100) comportant au moins : - des premières portions de semi-conducteur (106, 108) formant des régions de source et de drain, - une deuxième portion de semi-conducteur (110) formant au moins un îlot quantique, - des troisièmes portions de semi-conducteur (112, 114) formant des jonctions tunnels entre la deuxième portion de semi-conducteur et les premières portions de semi-conducteur, - une grille (120) et un diélectrique de grille (118) disposés au moins sur la deuxième portion de semi-conducteur, dans lequel une épaisseur de chacune des premières portions de semi-conducteur est supérieure à celle de la deuxième portion de semi-conducteur, et dans lequel une épaisseur de la deuxième portion de semi-conducteur est supérieure à celle de chacune des troisièmes portions de semi-conducteur.

Description

1 TRANSISTOR A ELECTRON UNIQUE ET SON PROCEDE DE REALISATION DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne un transistor à électron unique, également appelé SET (« Single-Electron Transistor ») ou transistor à trou unique ou SHT (« Single-Hole Transistor »), utilisé pour des applications dites mono-électroniques (électronique à un électron ou à un trou), ainsi qu'un procédé de réalisation d'un tel transistor. L'invention peut s'appliquer notamment au domaine de l'électronique quantique, de la spintronique, ou encore au domaine de l'informatique quantique lorsque le transistor SET est utilisé en tant que bit quantique (Obit). L'électronique à un électron fait appel à des dispositifs dans lesquels le passage du courant s'explique par la quantification de la charge. Le principe de ces dispositifs, appelé blocage de Coulomb, est d'associer l'effet tunnel et l'interaction Coulombienne. Le dispositif mono-électronique le plus simple, appelé boîte quantique, comporte deux réservoirs d'électrons / trous entre lesquels se trouve un îlot métallique ou semi-conducteur, appelé îlot quantique, isolé des réservoirs d'électrons / trous. L'interaction Coulombienne entre les charges réparties sur l'îlot et dans les réservoirs se traduit par un couplage capacitif. Un courant peut s'établir entre les réservoirs en passant par l'îlot si la probabilité de passage d'un électron depuis un réservoir jusqu'à l'îlot par effet tunnel est non-nulle et si deux états de l'îlot avec N et N+1 électrons sont énergétiquement accessibles. La charge portée par l'îlot peut donc uniquement varier par multiples de la charge élémentaire ±e. Une telle boîte quantique, qui forme un atome artificiel, est notamment utilisée dans le domaine de l'informatique quantique pour former des bits quantiques, ou qbit, de la spintronique, et de l'électronique quantique pour former des transistors SET. Un transistor SET est constitué d'un îlot quantique, formant la région de canal du transistor, isolé de la source et du drain (qui forment les réservoirs d'électrons / trous) par deux barrières tunnel, ou jonctions tunnel. L'îlot quantique est couplé de 3033665 2 manière capacitive avec une électrode de grille permettant de contrôler le passage du courant à travers l'îlot quantique, comme pour un transistor MOSFET. Cette capacité est une vraie capacité électrostatique et non pas une jonction tunnel, l'oxyde de grille étant suffisamment épais pour empêcher le courant de passer par effet tunnel depuis la grille 5 vers l'îlot quantique. La difficulté pour réaliser un tel transistor SET réside dans la fabrication de l'îlot quantique (contrôle de sa position et de sa géométrie) et la création des barrières tunnel. L'îlot quantique et les jonctions tunnel d'un transistor SET peuvent être 10 réalisés par une oxydation d'une portion de semi-conducteur, par exemple un nanofil de silicium, formant le canal reliant la source au drain. Le document Zhuang et al., « Silicon single-electron quantum-dot transistor switch operating at room temperature », APL, 72(10), pp. 1205-1207, 1998, décrit la réalisation d'îlots quantiques reposant sur l'utilisation des variations présentes dans la largeur du canal obtenu par lithographie par 15 faisceau électronique ou optique. Ces variations peuvent par exemple être générées par la rugosité de la résine utilisée lors de la lithographie. Lors de l'oxydation, ces variations sont amplifiées. Si l'oxydation se poursuit suffisamment longtemps, une série d'îlots quantiques séparés par des constrictions apparaissent. Seul le plus petit des îlots quantiques formés semble contrôler le comportement du dispositif.
20 L'avantage principal d'une telle oxydation est sa simplicité de mise en oeuvre. De plus, cette oxydation permet d'obtenir une réduction des dimensions de l'îlot quantique, diminuant ainsi sa capacité totale, et augmentant la température de fonctionnement du transistor (par exemple à 300 K). La mise en oeuvre d'une telle oxydation permet de plus l'obtention d'îlots à très faible capacité.
25 Toutefois, la réalisation des îlots quantiques par oxydation n'offre aucun réel contrôle sur le nombre d'îlots quantiques créés, sur leur position, et sur leurs dimensions. Cette technique de réalisation est donc peu adaptée pour une mise en oeuvre à l'échelle industrielle. Le document ONO et al., « Fabrication method for IC-oriented Si single- electron transistors », IEEE TED, pp. 147-153, 2000, décrit une autre technique de 3033665 3 réalisation de transistors SET, appelée méthode PADOX (« PAttern-Dependent OXidation ») permettant la formation des îlots quantiques. Cette méthode est basée sur le fait que l'oxydation se forme préférentiellement au niveau des jonctions entre des structures différentes. Il est ainsi possible d'exercer un certain contrôle sur la localisation 5 de ces jonctions, et donc sur les caractéristiques des îlots formés. Comme précédemment, cette approche met en oeuvre une oxydation thermique. Dans cette méthode, une première portion de silicium dont l'épaisseur peut typiquement être de quelques dizaines de nanomètres est gravée. Ensuite, par lithographie/gravure, la partie centrale de la portion est amincie, créant ainsi des jonctions au niveau des différences 10 d'épaisseurs entre la partie centrale et les parties adjacentes de la portion de semi- conducteur. Une étape d'oxydation est ensuite mise en oeuvre afin de réduire la dimension de la partie centrale et faire apparaître un îlot quantique de silicium et deux barrières tunnel aux deux extrémités de cet îlot. Si cette méthode permet d'obtenir un meilleur contrôle de la position 15 de l'îlot quantique, elle reste basée sur une oxydation qui est relativement longue pour obtenir des îlots quantiques de faibles dimensions. De plus, quelle que soit la méthode utilisée pour leur réalisation, les transistors SET de l'art antérieur permettent d'avoir un blocage de Coulomb sur peu de niveaux, ce qui se traduit par une caractéristique ID(Vg) (courant de drain en fonction de 20 la tension de grille) comportant pas ou peu de variations, c'est-à-dire correspondant à une fonction monotone ou ayant peu de variations, par exemple un ou deux changements du sens de variation. Or cela peut engendrer des difficultés sur le fonctionnement du transistor, notamment à température ambiante. EXPOSÉ DE L'INVENTION 25 Un but de la présente invention est de proposer un transistor à électron unique, ou transistor SET, dont la structure soit compatible pour une réalisation via la mise en oeuvre d'étapes technologiques de la technologie CMOS et n'impliquant pas nécessairement la mise en oeuvre d'une étape d'oxydation pour former un îlot quantique, et ayant un meilleur fonctionnement notamment à température ambiante.
3033665 4 Pour cela, la présente invention propose un transistor à électron unique comportant au moins : - des premières portions de semi-conducteur formant des régions de source et de drain, 5 - une deuxième portion de semi-conducteur formant au moins un îlot quantique, - des troisièmes portions de semi-conducteur formant des jonctions tunnels entre la deuxième portion de semi-conducteur et les premières portions de semiconducteur, 10 - une grille et un diélectrique de grille disposés au moins sur la deuxième portion de semi-conducteur, dans lequel une épaisseur de chacune des premières portions de semi- conducteur est supérieure à celle de la deuxième portion de semi-conducteur, et dans lequel une épaisseur de la deuxième portion de semi-conducteur est supérieure à celle de 15 chacune des troisièmes portions de semi-conducteur. Contrairement aux transistors SET de l'art antérieur, le transistor SET selon l'invention a une structure pouvant être réalisée selon un schéma d'intégration similaire à ceux utilisés pour les technologies CMOS de la micro-électronique qui présentent un fort niveau de maturité. Le transistor SET selon la présente invention peut 20 donc être facilement intégré avec des transistors MOSFET par exemple pour des applications hybrides SET-FET (logique multi-valuée par exemple). Contrairement aux transistors SET de l'art antérieur, le transistor selon l'invention n'implique pas forcément la mise en oeuvre d'étape d'oxydation pour former l'îlot quantique et les jonctions tunnel, et la position et la géométrie de l'îlot quantique peuvent être parfaitement contrôlées 25 puisqu'un tel transistor peut être réalisé uniquement à partir d'étapes de dépôt, photolithographie et gravure. Un tel transistor SET est parfaitement compatible avec les lois de miniaturisation de la technologie CMOS (loi de Moore) visant à réduire à la fois les épaisseurs des films de semi-conducteur utilisés et la longueur de grille, la structure d'un 30 tel transistor pouvant être très compacte et permettre par exemple de réaliser l'îlot 3033665 5 quantique avec une épaisseur de quelques nanomètres et une longueur de grille de quelques nanomètres. Le transistor SET selon l'invention peut être envisagé comme une brique de base de l'électronique quantique.
5 Dans le transistor SET selon l'invention, du fait que les épaisseurs des troisièmes portions qui forment les jonctions tunnel sont inférieures à celle de la deuxième portion qui forme l'îlot quantique, les hauteurs des barrières formées par ces troisièmes portions de semi-conducteur de chaque côté de l'îlot quantique, qui forme un puits quantique, sont donc augmentées par rapport aux transistors SET de l'art antérieur 10 dont les îlots sont formés par oxydation. Cela a pour effet d'augmenter l'énergie de charge dans l'îlot quantique du transistor SET et d'augmenter le nombre de niveaux d'énergie possibles dans l'îlot quantique. Cela se traduit également par une caractéristique ID(Vg) du transistor ayant un plus grand nombre de changements de sens de variation. Cela a pour conséquence d'améliorer le fonctionnement du transistor SET à 15 température ambiante tout en maitrisant parfaitement la localisation de l'îlot quantique. Les épaisseurs des différents éléments du transistor, et notamment des différentes portions de semi-conducteur du transistor, correspondent aux dimensions de ces éléments qui sont sensiblement perpendiculaires à un plan principal d'un substrat sur lequel le transistor est réalisé. Les épaisseurs des différentes portions de semi-conducteur 20 du transistor correspondent également aux dimensions de ces portions qui sont sensiblement perpendiculaires à un plan qui inclut les premières, deuxième et troisièmes portions de semi-conducteur. Les premières, deuxième et troisièmes portions de semi-conducteur peuvent être alignées les unes avec les autres, et être juxtaposées telles que la deuxième 25 portion de semi-conducteur est disposée entre les troisièmes portions de semi- conducteur et telles que chacune des troisièmes portions de semi-conducteur est disposée entre la deuxième portion de semi-conducteur et l'une des premières portions de semi-conducteur. Le transistor peut comporter en outre des espaceurs diélectriques 30 disposés sur les troisièmes portions de semi-conducteur et contre des flancs latéraux de 3033665 6 la grille, du diélectrique de grille et d'une partie de la deuxième portion de semiconducteur. L'épaisseur de la deuxième portion de semi-conducteur peut être comprise entre environ 2 nm et 15 nm, et avantageusement entre environ 2 nm et 5 nm 5 pour un fonctionnement optimal, et/ou l'épaisseur de chacune des troisièmes portions de semi-conducteur peut être comprise entre environ 1 nm et 5 nm, et avantageusement entre environ 1 nm et 2 nm pour un fonctionnement optimal, et/ou une longueur des troisièmes portions de semi-conducteur, qui correspond à une distance entre la deuxième portion de semi-conducteur et l'une des premières portions de semi-conducteur, peut 10 être comprise entre environ 10 nm et 40 nm, et/ou une longueur de la deuxième portion de semi-conducteur, qui correspond à une distance entre les troisièmes portions de semiconducteur, est inférieure ou égale à environ 10 nm. Avec une telle longueur et une telle épaisseur des troisièmes portions de semi-conducteur, l'îlot quantique formé par la deuxième portion de semi-conducteur est bien isolé des source et drain du transistor 15 formés par les premières portions de semi-conducteur, ce qui permet d'éviter des perturbations engendrées par les réservoirs d'électrons formés par les source et drain sur des électrons présents dans l'îlot quantique. De plus, une telle longueur et une telle épaisseur de la deuxième portion de semi-conducteur confèrent au transistor une bonne efficacité de fonctionnement.
20 Une différence entre l'épaisseur de la deuxième portion de semi- conducteur et l'épaisseur de chacune des troisièmes portions de semi-conducteur peut être comprise entre environ 1 nm et 10 nm. Une largeur de chacune des deuxième et troisièmes portions de semi- conducteur peut être inférieure ou égale à environ 10 nm. La largeur des deuxième et 25 troisièmes portions de semi-conducteur correspond à la dimension de ces portions qui est perpendiculaire à la longueur et à l'épaisseur de ces portions. Le semi-conducteur des troisièmes portions de semi-conducteur peut être amorphe. Cela permet de renforcer l'isolation entre l'îlot quantique formé par la deuxième portion de semi-conducteur et les régions de source et de drain formées par les 30 premières portions de semi-conducteur.
3033665 7 La grille et le diélectrique de grille peuvent recouvrir des flancs latéraux, notamment deux flancs latéraux, de la deuxième portion de semi-conducteur. Le transistor comporte dans ce cas une structure de type « Tri-Gate », ou « Omega-Gate » dans laquelle la grille et le diélectrique de grille recouvrent trois côtés, ou trois faces, de la 5 deuxième portion de semi-conducteur, ce qui facilite le couplage électrostatique de la grille avec l'îlot quantique formé par la deuxième portion de semi-conducteur. Les premières, deuxième et troisièmes portions de semi-conducteur peuvent être disposées sur une couche diélectrique enterrée d'un substrat de type semiconducteur sur isolant.
10 L'invention concerne également un procédé de réalisation d'un transistor à électron unique, comportant au moins les étapes suivantes : - réalisation de premières portions de semi-conducteur formant des régions de source et de drain, - réalisation d'une deuxième portion de semi-conducteur formant au 15 moins un îlot quantique, - réalisation de troisièmes portions de semi-conducteur formant des jonctions tunnels entre la deuxième portion de semi-conducteur et les premières portions de semi-conducteur, - réalisation d'une grille et d'un diélectrique de grille disposés au moins 20 sur la deuxième portion de semi-conducteur, dans lequel une épaisseur de chacune des premières portions de semiconducteur est supérieure à celle de la deuxième portion de semi-conducteur, et dans lequel une épaisseur de la deuxième portion de semi-conducteur est supérieure à celle de chacune des troisièmes portions de semi-conducteur.
25 Un tel procédé peut être mis en oeuvre sans avoir d'étape d'oxydation de semi-conducteur pour former l'îlot quantique et les jonctions tunnel du transistor. Les différentes portions de semi-conducteur peuvent notamment être réalisées par des étapes de dépôt, de photolithographie et de gravure. Le procédé peut comporter en outre une étape de réalisation 30 d'espaceurs diélectriques disposés sur les troisièmes portions de semi-conducteur et 3033665 8 contre des flancs latéraux de la grille, du diélectrique de grille et d'une partie de la deuxième portion de semi-conducteur. Dans un premier mode de réalisation, le procédé peut comporter en outre une première étape de réalisation d'un élément semi-conducteur d'épaisseur égale 5 à celle de la deuxième portion de semi-conducteur, comportant des premières et troisièmes parties à partir desquelles les premières et troisièmes portions de semiconducteur sont destinées à être réalisées, et dont une deuxième partie forme la deuxième portion de semi-conducteur, et dans lequel : - la grille et le diélectrique de grille peuvent être réalisés au moins sur la 10 deuxième portion de semi-conducteur, puis - les premières et troisièmes parties de l'élément semi-conducteur peuvent être partiellement gravées telles que leurs épaisseurs soient égales à celles des troisièmes portions de semi-conducteur, les troisièmes parties gravées de l'élément semiconducteur formant les troisièmes portions de semi-conducteur, puis 15 - les espaceurs diélectriques peuvent être réalisés sur les troisièmes portions de semi-conducteur, puis - les premières portions de semi-conducteur sont réalisées à partir des premières parties de l'élément semi-conducteur. Dans un deuxième mode de réalisation, le procédé peut comporter en 20 outre une première étape de réalisation d'un élément semi-conducteur d'épaisseur égale à celle de la deuxième portion de semi-conducteur, comportant des premières et troisièmes parties à partir desquelles les premières et troisièmes portions de semiconducteur sont destinées à être réalisées, et dont une deuxième partie forme la deuxième portion de semi-conducteur, et dans lequel : 25 - la grille et le diélectrique de grille peuvent être réalisés au moins sur la deuxième portion de semi-conducteur, puis - des espaceurs temporaires peuvent être réalisés sur les troisièmes parties de l'élément semi-conducteur, puis - les premières portions de semi-conducteur peuvent être réalisées à 30 partir des premières parties de l'élément semi-conducteur, puis 3033665 9 - les espaceurs temporaires peuvent être retirés, puis - les troisièmes parties de l'élément semi-conducteur peuvent être partiellement gravées telles que leurs épaisseurs soient égales à celles des troisièmes portions de semi-conducteur, les troisièmes parties gravées de l'élément semi- 5 conducteur formant les troisièmes portions de semi-conducteur, puis - les espaceurs diélectriques peuvent être réalisés sur les troisièmes portions de semi-conducteur. Le procédé selon ce deuxième mode de réalisation a notamment pour avantage, par rapport au premier mode de réalisation, de ne pas graver les premières 10 parties de l'élément semi-conducteur lors de la gravure formant les troisièmes portions de semi-conducteur qui représente une contrainte car l'épaisseur restante des premières parties de l'élément semi-conducteur doit être suffisante pour pouvoir réaliser ensuite, par exemple par épitaxie, les premières portions de semi-conducteur. Un tel procédé permet donc de réaliser des jonctions tunnel plus fines, par exemple d'épaisseur 15 comprise entre environ 1 nm et 5 nm, conférant une meilleure isolation de l'îlot quantique vis-à-vis des source et drain du transistor. Dans le procédé selon ce deuxième mode de réalisation, les premières portions de semi-conducteur sont réalisées avant les troisièmes portions de semi-conducteur. Dans un troisième mode de réalisation, le procédé peut comporter en 20 outre une première étape de réalisation d'un élément semi-conducteur d'épaisseur supérieure à celle de la deuxième portion de semi-conducteur, comportant des premières, deuxième et troisièmes parties à partir desquelles les premières, deuxième et troisièmes portions de semi-conducteur sont destinées à être réalisées, et dans lequel : - une grille temporaire peut être réalisée au moins sur la deuxième 25 partie de l'élément semi-conducteur, puis - des espaceurs temporaires peuvent être réalisés sur les troisièmes parties de l'élément semi-conducteur, puis - les premières portions de semi-conducteur peuvent être réalisées à partir des premières parties de l'élément semi-conducteur, puis 30 - la grille temporaire peut être retirée, puis 3033665 10 - la deuxième partie de l'élément semi-conducteur peut être partiellement gravée telle que son épaisseur soit égale à celle de la deuxième portion de semi-conducteur, la deuxième partie gravée de l'élément semi-conducteur formant la deuxième portion de semi-conducteur, puis 5 - la grille et le diélectrique de grille peuvent être réalisés au moins sur la deuxième portion de semi-conducteur, puis - les espaceurs temporaires peuvent être retirés, puis - les troisièmes parties de l'élément semi-conducteur peuvent être partiellement gravées telles que leurs épaisseurs soient égales à celles des troisièmes 10 portions de semi-conducteur, les troisièmes parties gravées de l'élément semi- conducteur formant les troisièmes portions de semi-conducteur, puis - les espaceurs diélectriques peuvent être réalisés sur les troisièmes portions de semi-conducteur. Comme pour le deuxième mode de réalisation, le procédé selon ce 15 troisième mode de réalisation a notamment pour avantage, par rapport au premier mode de réalisation, de ne pas graver les premières parties de l'élément semi-conducteur lors de la gravure formant les troisièmes portions de semi-conducteur. Un tel procédé permet donc de réaliser des jonctions tunnel plus fines, par exemple d'épaisseur comprise entre environ 1 nm et 3 nm, conférant une meilleure isolation de l'îlot quantique vis-à-vis des 20 source et drain du transistor. De plus, le procédé selon ce troisième mode de réalisation a également pour avantage de définir l'épaisseur de la deuxième portion de semiconducteur lors d'une étape spécifique, par exemple par un amincissement, n'impactant pas les premières et troisièmes portions de semi-conducteur, ce qui permet de bien contrôler l'épaisseur de l'îlot quantique réalisé.
25 Dans une variante de ce troisième mode de réalisation, les étapes de retrait de la grille temporaire, de gravure de la deuxième partie de l'élément semiconducteur et de réalisation de la grille et du diélectrique de grille peuvent être mises en oeuvre après l'étape de réalisation des espaceurs diélectriques. Pour le deuxième ou le troisième mode de réalisation (ou la variante du 30 troisième mode de réalisation), le procédé peut comporter en outre une étape 3033665 11 d'amorphisation des troisièmes parties de l'élément semi-conducteur mise en oeuvre entre l'étape de retrait des espaceurs temporaires et l'étape de gravure partielle des troisièmes parties de l'élément semi-conducteur ou entre l'étape de gravure partielle des troisièmes parties de l'élément semi-conducteur et l'étape de réalisation des espaceurs 5 diélectriques. Dans un quatrième mode de réalisation, le procédé peut comporter en outre une première étape de réalisation d'un élément semi-conducteur d'épaisseur supérieure à celle de la deuxième portion de semi-conducteur, comportant des premières, deuxième et troisièmes parties à partir desquelles les premières, deuxième et 10 troisièmes portions de semi-conducteur sont destinées à être réalisées, et dans lequel : - une grille temporaire peut être réalisée au moins sur la deuxième partie de l'élément semi-conducteur, puis - les premières et troisièmes parties de l'élément semi-conducteur peuvent être partiellement gravées telles que leurs épaisseurs soient égales à celles des 15 troisièmes portions de semi-conducteur, les troisièmes parties gravées de l'élément semi- conducteur formant les troisièmes portions de semi-conducteur, puis - les espaceurs diélectriques peuvent être réalisés sur les troisièmes portions de semi-conducteur, puis - les premières portions de semi-conducteur peuvent être réalisées à 20 partir des premières parties de l'élément semi-conducteur, puis - la grille temporaire peut être retirée, puis - la deuxième partie de l'élément semi-conducteur peut être partiellement gravée telle que son épaisseur soit égale à celle de la deuxième portion de semi-conducteur, la deuxième partie gravée de l'élément semi-conducteur formant la 25 deuxième portion de semi-conducteur, puis - la grille et le diélectrique de grille peuvent être réalisés au moins sur la deuxième portion de semi-conducteur. Le procédé selon ce quatrième mode de réalisation a pour avantage de définir l'épaisseur de la deuxième portion de semi-conducteur lors d'une étape 30 spécifique, par exemple un amincissement, n'impactant pas les premières et troisièmes 3033665 12 portions de semi-conducteur, ce qui permet de bien contrôler l'épaisseur de l'îlot quantique réalisé. Les premières portions de semi-conducteur peuvent être réalisées par épitaxie.
5 L'élément semi-conducteur peut être réalisé en gravant une couche superficielle de semi-conducteur d'un substrat de type semi-conducteur sur isolant. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en 10 faisant référence aux dessins annexés sur lesquels : - la figure 1 représente schématiquement une vue en coupe de profil d'un transistor à électron unique, objet de la présente invention, selon un mode de réalisation particulier ; - la figure 2 représente schématiquement une vue en coupe de profil de 15 plusieurs transistors à électron unique, objets de la présente invention, réalisés sur un même substrat et reliés en série les uns aux autres ; - les figures 3A à 3F représentent schématiquement les étapes d'un procédé de réalisation d'un transistor à électron unique, objet de la présente invention, selon un premier mode de réalisation ; 20 - les figures 4A à 4G représentent schématiquement les étapes d'un procédé de réalisation d'un transistor à électron unique, objet de la présente invention, selon un deuxième mode de réalisation ; - les figures 5A à 5E représentent schématiquement les étapes d'un procédé de réalisation d'un transistor à électron unique, objet de la présente invention, 25 selon un troisième mode de réalisation. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
3033665 13 Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner 5 entre elles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère tout d'abord à la figure 1 qui représente une vue en coupe de profil d'un transistor à électron unique 100, ou SET, selon un mode de réalisation particulier.
10 Le transistor 100 est réalisé à partir d'un substrat de type semi- conducteur sur isolant, par exemple de type SOI et comportant une couche massive 102 de semi-conducteur, par exemple en silicium et formant le support mécanique du transistor 100, sur laquelle est disposée une couche diélectrique enterrée 104, également appelée BOX pour « Buried OXide », comportant par exemple de l'oxyde de silicium. Le 15 substrat comporte initialement une couche superficielle de semi-conducteur disposée sur la couche diélectrique enterrée 104 et à partir de laquelle une région active du transistor 100 est réalisée. La région active du transistor 100 comporte : - des premières portions de semi-conducteur 106 et 108 formant 20 respectivement la source et le drain du transistor 100; - une deuxième portion de semi-conducteur 110 correspondant à un îlot quantique du transistor 100; - des troisièmes portions de semi-conducteur 112 et 114 chacune formant une jonction tunnel entre la deuxième portion de semi-conducteur 110 et l'une 25 des premières portions de semi-conducteur 106 et 108. Les portions de semi-conducteurs 106 à 114 comportent par exemple du silicium et/ou du germanium et/ou du SiGe et/ou de l'InGaAs et/ou de l'InP et/ou tout autre matériau III-V.
3033665 14 Le transistor 100 comporte également un diélectrique de grille 118 disposé notamment sur la deuxième portion de semi-conducteur 110. Le diélectrique de grille 118 comporte par exemple du Si02 ou un diélectrique à forte permittivité (« HighK ») tel que du Hf02, du Zr02, du Ti02, de l'A1203, etc. Une grille 120, par exemple 5 métallique, est disposée sur le diélectrique de grille 118. Sur l'exemple de la figure 1, la grille 120 et les premières portions de semi-conducteur 106, 108 sont recouvertes par des portions de siliciure 122 formant les contacts électriques du transistor 100. Le transistor 100 comporte en outre des espaceurs diélectriques 124 10 comprenant par exemple du nitrure ou de l'oxyde de silicium, ou du SiBCN, et qui sont disposés sur les troisièmes portions de semi-conducteur 112, 114. Ces espaceurs diélectriques 124 recouvrent les flancs latéraux de la grille 120 et du diélectrique de grille 118 ainsi que ceux d'une partie de la deuxième portion de semi-conducteur 110. Bien que cela ne soit pas visible sur la figure 1, le diélectrique de grille 15 118 et la grille 120 s'étendent le long de l'axe Y tels que les flancs latéraux de la deuxième portion de semi-conducteur 110 qui sont perpendiculaires à cet axe soient recouverts par le diélectrique de grille 118 et la grille 120 en formant une structure de type « Tri-Gate », ou « Omega-Gate ». La deuxième portion de semi-conducteur 110 comporte une longueur LD 20 (dimension selon l'axe X) égale à la longueur de la grille 120 et qui est par exemple comprise entre environ 3 nm et 15 nm, et par exemple égale à environ 7 nm. Plus cette longueur sera faible, par exemple inférieure ou égale à environ 10 nm, plus l'énergie de charge de l'îlot quantique formé par la deuxième portion de semi-conducteur 110 sera importante. La deuxième portion de semi-conducteur 110 a également une épaisseur TD 25 (dimension selon l'axe Z) qui est par exemple comprise entre environ 2 nm et 15 nm, et par exemple égale à environ 6 nm. Cette épaisseur TD peut être égale ou inférieure à l'épaisseur initiale de la couche superficielle de semi-conducteur du substrat à partir de laquelle la région active du transistor 100 est réalisée. Chacune des troisièmes portions de semi-conducteur 112, 114 30 comporte une longueur Ts égale à la largeur de chaque espaceur diélectrique 124 et qui 3033665 15 est par exemple comprise entre environ 10 nm et 40 nm, et par exemple égale à environ 15 nm, et une épaisseur Tc par exemple comprise entre environ 1 nm et 5 nm, et par exemple égale à 2 nm. Ces troisièmes portions de semi-conducteur 112, 114 forment ainsi des jonctions tunnel permettant à l'îlot quantique formé par la deuxième portion de 5 semi-conducteur d'être bien isolé des source 106 et drain 108 du transistor 100, ce qui permet d'éviter des perturbations engendrées par les réservoirs d'électrons formés par les source 106 et drain 108 sur des électrons présents dans l'îlot quantique 110. Les premières portions de semi-conducteur 106 et 108 comportent une épaisseur TE qui est par exemple comprise entre environ 10 nm et 40 nm, et par exemple 10 égale à environ 25 nm. Une telle épaisseur TE permet de réduire les résistances d'accès aux régions de source et drain du transistor 100 qui sont par exemple comprises entre environ 200 n.u.m et 300 n.u.m. La largeur (dimension selon l'axe Y) de la deuxième portion de semi- conducteur 110 est ici égale à celles des troisièmes portions de semi-conducteur 112, 15 114, et est avantageusement inférieure ou égale à environ 10 nm. La couche diélectrique enterrée 104 comporte par exemple une épaisseur Timm comprise entre environ 10 nm et 400 nm, et par exemple égale à environ 145 nm. Cette épaisseur Timm pourrait être réduite, par exemple comprise entre environ 10 nm et 20 nm, et par exemple égale à environ 15 nm, notamment lorsque le transistor 20 100 comporte une grille arrière formée dans la couche massive 102 et permettant de réaliser une polarisation en face arrière du transistor pour moduler la charge dans l'îlot quantique 110 du transistor 100. Le diélectrique de grille 118 comporte par exemple une épaisseur ToX_GRILLE comprise entre environ 1 nm et 10 nm.
25 Les différents éléments du transistor 100 sont dimensionnés pour obtenir notamment une énergie de charge de l'îlot quantique 100 qui est environ 100 meV supérieure à l'énergie d'activation thermique kT des électrons dans l'îlot quantique 110, qui est par exemple égale à environ 25 meV, et éviter ainsi des changements non désirés de niveaux d'énergie des électrons dans l'îlot quantique 110 qui peuvent 30 apparaîtrent lorsque l'énergie de charge reste proche de 25 meV.
3033665 16 Des simulations de calcul de l'énergie de charge dans l'îlot quantique 110 du transistor 100 sont réalisées ci-dessous pour déterminer l'influence des dimensions des différents éléments du transistor 100 sur cette énergie. Dans ces simulations, les espaceurs diélectrique 124 comportent du nitrure de silicium. Le 5 diélectrique de grille 118 est ici composé de 2 nm de Si02 et 2 nm de Hf02. Les éléments 106, 108, 110, 112 et 114 sont en silicium. La grille 120 est une grille métallique. Une première simulation est réalisée en fixant les dimensions LD = TD = 8 nm, Ts = 10 nm et TOX_GRILLE = 2 nm afin d'évaluer l'influence de l'épaisseur Tc des jonctions tunnel 112, 114 sur l'énergie de charge de l'îlot quantique 110 du transistor 10 100. Tc(nm) 2 3 4 5 6 7 E charge (meV) 47,4 46,4 44,9 42,3 37,6 30,7 Le tableau ci-dessus montre une augmentation claire de l'énergie de charge lorsque l'épaisseur Tc des jonctions tunnel 112, 114 diminue du fait qu'une 15 réduction de cette épaisseur Tc des jonctions tunnels 112, 114 se trouvant de chaque côté de l'îlot quantique 110 augmente la hauteur de barrière de chaque côté de l'îlot quantique 110. Une deuxième simulation est réalisée en fixant les dimensions LD = TD = 8 nm, Tc = 3 nm et TOX_GRILLE = 3 nm afin d'évaluer l'influence de la longueur Ts des 20 jonctions tunnel 112, 114 sur l'énergie de charge de l'îlot quantique 110 du transistor 100. Ts ( n m) 4 5 6 7 8 9 10 11 E charge (meV) 45,3 46,46 47,17 47,7 48,1 48,37 48,56 48,71 Ts ( n m) 12 13 14 3033665 17 E charge (meV) 48,82 48,9 48,97 Le tableau ci-dessus montre une augmentation de l'énergie de charge lorsque la longueur Ts des jonctions tunnel 112, 114 augmente du fait qu'une augmentation de cette longueur Ts des jonctions tunnels 112, 114 se trouvant de chaque côté de l'îlot quantique 110 augmente l'isolation de l'îlot quantique 110 vis-à-vis des 5 réservoirs d'électrons formés par les régions de source 106 et de drain 108 du transistor 100. Cette augmentation devient toutefois très faible à partir de Ts = 10 nm. Une troisième simulation est réalisée en fixant les dimensions LD = 8 nm, TD = 5 nm, Tc = 3 nm et Ts = 10 nm afin d'évaluer l'influence de l'épaisseur TOX_GRILLE du diélectrique de grille 118 sur l'énergie de charge de l'îlot quantique 110 du transistor 10 100. ToX_GRILLE (nm) 1 2 3 4 5 6 7 8 E charge (meV) 54,78 64,51 71 75,1 78,37 80,57 82,48 83,6 Le tableau ci-dessus montre que plus l'épaisseur TOX_GRILLE est importante, plus l'énergie de charge dans l'îlot quantique 110 augmente. L'épaisseur 15 Tox_GRILLE est donc choisie de préférence suffisamment grande pour éviter une perturbation des électrons présents dans l'îlot quantique 110 par la grille 120, et favoriser l'effet mono-électronique dans le transistor 100. Plusieurs transistors 100 peuvent être avantageusement réalisés les uns à côté des autres sur un même substrat et tels qu'ils soient reliés électriquement en série 20 les uns aux autres. La figure 2 représente quatre transistors 100 chacun similaire à celui précédemment décrit en liaison avec la figure 1. Dans cette configuration, les premières portions de semi-conducteur 106, 108 se trouvant entre deux transistors 100 disposés côte à côte sont communes à ces deux transistors et forment donc à la fois la région de drain de l'un des deux transistors et la région de source de l'autre des deux transistors. La 25 longueur (dimension selon l'axe X) d'une telle première portion 106, 108 est par exemple comprise entre environ 50 nm et plusieurs centaines de nm, et par exemple égale à environ 50 nm.
3033665 18 Un procédé de réalisation du transistor 100 selon un premier mode de réalisation est décrit ci-dessous en liaison avec les figures 3A à 3F. Ce procédé est mis en oeuvre à partir d'un substrat SOI comportant la couche massive de semi-conducteur 102 (non visible sur les figures 3A à 3F), la couche 5 diélectrique enterrée 104 et la couche superficielle de semi-conducteur référencée 105 sur la figure 3A et comportant par exemple du silicium et/ou du germanium et/ou du SiGe et/ou de l'InGaAs et/ou de l'InP et/ou tout autre matériau III-V. L'épaisseur de la couche superficielle 105 est ici égale à l'épaisseur de l'îlot quantique du transistor 100 destiné à être réalisé, c'est-à-dire égale à l'épaisseur TD de la deuxième portion de semi-conducteur 10 110 du transistor 100 précédemment décrit en liaison avec la figure 1. La couche 105 est gravée afin que des portions restantes de cette couche 105 forment des nanofils de semi-conducteur 126, c'est-à-dire des portions chacune de forme allongée comportant leur plus grande dimension (longueur) dans le plan principal du substrat (plan (X,Y)). Sur la figure 3B, la longueur des nanofils 126 15 correspond à la dimension parallèle à l'axe X, la largeur des nanofils 126 correspond à la dimension parallèle à l'axe Y et l'épaisseur des nanofils 126 (égale à celle de l'épaisseur TD de la deuxième portion de semi-conducteur 110) correspond à la dimension parallèle à l'axe Z. De manière avantageuse, la largeur W des nanofils 126, qui est égale à celle de la deuxième portion de semi-conducteur 110 et à celles des troisièmes portions de semi- 20 conducteur 112, 114, est inférieure ou égale à environ 10 nm, et par exemple égale à environ 5 nm. Dans l'exemple décrit ici, la gravure mise en oeuvre pour graver la couche 105 grave également une partie de l'épaisseur de la couche diélectrique enterrée 104 selon le motif des nanofils 126, en formant également un léger retrait du matériau 25 diélectrique de la couche 104 sous les bords des nanofils 126. Cette sur-gravure n'est pas obligatoire mais améliore le couplage électrostatique de la grille 120. Chacun des nanofils 126 est ici destiné à servir à la réalisation d'un transistor à électron unique 100, et comporte des premières parties 128, 130 à partir desquelles les premières portions de semi-conducteur 106, 108 sont destinées à être 30 réalisées, des troisièmes parties 132, 134 à partir desquelles les troisièmes portions de 3033665 19 semi-conducteur 112, 114 sont destinées à être réalisées, et une deuxième partie formant la deuxième portion de semi-conducteur 110 (ces différentes parties sont visibles à partir de la figure 3C). Dans la suite de la description, la réalisation d'un seul transistor 100 est 5 décrite. Après cette gravure, les matériaux du diélectrique de grille 118 et de la grille 120 sont déposés. Un masque dur 116 est alors réalisé sur ces couches de matériaux qui sont ensuite gravées selon le motif du masque dur qui correspond à celui de la grille du transistor 100 (figure 3C). La grille ainsi réalisée est disposée notamment sur la 10 deuxième portion de semi-conducteur 110 destinée à former l'îlot quantique du transistor 100. Ces étapes formant la grille du transistor 100 sont identiques aux étapes classiques de réalisation d'une grille d'un transistor CMOS. Bien que cela ne soit pas visible sur la figure 3C, le diélectrique de grille 118 et la grille 120 s'étendent le long de l'axe Y tels que les flancs latéraux de la deuxième 15 portion de semi-conducteur 110 qui sont perpendiculaires à cet axe soient recouverts par le diélectrique de grille 118 et la grille 120 en formant une structure de type « Tri-Gate », ou « Omega-Gate ». Les parties du nanofil 126 qui ne sont pas recouvertes par la grille 120 et le diélectrique de grille 118, c'est-à-dire les parties 128, 130, 132 et 134, sont ensuite 20 partiellement gravées dans le sens de leurs épaisseurs de façon à ne conserver qu'une épaisseur de semi-conducteur égale à l'épaisseur Tc des troisièmes portions de semiconducteur 112, 114 formées par cette gravure (figure 3D). Les troisièmes portions de semi-conducteur 112, 114 ainsi réalisées forment des constrictions destinées à servir de barrières tunnel entre l'îlot quantique 110 et les régions de source 106 et de drain 108 du 25 transistor 100. Cette épaisseur restante de semi-conducteur est également choisie pour que les premières parties 128, 130 gravées aient une épaisseur suffisante pour qu'une épitaxie puisse être mise en oeuvre à partir de ces parties 128, 130 gravées pour former les premières portions de semi-conducteur 106, 108.
3033665 20 Dans les technologies CMOS usuelles en film mince (comme la technologie FDS01 par exemple), une telle gravure de la couche active semi-conductrice est au contraire à éviter car cela poserait des problèmes de résistances d'accès pouvant dégrader les performances des dispositifs MOSFET.
5 Après cette gravure, les espaceurs diélectriques 124 sont réalisés sur les troisièmes portions 112, 114, autour du masque dur 116, de la grille 120, du diélectrique de grille 118 et d'une partie de la deuxième portion 110, par dépôt et gravure d'un ou plusieurs matériaux diélectriques (figure 3E). Une épitaxie de semi-conducteur est ensuite mise en oeuvre à partir des 10 parties 128, 130 du nanofil 126 non recouvertes par la grille 120 et par les espaceurs diélectriques 124, formant ainsi les premières portions de semi-conducteur 106, 108 correspondant aux régions de source et de drain du transistor 100 (figure 3F). Le transistor 100 est ensuite achevé en gravant le masque dur 116 ainsi que les parties des espaceurs diélectriques 124 recouvrant les flancs latéraux du masque 15 dur 116. Les portions de siliciure 122 sont ensuite réalisées sur la grille 120 ainsi que sur les régions de source 106 et de drain 108. Un procédé de réalisation du transistor 100, selon un deuxième mode de réalisation, est décrit ci-dessous en liaison avec les figures 4A à 4G. Les étapes précédemment décrites en liaison avec les figures 3A à 3C 20 sont tout d'abord mises en oeuvre afin d'aboutir à la structure représentée sur la figure 4A. A ce stade, contrairement au premier mode de réalisation précédemment décrit dans lequel une gravure partielle de l'épaisseur du semiconducteur non recouvert par la grille est réalisée, des espaceurs temporaires 136, 25 comportant par exemple du nitrure tel que du SiN ou du SiBCN, sont réalisés sur les troisièmes parties 132, 134 du nanofil 126, autour du masque dur 116, de la grille 120, du diélectrique de grille 118 et d'une partie de la deuxième portion 110 (figure 4B). Les premières portions de semi-conducteur 106, 108 sont ensuite réalisées par épitaxie de semi-conducteur à partir des parties du nanofil 126 non 30 recouvertes par la grille 120 et par les espaceurs temporaires 136, c'est-à-dire les 3033665 21 premières parties 128 et 130, formant ainsi les premières portions de semi-conducteur 106, 108 correspondant aux régions de source et de drain du transistor 100 (figure 4C). Après cette épitaxie, un matériau diélectrique 138, par exemple de l'oxyde de semi-conducteur, est déposé sur l'ensemble de la structure réalisée puis une 5 étape de planarisation telle qu'une CMP (« Chemical Mechanical Planarization », ou planarisation mécano-chimique) est mise en oeuvre de façon à planariser ce matériau diélectrique 138 avec arrêt sur le masque dur 116 (figure 4D). Les espaceurs temporaires 136 sont ensuite retirés sélectivement par rapport au matériau diélectrique 138, par exemple via une gravure sélective vis-à-vis du 10 matériau diélectrique 138, avec arrêt sur le semi-conducteur des troisièmes parties 132, 134 du nanofil 126 (figure 4E). Les espaceurs temporaires 136 sont donc réalisés avec un ou plusieurs matériaux diélectriques pouvant être gravés sélectivement vis-à-vis du matériau diélectrique 138. Le retrait des espaceurs temporaires 136 forme des espaces vides 140 permettant d'accéder aux troisièmes parties 132, 134 du nanofil 126.
15 Les troisièmes parties 132, 134 du nanofil 126 sont ensuite amincies par gravure jusqu'à obtenir l'épaisseur Tc souhaitée (sans être limité, comme dans le premier procédé de réalisation précédemment décrit, à une épaisseur permettant de réaliser une épitaxie pour former les régions de source et drain du transistor) et former ainsi les troisièmes portions de semi-conducteur 112, 114 qui ont par exemple une épaisseur Tc 20 égale à environ 2 nm (figure 4F). A ce stade du procédé, il peut être avantageux de réaliser une amorphisation locale des troisièmes portions de semi-conducteur 112, 114, par exemple par une implantation ionique de silicium ou de germanium dans le semi-conducteur des troisièmes portions 112, 114, depuis les espaces vides 140, ce qui permet de renforcer le 25 potentiel de confinement de l'îlot quantique 110 du transistor 100. Hormis ces portions 112, 114 en semi-conducteur amorphe, les autres portions 106, 108 et 110 comportent du semi-conducteur cristallin. Le matériau diélectrique 138 est ensuite retiré puis les espaceurs diélectriques 124 sont ensuite réalisés par dépôt et gravure aux emplacements libres 3033665 22 formés par le retrait des espaceurs temporaires 136 sur les troisièmes portions de semiconducteur 112, 114 (figure 4G). Le transistor 100 est ensuite achevé en gravant le masque dur 116 ainsi que les parties des espaceurs diélectriques 124 recouvrant les flancs latéraux du masque 5 dur 116. Les portions de siliciure 122 sont ensuite réalisées sur la grille 120 ainsi que sur les régions de source 106 et de drain 108. Un procédé de réalisation du transistor 100, selon un troisième mode de réalisation, est décrit ci-dessous en liaison avec les figures 5A à 5E. Les étapes précédemment décrites en liaison avec les figures 3A à 3C 10 sont tout d'abord mises en oeuvre afin d'aboutir à la structure représentée sur la figure 5A. Toutefois, contrairement aux deux précédents modes de réalisation dans lequel le nanofil 126 est réalisé tel que son épaisseur corresponde à celle de la deuxième portion 110, le nanofil 126 a ici une épaisseur supérieure à l'épaisseur TD souhaitée pour l'îlot quantique. En outre, contrairement aux deux précédents modes de réalisation dans 15 lesquels la grille 120 et le diélectrique de grille 118 sont réalisés sur la deuxième portion 110, une fausse grille (« dummy gate ») formée d'une portion diélectrique 142, par exemple en Si02, et d'une portion de polysilicium 144, est réalisée sur la deuxième partie 146 du nanofil 126 (cette deuxième partie 146 ayant une épaisseur supérieure à l'épaisseur TD souhaitée pour l'îlot quantique).
20 Comme dans le deuxième mode de réalisation, les espaceurs temporaires 136 sont ensuite réalisés (figure 5B), puis les source 106 et drain 108 sont réalisés par épitaxie, l'ensemble étant ensuite recouvert par le matériau diélectrique 138 qui est planarisé avec arrêt sur le masque dur 116 (figure 5C). Le masque dur 116 est alors retiré. La portion 144 en polysilicium est 25 ensuite retirée par exemple par gravure chimique avec une solution de TMAH. Une légère désoxydation est enfin réalisée pour retirer la portion diélectrique 142 (figure 5D). Un espace vide 148 forme alors un accès à la deuxième partie 146 du nanofil 126. Un amincissement du semi-conducteur de la deuxième partie 146 est ensuite mis en oeuvre afin de former la deuxième portion 110 d'épaisseur TD souhaitée.
30 Cet amincissement peut être réalisé pour assurer une épaisseur de l'îlot de quelques 3033665 23 nanomètres si besoin, par exemple compris entre environ 1 nm et 5 nm. Cet amincissement réalisé uniquement pour former la deuxième portion 110 permet de bien contrôler l'épaisseur de l'îlot quantique du transistor 100. Le diélectrique de grille 118, la grille 120 et le masque dur 116 sont 5 ensuite réalisés dans l'espace vide 148 (figure 5E). Le transistor 100 est ensuite achevé comme dans le deuxième mode de réalisation en mettant en oeuvre les étapes précédemment décrites en liaison avec les figures 4E à 4G, puis en gravant le masque dur 116 ainsi que les parties des espaceurs diélectriques 124 recouvrant les flancs latéraux du masque dur 116, et en réalisant les 10 portions de siliciure 122 sur la grille 120 ainsi que sur les régions de source 106 et de drain 108. L'amorphisation du semi-conducteur des troisièmes portions 112, 114 peut ou non être mis en oeuvre. Dans une variante de ce troisième mode de réalisation, les étapes de retrait de la grille temporaire (142+144), de gravure de la deuxième partie 146 et de 15 réalisation de la grille 120 et du diélectrique de grille 118 peuvent être mises en oeuvre après les étapes de retrait des espaceurs temporaires 136, d'amincissement des troisièmes parties 132, 134 et de réalisation des espaceurs diélectriques 124, c'est-à-dire après les étapes précédemment décrites en liaison avec les figures 4A à 4G. Le transistor 100 peut également être réalisé par un procédé selon un 20 quatrième procédé de réalisation. Dans ce quatrième mode de réalisation, la structure précédemment décrite en liaison avec la figure 5A, comportant notamment la grille temporaire 142+144, est réalisée. Ensuite, à la place de la réalisation des espaceurs temporaires 136, les espaceurs diélectriques 124 (c'est-à-dire les espaceurs diélectriques définitifs du transistor 100) sont réalisés. Les étapes précédemment décrites en liaison 25 avec les figures 5C à 5E consistant à réaliser le matériau diélectrique 138, supprimer la grille temporaire et réaliser le diélectrique de grille 118 et la grille 120, sont ensuite mises en oeuvre. Le transistor 100 est ensuite achevé en supprimant le matériau diélectrique 138, en gravant le masque dur 116 ainsi que les parties des espaceurs diélectriques 124 recouvrant les flancs latéraux du masque dur 116, et en réalisant les portions de siliciure 30 122 sur la grille 120 ainsi que sur les régions de source 106 et de drain 108.
3033665 24 Selon un autre procédé, il est possible de réaliser tout d'abord une épitaxie sur tout le nanofil pour obtenir une épaisseur correspondant à celle souhaitée pour les source et drain, ensuite réaliser une grille temporaire et des espaceurs temporaires, et terminer le procédé par un premier amincissement pour réaliser l'îlot et 5 un deuxième amincissement pour former les jonctions tunnel.

Claims (15)

  1. REVENDICATIONS1. Transistor à électron unique (100) comportant au moins : - des premières portions de semi-conducteur (106, 108) formant des régions de source et de drain, - une deuxième portion de semi-conducteur (110) formant au moins un îlot quantique, - des troisièmes portions de semi-conducteur (112, 114) formant des jonctions tunnels entre la deuxième portion de semi-conducteur (110) et les premières portions de semi-conducteur (106, 108), - une grille (120) et un diélectrique de grille (118) disposés au moins sur la deuxième portion de semi-conducteur (110), dans lequel une épaisseur de chacune des premières portions de semi- conducteur (106, 108) est supérieure à celle de la deuxième portion de semi-conducteur (110), et dans lequel une épaisseur de la deuxième portion de semi-conducteur (110) est supérieure à celle de chacune des troisièmes portions de semi-conducteur (112, 114).
  2. 2. Transistor à électron unique (100) selon la revendication 1, comportant en outre des espaceurs diélectriques (124) disposés sur les troisièmes portions de semi-conducteur (112, 114) et contre des flancs latéraux de la grille (120), du diélectrique de grille (118) et d'une partie de la deuxième portion de semi-conducteur (110).
  3. 3. Transistor à électron unique (100) selon l'une des revendications précédentes, dans lequel l'épaisseur de la deuxième portion de semi-conducteur (110) est comprise entre environ 2 nm et 15 nm et/ou l'épaisseur de chacune des troisièmes portions de semi-conducteur (112, 114) est comprise entre environ 1 nm et 5 nm et/ou une longueur de chacune des troisièmes portions de semi-conducteur (112, 114), qui correspond à une distance entre la deuxième portion de semi-conducteur (110) et l'une des premières portions de semi-conducteur (106, 108), est comprise entre environ 10 nm 3033665 26 et 40 nm, et/ou une longueur de la deuxième portion de semi-conducteur (110), qui correspond à une distance entre les troisièmes portions de semi-conducteur (112, 114), est inférieure ou égale à environ 10 nm. 5
  4. 4. Transistor à électron unique (100) selon l'une des revendications précédentes, dans lequel le semi-conducteur des troisièmes portions de semi-conducteur (112, 114) est amorphe.
  5. 5. Transistor à électron unique (100) selon l'une des revendications 10 précédentes, dans lequel la grille (120) et le diélectrique de grille (118) recouvrent des flancs latéraux de la deuxième portion de semi-conducteur (110).
  6. 6. Transistor à électron unique (100) selon l'une des revendications précédentes, dans lequel les premières (106, 108), deuxième (110) et troisièmes (112, 15 114) portions de semi-conducteur sont disposées sur une couche diélectrique enterrée (104) d'un substrat de type semi-conducteur sur isolant.
  7. 7. Procédé de réalisation d'un transistor à électron unique (100), comportant au moins les étapes suivantes : 20 - réalisation de premières portions de semi-conducteur (106, 108) formant des régions de source et de drain, - réalisation d'une deuxième portion de semi-conducteur (110) formant au moins un îlot quantique, - réalisation de troisièmes portions de semi-conducteur (112, 114) 25 formant des jonctions tunnels entre la deuxième portion de semi-conducteur (110) et les premières portions de semi-conducteur (106, 108), - réalisation d'une grille (120) et d'un diélectrique de grille (118) disposés au moins sur la deuxième portion de semi-conducteur (110), dans lequel une épaisseur de chacune des premières portions de semi- 30 conducteur (106, 108) est supérieure à celle de la deuxième portion de semi-conducteur 3033665 27 (110), et dans lequel une épaisseur de la deuxième portion de semi-conducteur (110) est supérieure à celle de chacune des troisièmes portions de semi-conducteur (112, 114).
  8. 8. Procédé selon la revendication 7, comportant en outre une étape 5 de réalisation d'espaceurs diélectriques (124) disposés sur les troisièmes portions de semi-conducteur (112, 114) et contre des flancs latéraux de la grille (120), du diélectrique de grille (118) et d'une partie de la deuxième portion de semi-conducteur (110).
  9. 9. Procédé selon la revendication 8, comportant en outre une 10 première étape de réalisation d'un élément semi-conducteur (126) d'épaisseur égale à celle de la deuxième portion de semi-conducteur (110), comportant des premières (128, 130) et troisièmes (132, 134) parties à partir desquelles les premières (106, 108) et troisièmes (112, 114) portions de semi-conducteur sont destinées à être réalisées, et dont une deuxième partie forme la deuxième portion de semi-conducteur (110), et dans 15 lequel : - la grille (120) et le diélectrique de grille (118) sont réalisés au moins sur la deuxième portion de semi-conducteur (110), puis - les premières (128, 130) et troisièmes (132, 134) parties de l'élément semi-conducteur (126) sont partiellement gravées telles que leurs épaisseurs soient 20 égales à celles des troisièmes portions de semi-conducteur (112, 114), les troisièmes parties gravées de l'élément semi-conducteur (126) formant les troisièmes portions de semi-conducteur (112, 114), puis - les espaceurs diélectriques (124) sont réalisés sur les troisièmes portions de semi-conducteur (112, 114), puis 25 - les premières portions de semi-conducteur (106, 108) sont réalisées à partir des premières parties (128, 130) de l'élément semi-conducteur (126).
  10. 10. Procédé selon la revendication 8, comportant en outre une première étape de réalisation d'un élément semi-conducteur (126) d'épaisseur égale à 30 celle de la deuxième portion de semi-conducteur (110), comportant des premières (128, 3033665 28 130) et troisièmes (132, 134) parties à partir desquelles les premières (106, 108) et troisièmes (112, 114) portions de semi-conducteur sont destinées à être réalisées, et dont une deuxième partie forme la deuxième portion de semi-conducteur (110), et dans lequel : 5 - la grille (120) et le diélectrique de grille (118) sont réalisés au moins sur la deuxième portion de semi-conducteur (110), puis - des espaceurs temporaires (136) sont réalisés sur les troisièmes parties (132, 134) de l'élément semi-conducteur (126), puis - les premières portions de semi-conducteur (106, 108) sont réalisées à 10 partir des premières parties (128, 130) de l'élément semi-conducteur (126), puis - les espaceurs temporaires (136) sont retirés, puis - les troisièmes parties (128, 130) de l'élément semi-conducteur (126) sont partiellement gravées telles que leurs épaisseurs soient égales à celles des troisièmes portions de semi-conducteur (112, 114), les troisièmes parties gravées de 15 l'élément semi-conducteur (126) formant les troisièmes portions de semi-conducteur (112, 114), puis - les espaceurs diélectriques (124) sont réalisés sur les troisièmes portions de semi-conducteur (112, 114). 20
  11. 11. Procédé selon la revendication 8, comportant en outre une première étape de réalisation d'un élément semi-conducteur (126) d'épaisseur supérieure à celle de la deuxième portion de semi-conducteur (110), comportant des premières (128, 130), deuxième (146) et troisièmes (132, 134) parties à partir desquelles les premières (106, 108), deuxième (110) et troisièmes (112, 114) portions de semi- 2 5 conducteur sont destinées à être réalisées, et dans lequel : - une grille temporaire (142, 144) est réalisée au moins sur la deuxième partie (146) de l'élément semi-conducteur (126), puis - des espaceurs temporaires (136) sont réalisés sur les troisièmes parties (132, 134) de l'élément semi-conducteur (126), puis 3033665 29 - les premières portions de semi-conducteur (106, 108) sont réalisées à partir des premières parties (128, 130) de l'élément semi-conducteur (126), puis - la grille temporaire (142, 144) est retirée, puis - la deuxième partie (146) de l'élément semi-conducteur (126) est 5 partiellement gravée telle que son épaisseur soit égale à celle de la deuxième portion de semi-conducteur (110), la deuxième partie gravée de l'élément semi-conducteur (126) formant la deuxième portion de semi-conducteur (110), puis - la grille (120) et le diélectrique de grille (118) sont réalisés au moins sur la deuxième portion de semi-conducteur (110), puis 10 - les espaceurs temporaires (136) sont retirés, puis - les troisièmes parties (132, 134) de l'élément semi-conducteur (126) sont partiellement gravées telles que leurs épaisseurs soient égales à celles des troisièmes portions de semi-conducteur (112, 114), les troisièmes parties gravées de l'élément semi-conducteur (126) formant les troisièmes portions de semi-conducteur 15 (112, 114), puis - les espaceurs diélectriques (124) sont réalisés sur les troisièmes portions de semi-conducteur (112, 114).
  12. 12. Procédé selon la revendication 11, dans lequel les étapes de 20 retrait de la grille temporaire (142, 144), de gravure de la deuxième partie (146) de l'élément semi-conducteur (126) et de réalisation de la grille (120) et du diélectrique de grille (118) sont mises en oeuvre après l'étape de réalisation des espaceurs diélectriques (124). 25
  13. 13. Procédé selon l'une des revendications 10 à 12, comportant en outre une étape d'amorphisation des troisièmes parties (132, 134) de l'élément semiconducteur (126) mise en oeuvre entre l'étape de retrait des espaceurs temporaires (136) et l'étape de gravure partielle des troisièmes parties (132, 134) de l'élément semiconducteur (126) ou entre l'étape de gravure partielle des troisièmes parties (132, 134) 3033665 30 de l'élément semi-conducteur (126) et l'étape de réalisation des espaceurs diélectriques (124).
  14. 14. Procédé selon la revendication 8, comportant en outre une 5 première étape de réalisation d'un élément semi-conducteur (126) d'épaisseur supérieure à celle de la deuxième portion de semi-conducteur (110), comportant des premières (128, 130), deuxième (146) et troisièmes (132, 134) parties à partir desquelles les premières (106, 108), deuxième (110) et troisièmes (112, 114) portions de semiconducteur sont destinées à être réalisées, et dans lequel : 10 - une grille temporaire (142, 144) est réalisée au moins sur la deuxième partie (146) de l'élément semi-conducteur (126), puis - les premières (128, 130) et troisièmes (132, 134) parties de l'élément semi-conducteur (126) sont partiellement gravées telles que leurs épaisseurs soient égales à celles des troisièmes portions de semi-conducteur (112, 114), les troisièmes 15 parties gravées de l'élément semi-conducteur (126) formant les troisièmes portions de semi-conducteur (112, 114), puis - les espaceurs diélectriques (124) sont réalisés sur les troisièmes portions de semi-conducteur (112, 114), puis - les premières portions de semi-conducteur (106, 108) sont réalisées à 20 partir des premières parties (128, 130) de l'élément semi-conducteur (126), - la grille temporaire (142, 144) est retirée, puis - la deuxième partie (146) de l'élément semi-conducteur (126) est partiellement gravée telle que son épaisseur soit égale à celle de la deuxième portion de semi-conducteur (110), la deuxième partie gravée de l'élément semi-conducteur (126) 25 formant la deuxième portion de semi-conducteur (110), puis - la grille (120) et le diélectrique de grille (118) sont réalisés au moins sur la deuxième portion de semi-conducteur (110).
  15. 15. Procédé selon l'une des revendications 7 à 14, dans lequel les 30 premières portions de semi-conducteur (106, 108) sont réalisées par épitaxie.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3057105A1 (fr) 2016-10-05 2018-04-06 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif a boite(s) quantique(s) comportant des dopants localises dans une couche semi-conductrice mince
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US10903413B2 (en) 2018-06-20 2021-01-26 Equal!.Labs Inc. Semiconductor process optimized for quantum structures
US11423322B2 (en) 2018-06-20 2022-08-23 equal1.labs Inc. Integrated quantum computer incorporating quantum core and associated classical control circuitry
WO2019244078A1 (fr) 2018-06-20 2019-12-26 equal1.labs Inc. Structure quantique incorporant une commande d'angle électrique et magnétique
US11450760B2 (en) 2018-06-20 2022-09-20 equal1.labs Inc. Quantum structures using aperture channel tunneling through depletion region
US20220147314A1 (en) 2020-11-12 2022-05-12 equal1.labs Inc. System and method of quantum stochastic rounding using silicon based quantum dot arrays

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834793A (en) * 1985-12-27 1998-11-10 Kabushiki Kaisha Toshiba Semiconductor devices
US20060118899A1 (en) * 2004-12-03 2006-06-08 Jang Moon G Schottky barrier tunnel single electron transistor and method of manufacturing the same
CN1953205A (zh) * 2005-10-20 2007-04-25 中国科学院半导体研究所 通过注氧进行量子限制的硅基单电子晶体管及制作方法
EP1860600A1 (fr) * 2006-05-26 2007-11-28 Hitachi Ltd. Dispositif de points quantiques
EP2239781A1 (fr) * 2009-04-06 2010-10-13 University College Cork-National University of Ireland, Cork Transistor de tunnel de barrière variable
WO2010150407A1 (fr) * 2009-06-26 2010-12-29 株式会社 東芝 Dispositif semi-conducteur
KR20110133946A (ko) * 2010-06-08 2011-12-14 서울대학교산학협력단 일함수 차이를 이용한 단전자 트랜지스터 및 그 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358571B2 (en) * 2004-10-20 2008-04-15 Taiwan Semiconductor Manufacturing Company Isolation spacer for thin SOI devices
KR100800508B1 (ko) * 2006-12-27 2008-02-04 재단법인 서울대학교산학협력재단 자기 정렬된 트랜치를 갖는 단전자 트랜지스터 및 그제조방법
EP2056350A1 (fr) * 2007-11-01 2009-05-06 Interuniversitair Microelektronica Centrum Procédé pour la fabrication de points quantiques
US8158538B2 (en) * 2008-02-16 2012-04-17 Nanochips, Inc. Single electron transistor operating at room temperature and manufacturing method for same
KR101021479B1 (ko) * 2008-12-16 2011-03-16 성균관대학교산학협력단 박막 트랜지스터, 그의 형성방법 및 박막 트랜지스터를 구비하는 평판 표시장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834793A (en) * 1985-12-27 1998-11-10 Kabushiki Kaisha Toshiba Semiconductor devices
US20060118899A1 (en) * 2004-12-03 2006-06-08 Jang Moon G Schottky barrier tunnel single electron transistor and method of manufacturing the same
CN1953205A (zh) * 2005-10-20 2007-04-25 中国科学院半导体研究所 通过注氧进行量子限制的硅基单电子晶体管及制作方法
EP1860600A1 (fr) * 2006-05-26 2007-11-28 Hitachi Ltd. Dispositif de points quantiques
EP2239781A1 (fr) * 2009-04-06 2010-10-13 University College Cork-National University of Ireland, Cork Transistor de tunnel de barrière variable
WO2010150407A1 (fr) * 2009-06-26 2010-12-29 株式会社 東芝 Dispositif semi-conducteur
KR20110133946A (ko) * 2010-06-08 2011-12-14 서울대학교산학협력단 일함수 차이를 이용한 단전자 트랜지스터 및 그 제조방법

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