KR100800508B1 - 자기 정렬된 트랜치를 갖는 단전자 트랜지스터 및 그제조방법 - Google Patents
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Abstract
본 발명은 자기 정렬된 트랜치를 갖는 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 게이트 양측에 자기 정렬된 트랜치를 용이하게 형성함으로써, 게이트 전압에 무관한 터널링 장벽을 재현성 있게 형성할 수 있고, 액티브 영역을 미세 선폭으로 구현하고 소정의 평탄화 공정으로 게이트 커패시턴스를 줄여 양자점의 커패시턴스를 줄임으로써, 상온에서도 단전자 트랜지스터의 동작 특성이 나오는 소자를 구현한 효과가 있다.
자기 정렬, 트랜치, 측벽 스페이서, 단전자 트랜지스터, SET
Description
도 1은 종래 단전자 트랜지스터의 전기적 특성도이다.
도 2는 본 발명의 실시예에 의한 소자의 구조 및 동작원리를 보여주는 설명도로서, (a)는 채널영역이 N형으로 도핑된 경우이고, (b)는 채널영역이 P형으로 도핑된 경우이다.
도 3은 결정의 크기에 따라 밴드 간격이 달라지는 양자 제한 효과를 보여주는 설명도이다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 제조 공정을 보여주는 단면도이다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 제조 공정을 보여주는 단면도이다.
도 6은 본 발명의 실시예에 의한 소자를 상온(300K)에서 측정한 전기적 특성도이다.
도 7은 본 발명의 실시예에 의한 소자를 저온(77K)에서 측정한 전기적 특성 도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 매몰 산화막(BOX) 20 : 액티브 영역(단결정실리콘층)
22a : 소스 영역 24a : 드레인 영역
26a : 채널 영역 30 : 게이트 절연막
40 : 게이트 52 : 제 1 절연 측벽 스페이서
54 : 제 2 절연 측벽 스페이서 60 : LOCOS 절연막
70 : 트랜치
본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 게이트에 자기 정렬된 트랜치를 채널 영역에 형성함으로써 이에 의하여 발생하는 밴드 간격 증가를 터널링 장벽으로 활용하는 단전자 트랜지스터 및 그 제조방법에 관한 것이다.
단전자 트랜지스터(Single Electron Transistor; SET)는 터널링 장벽(tunneling barrier)에 의해 둘러싸인 양자점(quantum dot)의 에너지 준위를 변화시켜 전자의 터널링 현상을 제어함으로써 전류의 ON/OFF 특성을 결정하게 되는 소자이다.
이는 전자 하나의 단위를 제어하기 때문에 전력 소모가 매우 작다는 점, 양자역학적 터널링 현상을 동작 메커니즘으로 이용하고 있기 때문에 소자의 크기 축소화 측면에서 제약이 없다는 점, 또한 터널링 현상에 의해 전류가 흐르게 되기 때문에 터널링 소자들이 지닌 negative differential transconductance (NDT) 또는 negative differential conductance (NDC)와 같은 독특한 특성을 이용하면 보다 적은 수의 소자로도 복잡한 연산을 수행할 수 있는 회로를 꾸밀 수 있다는 장점 등이 있다.
상기와 같은 장점으로, 단전자 트랜지스터는 이미 1980년대부터 시작되어 많은 연구가 진행되고 있으나 아직까지 산업화에 응용되지 못하고 있는 실정이다. 그 주된 이유는 단전자 트랜지스터의 터널링에 의한 전류 효과가 나타나기 위해서는 소자의 크기가 sub 10 nm 수준으로 작아져야 하기 때문이다.
최근에 들어서 극미세 패터닝 기술을 이용한 단전자 트랜지스터의 개발이 이루어 지고 있지만(Journal of Applied Physics, vol.91, no.10, pp.6725-6728, 2002), 우연적인 공정 기술을 사용하여 재현성에 문제가 있고, 자기 정렬(self-align)이 되지 않아서 소자이용에 많은 문제점이 있다.
또한, 종래 단전자 트랜지스터는 도 1에서 보여지는 바와 같이 단전자 터널링 현상이 있더라도 극저온에서만 관측되어 상용화하는데 가장 큰 걸림돌이 되었다.
본 발명은 상기와 같은 문제점을 해결하고자 착안된 것으로, 도 2와 같이, 채널 영역의 두께 방향으로 게이트 양측에 자기 정렬된 트랜치를 형성함으로써, 양자 제한 효과에 의하여 증가된 밴드갭을 터널링 장벽으로 이용하는 단전자 트랜지스터 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
여기서, 양자 제한 효과(quantum confinement effect)란 결정의 크기에 따라 밴드 간격의 크기가 달라지는 현상을 말하며, 도 3에서 알 수 있는 바와 같이, 입자(결정)의 크기가 작아지면 반도체의 밴드 간격(밴드갭)이 더 커진다.
그리고, 본 발명은 액티브 영역을 미세 선폭으로 구현하고 소정의 평탄화 공정 등으로 양자점의 커패시턴스를 줄임으로써, 상온에서도 단전자 트랜지스터의 동작 특성이 나오는 단전자 트랜지스터 및 그 제조방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 자기 정렬된 트랜치를 갖는 단전자 트랜지스터는 SOI(Silicon-On-Insulator) 기판의 단결정실리콘층에 소정의 미세패턴으로 정의된 채널 영역을 사이에 두고 일정 거리 이격되어 형성된 소스 및 드레인 영역과; 상기 채널 영역 상부에 형성된 게이트 절연막과; 상기 게이트 절연막 상부에 형성된 게이트와; 상기 게이트 양측에 자기 정렬되어 상기 채널 영역의 두께 방향으로 소정 깊이 형성된 트랜치를 포함하여 구성된 것을 특징으로 한다.
또한, 본 발명의 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법 은 SOI 기판에 액티브 영역을 정의하고 상기 액티브 영역 상부에 게이트 절연막을 형성하는 제 1 단계와; 상기 게이트 절연막 상부에 게이트 물질을 증착하는 제 2 단계와; 상기 게이트 물질 및 상기 게이트 절연막을 순차적으로 식각하여 게이트를 형성하는 제 3 단계와; 상기 구조 전면에 제 1 절연 물질을 증착하고 식각하여 제 1 절연 측벽 스페이서를 형성하는 제 4 단계와; 상기 제 1 절연 측벽 스페이서 하단에 소정 깊이로 새부리 모양의 LOCOS 절연막이 형성되도록 LOCOS 공정을 수행하는 제 5 단계와; 상기 제 1 절연 측벽 스페이서를 식각하고 노출된 단결정실리콘층에 소정 깊이로 트랜치를 형성하는 제 6 단계를 포함하여 구성된 것을 특징으로 한다.
그리고, 본 발명의 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 또 다른 제조방법은 SOI 기판에 액티브 영역을 정의하고 상기 액티브 영역 상부에 게이트 절연막을 형성하는 제 1 단계와; 상기 게이트 절연막 상부에 게이트 물질을 증착하는 제 2 단계와; 상기 게이트 물질 및 상기 게이트 절연막을 순차적으로 식각하여 게이트를 형성하는 제 3 단계와; 상기 구조 전면에 제 1 절연 물질을 증착하고 식각하여 제 1 절연 측벽 스페이서를 형성하는 제 4 단계와; 상기 구조 전면에 제 2 절연 물질을 증착하고 식각하여 제 2 절연 측벽 스페이서를 형성하는 제 5 단계와; 상기 제 2 절연 측벽 스페이서 하단에 새부리 모양의 LOCOS 절연막이 형성되도록 LOCOS 공정을 수행하는 제 6 단계와; 상기 제 1 절연 측벽 스페이서를 식각하고 노출된 단결정실리콘층에 소정 깊이로 트랜치를 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
[구조에 관한 제 1
실시예
]
본 발명에 의한 구조는 기본적으로, 도 5b와 같이, SOI 기판의 단결정실리콘층(20)에 소정의 미세패턴으로 정의된 채널 영역(26a)을 사이에 두고 일정 거리 이격되어 형성된 소스 및 드레인 영역(22a)(24a)과; 상기 채널 영역 상부에 형성된 게이트 절연막(30)과; 상기 게이트 절연막 상부에 형성된 게이트(40)와; 상기 게이트 양측에 자기 정렬되어 상기 채널 영역의 두께 방향으로 소정 깊이 형성된 트랜치(70)를 포함하여 구성된다.
여기서, 상기 소스 및 드레인 영역(22a)(24a) 상부에는 각각 LOCOS 절연막층(60)을 더 형성하는 것이 바람직하다.
그리고, 상기 트랜치(70)의 깊이는 상기 채널 영역(26a) 두께의 1/3~2/3가 되도록 하는 것이 바람직하나, 트랜치(70) 형성으로 양자 제한 효과에 의하여 증가된 밴드갭으로 터널링 장벽을 형성할 수 있는 정도이면 충분하다.
또한, 상기 채널 영역은 10~50 nm 선폭을 갖도록 하여, 양자점에서의 커패시턴스를 줄이는 것이 바람직하다.
나아가, 상기 트랜치(70) 형성으로 터널링 장벽을 형성하기 때문에 상기 채널 바디 영역은 N형 또는 P형 불순물로 도핑되어 사용될 수 있다.
물론, 상기 소스 및 드레인 영역(22a)(24a)은 N형 불순물로 도핑되는 것이 바람직하다.
[구조에 관한 제 2
실시예
]
상기 구조에 관한 제 1 실시예에서, 도 4d와 같이, 상기 각 LOCOS 절연막층(60) 끝단 상부에는 상기 트랜치(70)와 나란하게 형성된 절연막 측벽 스페이서(50)를 더 포함한다.
이런 구조는 제조 공정에서 절연막 측벽 스페이서(50)가 LOCOS 절연막층(60) 형성시 버퍼(buffer) 역할을 하므로, 얇은 LOCOS 절연막층(60) 형성이 가능하여 액티브 영역 단결정실리콘의 잠식 산화에 의한 손실을 최소화할 수 있는 장점이 있다.
여기서, 절연막 측벽 스페이서(50)로는 질화막(nitride) 측벽 스페이서 또는 TEOS 측벽 스페이서를 이용할 수 있다.
[제조방법에 관한 제 1
실시예
]
본 발명에 의한 제조방법은 기본적으로, 도 5a 및 도 5b와 같이, SOI 기판에 액티브 영역(20)을 정의하고 상기 액티브 영역 상부에 게이트 절연막(30)을 형성하는 제 1 단계와; 상기 게이트 절연막(30) 상부에 게이트 물질을 증착하는 제 2 단계와; 상기 게이트 물질 및 상기 게이트 절연막을 순차적으로 식각하여 게이트(40)를 형성하는 제 3 단계와; 상기 구조 전면에 제 1 절연 물질을 증착하고 식각하여 제 1 절연 측벽 스페이서(52)를 형성하는 제 4 단계와; 상기 제 1 절연 측벽 스페 이서 하단에 소정 깊이로 새부리 모양의 LOCOS 절연막(60)이 형성되도록 LOCOS 공정을 수행하는 제 5 단계와; 상기 제 1 절연 측벽 스페이서(52)를 식각하고 노출된 단결정실리콘층에 소정 깊이로 트랜치(70)를 형성하는 제 6 단계를 포함하여 구성된다.
따라서, 먼저 SOI 기판에 액티브 영역(20)을 정의한다. 이를 위하여 상기 SOI 기판은 SIMOX(separation by implanted oxygen) 방법으로 제작된 웨이퍼를 사용하였는데, 초기 웨이퍼의 매몰 산화막(buried oxide; BOX)의 두께는 3750 Å이고, 단결정실리콘층(SOI)의 두께는 2020 Å이어서, 이를 액티브로 이용하기에 단결정실리콘층(SOI)의 두께가 너무 두꺼우므로, 우선 웨이퍼 thinning 과정을 수행하였다.
상기 웨이퍼 thinning 과정은 실리콘이 산화될 때 소모되는 실리콘의 비율이 생성된 산화막 두께의 45%임을 이용하여, 습식 산화(wet oxidation)를 통하여 2600 Å의 산화막을 성장시킨 다음, 7:1 BHF 용액에서 상기 성장된 산화막을 200초 동안 식각하였다.
이후, 건식 산화(dry oxidation)을 통하여 희생 산화막을 형성한 다음 채널 도핑(channel implantation)을 선택적으로 실시할 수 있다.
이어, HSQ(hydrogen silsequioxane, negative PR) 및 e-beam lithography를 이용하여 10~50 nm 선폭을 갖는 액티브 라인(영역)을 형성하고, HSQ PR을 제거하기 위하여 HF:D.I.water 비율이 200:1인 wet station bath 에서 2분 동안 식각하였다.
다음, 상기 액티브 영역 이외의 부분(매몰 산화막이 드러난 부분)에 산화 막(oxide)을 채워 웨이퍼를 평탄화시키는 것이 바람직하다. 이는 차후 게이트 형성을 위한 HSQ PR이 단차를 넘지 못하여 패터닝이 안 될 확률을 제거하고, 게이트가 액티브에 영향을 미치는 부분을 액티브 윗면에만 한정할 수 있으므로, 양자점의 커패시턴스를 줄여, 아래 수식 1에 의하여, 단전자 트랜지스터 동작의 조건을 만족시켜 Coulomb oscillation 주기를 증가시킴으로써 상온 동작의 가능성을 높일 수 있는 장점이 있다.
[수식 1]
q2/C ≫ kBT
이어, 상기 액티브 영역(20) 상부에 게이트 절연막(30)을 형성한다(제 1 단계). 이때 게이트 절연막(30) 형성은 PECVD 방법을 통하여 300 Å을 증착하고, furnace에 800 ℃에서 30 Å 성장을 시켰다. 여기서, 게이트 절연막 증착을 PECVD로 하는 이유는 후속공정에서 게이트 절연막을 식각할 때 매몰 산화막(BOX, 10)이 손상되는 것을 막기 위함이고, 게이트 절연막을 두껍게 하는 이유는 게이트 커패시턴스를 줄여(이는 결국 상기 수식 1의 양자점 커패시턴스를 줄이게 됨) Coulomb oscillation의 효과를 더 명확하게 하기 위함이다. 따라서, 상기 게이트 절연막의 두께는 게이트 커패시턴스를 충분히 줄일 수 있는 정도이면 되므로 상기 두께에 반드시 제한되는 것은 아니다.
다음, 상기 게이트 절연막(30) 상부에 게이트 물질을 증착한다(제 2 단계). 본 실시예에서는 LPCVD를 통하여 625 ℃에서 폴리실리콘을 1100 Å 증착시켰다. 웨 이퍼를 평탄화시키지 않았을 경우에는 후속공정에서 인산의 공격을 최소화하기 위하여 600 Å 정도 증착시키는 것이 바람직하다.
이어, 상기 게이트 물질 및 상기 게이트 절연막을 순차적으로 식각하여 게이트(40)를 형성한다(제 3 단계). 이를 위하여 HSQ PR 및 e-beam lithography를 이용하여 게이트(40)를 형성하였다.
다음, 상기 구조 전면에 제 1 절연 물질을 증착하고 식각하여 제 1 절연 측벽 스페이서(52)를 형성한다(제 4 단계). 본 실시예에서는 LPCVD를 통하여 질화물(nitride)을 350 Å 증착하여 비등방성으로 식각하여 측벽 스페이서를 형성하였다.
이어, 상기 제 1 절연 측벽 스페이서(52) 하단에 소정 깊이로 새부리(bird's beak) 모양의 LOCOS 절연막(60)이 형성되도록 LOCOS 공정을 수행한다(제 5 단계). 이때, 상기 LOCOS 절연막(60)이 상기 제 1 절연 측벽 스페이서(52)의 하단으로 파고드는 깊이는 상기 제 1 절연 측벽 스페이서(52) 하단 길이의 1/2~2/3가 되도록 함이 바람직하다.
본 실시예에서의 LOCOS 공정은 1000 ℃에서 15~20분간 건식 산화를 통하여 이루어졌다. 상기와 같이 LOCOS 공정을 이용하면, 산화 시간을 조절함으로써 상기 제 1 절연 측벽 스페이서(52)의 하단으로 파고드는 상기 LOCOS 절연막(60)의 깊이를 조절하여 트랜치가 형성될 폭을 조절할 수 있는 장점이 있다.
한편, 소스/드레인 영역(22a)(24a) 형성을 위한 이온주입공정은 상기 제 5 단계의 LOCOS 공정을 수행하기 전 또는 상기 LOCOS 공정을 수행한 후에 진행될 수 있다. 본 실시예에서와 같이, 평탄화를 진행한 웨이퍼에서는 21승으로 도핑된 소스/드레인 영역을 형성하기 위하여 As+ 이온을 주입에너지 40 keV로 도즈량 5x1015/cm2로 7도 기울여 주입하였다. 그리고, 상기 LOCOS 공정을 수행한 후에 이온주입공정을 실시할 경우에는 어닐링 공정을 별도 실시하여야 하는데, 본 실시예에서는 이온주입 후 RTP 장비를 이용하여 1050 ℃에서 15 초간 어닐링을 수행하였다. 도 5b는 이온주입후 별도 어닐링 공정을 수행하여 소스/드레인 영역(22a)(24a)이 전보다 확장된 모습을 보여준다.
마지막으로, 상기 제 1 절연 측벽 스페이서(52)를 식각하고 노출된 단결정실리콘층에 소정 깊이로 트랜치(70)를 형성한다(제 6 단계). 상기 식각은 제 1 절연물질의 식각율(etch rate)을 정확히 알 수 있고, 다른 물질과의 선택비(selectivity)가 큰 것을 채택해야 한다. 본 실시예에서는 질화물의 습식 식각에 널리 이용되는 인산용액을 사용하였다.
그리고, 상기 제 1 절연 측벽 스페이서(52)의 식각으로 노출된 단결정실리콘층에 소정 깊이로 트랜치(70)를 형성하는 공정의 통상의 트랜치 형성 공정을 이용하였다. 다만, 상기 트랜치의 깊이는 상기 노출된 단결정실리콘층 두께의 1/3~2/3인 것으로 하는 것이 바람직하나, 상기 트랜치(70) 형성으로 양자 제한 효과에 의하여 증가된 밴드갭으로 터널링 장벽을 형성할 수 있는 정도이면 충분하다.
이후 후속공정은 통상적인 MOSFET 공정을 따르면 되므로, 더 이상의 설명은 생략한다.
[제조방법에 관한 제 2
실시예
]
본 발명에 의한 또 다른 제조방법은, 도 4a 내지 도 4d와 같이, SOI 기판에 액티브 영역(20)을 정의하고(도 4a) 상기 액티브 영역 상부에 게이트 절연막(30)을 형성하는 제 1 단계와; 상기 게이트 절연막 상부에 게이트 물질을 증착하는 제 2 단계와; 상기 게이트 물질 및 상기 게이트 절연막을 순차적으로 식각하여 게이트(40)를 형성하는 제 3 단계(도 4b)와; 상기 구조 전면에 제 1 절연 물질을 증착하고 식각하여 제 1 절연 측벽 스페이서(52)를 형성하는 제 4 단계와; 상기 구조 전면에 제 2 절연 물질을 증착하고 식각하여 제 2 절연 측벽 스페이서(54)를 형성하는 제 5 단계와; 상기 제 2 절연 측벽 스페이서 하단에 새부리 모양의 LOCOS 절연막(60)이 형성되도록 LOCOS 공정을 수행하는 제 6 단계(도 4c)와; 상기 제 1 절연 측벽 스페이서(52)를 식각하고 노출된 단결정실리콘층에 소정 깊이로 트랜치(70)를 형성하는 제 7 단계(도 4d)를 포함하여 구성된다.
본 실시예의 제1단계 내지 제3단계는 상기 제조방법에 관한 제 1 실시예와 같다. 다만, 도 4a와 같이, 채널 도핑(channel implantation)을 선택적으로 실시할 경우에 P-type 채널 형성을 위해서는 BF2 + 이온을 주입에너지 100 keV로 도즈량 1x1013/cm2로 7도 기울려 주입하였고, N-type 채널 형성을 위해서는 P+ 이온을 주입에너지 60 keV로 도즈량 1x1013/cm2로 7도 기울려 주입하여, 두 경우 모두 채널 영 역이 18승으로 도핑되도록 하였다.
그리고, 상기 제 1 절연 측벽 스페이서(52)의 형성(제 4 단계)은 LPCVD를 통하여 질화물(nitride)을 160~170 Å 증착한 다음 비등방성 식각하여 형성하였고, 상기 제 2 절연 측벽 스페이서(54)의 형성(제 5 단계)은 PECVD를 통하여 TEOS를 500~550 Å 증착한 다음 비등방성 식각하여 형성하였다. 이렇게 이중 절연막 측벽 스페이서를 형성함으로써, 상기 제조방법에 관한 제 1 실시예보다 차후 트랜치의 폭을 재현성 있게 구현할 수 있는 장점이 있다.
다음, 상기 제 2 절연 측벽 스페이서(54) 하단에 새부리 모양의 LOCOS 절연막(60)이 형성되도록 LOCOS 공정을 수행하는데(제 6 단계; 도 4c), 이는 상기 제조방법에 관한 제 1 실시예와 같은 공정으로 진행하면 된다. 다만, 여기서는 LOCOS 공정시 제 2 절연 측벽 스페이서(54)로 사용된 TEOS 측벽 스페이서가 버퍼(buffer) 역할을 하므로, 얇은 LOCOS 성장이 가능하여(상기 제조방법에 관한 제 1 실시예와 같은 조건에서 10분만 산화시켜 120 Å 성장시킴) 액티브 영역의 실리콘 손실을 최소화할 수 있는 장점이 있다.
또한, 소스/드레인 영역 형성을 위한 이온주입공정도, 상기 제조방법에 관한 제 1 실시예와 같이, 상기 제 6 단계의 LOCOS 공정을 수행하기 전 또는 상기 LOCOS 공정을 수행한 후에 진행될 수 있다. 도 4d는 LOCOS 공정 후 이온주입한 다음 별도의 어닐링 공정을 수행하여 소스/드레인 영역(22a)(24a)이 전보다 확장된 모습을 보여준다.
마지막으로, 상기 제 1 절연 측벽 스페이서(52)를 식각하고 노출된 단결정실 리콘층에 소정 깊이로 트랜치(70)를 형성하면(제 7 단계), 도 4d와 같이, 자기 정렬된 트랜치를 갖는 단전자 트랜지스터가 완성된다.
여기서, 상기 제 1 절연 측벽 스페이서(52)로 사용된 질화막 측벽 스페이서를 완전히 식각하기 위해 95% 인산용액(H3PO4) 160 ℃에서 1900 초 동안 식각하였다. 이어, 통상의 비등방성 건식 식각을 이용 트랜치를 형성하였다. 여기서도 상기 트랜치의 깊이는 상기 노출된 단결정실리콘층 두께의 1/3~2/3인 것이 바람직하다.
이후 후속공정은 통상적인 MOSFET 공정을 따르면 되므로, 더 이상의 설명은 생략한다.
상기와 같은 방법으로, 평탄화 공정을 진행하고 P-type 채널을 갖는 소자로서 게이트 길이 40 nm, 게이트 폭 60 nm, 트랜치 깊이가 400 Å인 소자를 만들어 상온(300K)에서 전기적 특성을 조사한 결과, 상온에서도 도 6과 같이 게이트 전압이 1.1 V 지점부터 oscillation 형태를 취하는 단전자 전류가 흐르고 있음을 확인할 수 있었다.
또한, 평탄화 공정을 진행하지 않으면, 앞서 기술된 바와 같이 게이트 커패시턴스(양자점의 커패시턴스)가 커져 상온에서는 단전자 트랜지스터 특성이 잘 나오지 않음에도 불구하고 도 7과 같이 저온(77K)에서는 명확한 NDT(Negative Differential Transconductance) 특성이 나타나는 것을 확인할 수 있었다.
이상으로, 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 이에 한정되는 것은 아니고 당해 기술분야에서 통상의 지식을 가진 자에 의하여 다양하게 변형 실시할 수 있음은 물론이다. 따라서, 본 발명의 기술적 사상하에서 변형 가능한 다양한 실시예의 기재는 여기서 생략한다.
본 발명은 상기와 같은 구성에 의하여, 게이트 양측에 자기 정렬된 트랜치를 형성함으로써 터널링 장벽을 재현성 있게 형성할 수 있고, 상기 트랜치에 의하여 형성된 터널링 에너지 장벽은 게이트에 작용하는 전압과 무관하게 존재하기 때문(게이트 전압은 양자점의 에너지 준위만 영향을 줌)에 채널의 에너지 밴드 높이에 관계없이 터널링 장벽으로서의 역할을 할 수 있다.
또한, 액티브 영역을 미세 선폭으로 구현하고 소정의 평탄화 공정으로 게이트 커패시턴스를 줄여 결국 양자점의 커패시턴스를 줄임으로써, 상온에서도 단전자 트랜지스터의 동작 특성이 나오는 소자를 구현한 효과가 있다.
나아가, 제 1 절연 물질의 증착 두께 및 식각을 조절하여 형성될 트랜치의 폭을 용이하게 조절할 수 있으며, 본 발명에 의한 제조방법은 통상의 MOSFET 공정과 유사하여 MOSFET과 집적이 가능한 효과도 있다.
Claims (16)
- SOI 기판의 단결정실리콘층에 소정의 미세패턴으로 정의된 채널 영역을 사이에 두고 일정 거리 이격되어 형성된 소스 및 드레인 영역과;상기 채널 영역 상부에 형성된 게이트 절연막과;상기 게이트 절연막 상부에 형성된 게이트와;상기 게이트 양측에 자기 정렬되어 상기 채널 영역의 두께 방향으로 소정 깊이 형성된 트랜치를 포함하여 구성된 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터.
- 제 1 항에 있어서,상기 소스 및 드레인 영역 상부에는 각각 LOCOS 절연막층이 더 형성된 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터.
- 제 2 항에 있어서,상기 각 LOCOS 절연막층 끝단 상부에는 상기 트랜치와 나란하게 형성된 절연막 측벽 스페이서를 더 포함하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 트랜치의 깊이는 상기 채널 영역 두께의 1/3~2/3인 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터.
- 제 4 항에 있어서,상기 채널 영역은 10~50 nm 선폭을 갖는 것을 특징으로 자기 정렬된 트랜치를 갖는 단전자 트랜지스터.
- 제 5 항에 있어서,상기 소스 및 드레인 영역은 N형 불순물로 도핑되고, 상기 채널 영역은 N형 또는 P형 불순물로 도핑되어 형성된 것을 특징으로 자기 정렬된 트랜치를 갖는 단전자 트랜지스터.
- SOI 기판에 액티브 영역을 정의하고 상기 액티브 영역 상부에 게이트 절연막을 형성하는 제 1 단계와;상기 게이트 절연막 상부에 게이트 물질을 증착하는 제 2 단계와;상기 게이트 물질 및 상기 게이트 절연막을 순차적으로 식각하여 게이트를 형성하는 제 3 단계와;상기 구조 전면에 제 1 절연 물질을 증착하고 식각하여 제 1 절연 측벽 스페이서를 형성하는 제 4 단계와;상기 제 1 절연 측벽 스페이서 하단에 소정 깊이로 새부리 모양의 LOCOS 절연막이 형성되도록 LOCOS 공정을 수행하는 제 5 단계와;상기 제 1 절연 측벽 스페이서를 식각하고 노출된 단결정실리콘층에 소정 깊이로 트랜치를 형성하는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 LOCOS 절연막이 상기 제 1 절연 측벽 스페이서의 하단으로 파고드는 깊이는 상기 제 1 절연 측벽 스페이서 하단 길이의 1/2~2/3이고,상기 트랜치의 깊이는 상기 노출된 단결정실리콘층 두께의 1/3~2/3인 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법.
- 제 7 항 또는 제 8 항에 있어서,상기 제 5 단계의 LOCOS 공정을 수행하기 전 또는 상기 LOCOS 공정을 수행한 후에 소스/드레인 영역 형성을 위한 이온주입공정이 진행되는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 제 1 단계는,상기 액티브 영역 정의로 채널 영역을 10~50 nm 선폭을 갖도록 하고,상기 채널 영역의 선폭 사이에는 절연막을 채우는 평탄화 공정이 더 포함된 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법.
- SOI 기판에 액티브 영역을 정의하고 상기 액티브 영역 상부에 게이트 절연막을 형성하는 제 1 단계와;상기 게이트 절연막 상부에 게이트 물질을 증착하는 제 2 단계와;상기 게이트 물질 및 상기 게이트 절연막을 순차적으로 식각하여 게이트를 형성하는 제 3 단계와;상기 구조 전면에 제 1 절연 물질을 증착하고 식각하여 제 1 절연 측벽 스페이서를 형성하는 제 4 단계와;상기 구조 전면에 제 2 절연 물질을 증착하고 식각하여 제 2 절연 측벽 스페 이서를 형성하는 제 5 단계와;상기 제 2 절연 측벽 스페이서 하단에 새부리 모양의 LOCOS 절연막이 형성되도록 LOCOS 공정을 수행하는 제 6 단계와;상기 제 1 절연 측벽 스페이서를 식각하고 노출된 단결정실리콘층에 소정 깊이로 트랜치를 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법.
- 제 11 항에 있어서,상기 트랜치의 깊이는 상기 노출된 단결정실리콘층 두께의 1/3~2/3인 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법.
- 제 12 항에 있어서,상기 제 1 절연 물질은 질화물(nitride)이고,상기 제 2 절연 물질은 TEOS인 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법.
- 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,상기 제 6 단계의 LOCOS 공정을 수행하기 전 또는 상기 LOCOS 공정을 수행한 후에 소스/드레인 영역 형성을 위한 이온주입공정이 진행되는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법.
- 제 14 항에 있어서,상기 제 1 단계에서 SOI 기판에 액티브 영역 형성시 N형 또는 P형 불순물로 채널 도핑 공정을 더 진행하는 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법.
- 제 14 항에 있어서,상기 제 1 단계는,상기 액티브 영역 정의로 채널 영역을 10~50 nm 선폭을 갖도록 하고,상기 채널 영역의 선폭 사이에는 절연막을 채우는 평탄화 공정이 더 포함된 것을 특징으로 하는 자기 정렬된 트랜치를 갖는 단전자 트랜지스터의 제조방법.
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