JP3114894B2 - 絶縁ゲート型電界効果トランジスタの製造方法、半導体装置の製造方法及び絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタの製造方法、半導体装置の製造方法及び絶縁ゲート型電界効果トランジスタInfo
- Publication number
- JP3114894B2 JP3114894B2 JP04035729A JP3572992A JP3114894B2 JP 3114894 B2 JP3114894 B2 JP 3114894B2 JP 04035729 A JP04035729 A JP 04035729A JP 3572992 A JP3572992 A JP 3572992A JP 3114894 B2 JP3114894 B2 JP 3114894B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- porous
- layer
- manufacturing
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型電界効果
トランジスタの製造方法、半導体装置の製造方法及び絶
縁ゲート型電界効果トランジスタに係り、特に短チャネ
ルに形成される絶縁ゲート型電界効果トランジスタの製
造方法、半導体装置の製造方法及び絶縁ゲート型電界効
果トランジスタに関する。
トランジスタの製造方法、半導体装置の製造方法及び絶
縁ゲート型電界効果トランジスタに係り、特に短チャネ
ルに形成される絶縁ゲート型電界効果トランジスタの製
造方法、半導体装置の製造方法及び絶縁ゲート型電界効
果トランジスタに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】絶縁物
上の単結晶Ｓｉ半導体層の形成は、シリコン−オン−イ
ンシュレーター（ＳＯＩ）技術として広く知られ、通常
のＳｉ集積回路を作製するバルクＳｉ基体では到達しえ
ない数々の優位点をＳＯＩ技術を利用したデバイスが有
することから多くの研究が成されてきた。例えば、非晶
質あるいは、多結晶Ｓｉ層に電子線、レーザー光等のエ
ネルギービームを収束して照射し、溶融再結晶により単
結晶層をＳｉＯ2 上に成長させる方法、サイモックス
（ＳＩＭＯＸ：Seperationby ion implanted oxygen)
と称されるＳｉ単結晶基体中に酸素のイオン注入により
ＳｉＯ2 層を形成する方法等があげられる。
上の単結晶Ｓｉ半導体層の形成は、シリコン−オン−イ
ンシュレーター（ＳＯＩ）技術として広く知られ、通常
のＳｉ集積回路を作製するバルクＳｉ基体では到達しえ
ない数々の優位点をＳＯＩ技術を利用したデバイスが有
することから多くの研究が成されてきた。例えば、非晶
質あるいは、多結晶Ｓｉ層に電子線、レーザー光等のエ
ネルギービームを収束して照射し、溶融再結晶により単
結晶層をＳｉＯ2 上に成長させる方法、サイモックス
（ＳＩＭＯＸ：Seperationby ion implanted oxygen)
と称されるＳｉ単結晶基体中に酸素のイオン注入により
ＳｉＯ2 層を形成する方法等があげられる。
【０００３】このようなＳＯＩ技術を用いて、絶縁面上
に薄膜半導体膜を形成し、短チャネル効果を抑えようと
する構造が、例えば、1991年電子情報通信学会秋季大会
ＳＣ−９−３「ゲート長０．１５μｍ極薄膜ＭＯＳＦＥ
Ｔ／ＳＩＭＯＸの制作とその特性」に開示されている。
ここでは、Ｓｉ層の薄膜化が短チャネル領域効果の抑制
に効果的であり、更に、チャネル領域下の埋め込み酸化
膜の薄膜化が閾値電圧の短チャネル効果の抑制に効果的
であることが述べられている。一方、埋め込み酸化膜を
薄膜化すると、ソース、ドレイン領域の寄生容量が増大
する問題点があることが述べられている。
に薄膜半導体膜を形成し、短チャネル効果を抑えようと
する構造が、例えば、1991年電子情報通信学会秋季大会
ＳＣ−９−３「ゲート長０．１５μｍ極薄膜ＭＯＳＦＥ
Ｔ／ＳＩＭＯＸの制作とその特性」に開示されている。
ここでは、Ｓｉ層の薄膜化が短チャネル領域効果の抑制
に効果的であり、更に、チャネル領域下の埋め込み酸化
膜の薄膜化が閾値電圧の短チャネル効果の抑制に効果的
であることが述べられている。一方、埋め込み酸化膜を
薄膜化すると、ソース、ドレイン領域の寄生容量が増大
する問題点があることが述べられている。
【０００４】本発明は、ソース、ドレイン領域直下の絶
縁層の厚さを、チャネル領域直下の絶縁層の厚さよりも
十分厚くすることが可能な絶縁ゲート型電界効果トラン
ジスタ、それを用いた半導体装置及び製造方法を提供す
ることを目的とする。
縁層の厚さを、チャネル領域直下の絶縁層の厚さよりも
十分厚くすることが可能な絶縁ゲート型電界効果トラン
ジスタ、それを用いた半導体装置及び製造方法を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】本発明の第１の絶縁ゲー
ト型電界効果トランジスタの製造方法は、第１のＳｉ単
結晶基体上のソース、ドレイン領域直下となる領域に厚
い選択酸化膜を形成し、該第１のＳｉ単結晶基体を平坦
化した後、その表面に酸化膜を形成する工程と、多孔質
化された第２のＳｉ単結晶基体上の、非多孔質単結晶層
の表面或いは該非多孔質単結晶層上に形成した酸化膜表
面を、前記第１のＳｉ単結晶基体の酸化面に貼り合わせ
る工程と、前記多孔質化された第２のＳｉ単結晶基体を
少なくとも湿式化学エッチングを含む処理により除去し
て貼り合わせた酸化層上に単結晶半導体層を形成する工
程と、前記厚い選択酸化膜上にソース、ドレイン領域を
形成する工程とを備えたものである。
ト型電界効果トランジスタの製造方法は、第１のＳｉ単
結晶基体上のソース、ドレイン領域直下となる領域に厚
い選択酸化膜を形成し、該第１のＳｉ単結晶基体を平坦
化した後、その表面に酸化膜を形成する工程と、多孔質
化された第２のＳｉ単結晶基体上の、非多孔質単結晶層
の表面或いは該非多孔質単結晶層上に形成した酸化膜表
面を、前記第１のＳｉ単結晶基体の酸化面に貼り合わせ
る工程と、前記多孔質化された第２のＳｉ単結晶基体を
少なくとも湿式化学エッチングを含む処理により除去し
て貼り合わせた酸化層上に単結晶半導体層を形成する工
程と、前記厚い選択酸化膜上にソース、ドレイン領域を
形成する工程とを備えたものである。
【０００６】本発明の第２の絶縁ゲート型電界効果トラ
ンジスタの製造方法は、上記本発明の第１の絶縁ゲート
型電界効果トランジスタの製造方法において、前記単結
晶半導体層上にゲート電極を形成し、このゲート電極の
周辺領域に選択酸化膜を形成し、形成された選択酸化膜
及びゲート電極上の酸化膜を平坦化したものである。
ンジスタの製造方法は、上記本発明の第１の絶縁ゲート
型電界効果トランジスタの製造方法において、前記単結
晶半導体層上にゲート電極を形成し、このゲート電極の
周辺領域に選択酸化膜を形成し、形成された選択酸化膜
及びゲート電極上の酸化膜を平坦化したものである。
【０００７】本発明の第３の絶縁ゲート型電界効果トラ
ンジスタの製造方法は、上記本発明の第２の絶縁ゲート
型電界効果トランジスタの製造方法の平坦化された選択
酸化膜及びゲート電極上の酸化膜と、多孔質化された第
３のＳｉ単結晶基体上の、非多孔質単結晶層の表面或い
は該非多孔質単結晶層上に形成した酸化膜とを貼り合わ
せる工程と、前記多孔質化された第３のＳｉ単結晶基体
を少なくとも湿式化学エッチングを含む処理により除去
して、貼り合わせた酸化層上に単結晶半導体層を形成す
る工程とを備えたものである。
ンジスタの製造方法は、上記本発明の第２の絶縁ゲート
型電界効果トランジスタの製造方法の平坦化された選択
酸化膜及びゲート電極上の酸化膜と、多孔質化された第
３のＳｉ単結晶基体上の、非多孔質単結晶層の表面或い
は該非多孔質単結晶層上に形成した酸化膜とを貼り合わ
せる工程と、前記多孔質化された第３のＳｉ単結晶基体
を少なくとも湿式化学エッチングを含む処理により除去
して、貼り合わせた酸化層上に単結晶半導体層を形成す
る工程とを備えたものである。
【０００８】本発明の絶縁ゲート型電界効果トランジス
タは、上記本発明の第１の絶縁ゲート型電界効果トラン
ジスタの製造方法により製造されたものである。
タは、上記本発明の第１の絶縁ゲート型電界効果トラン
ジスタの製造方法により製造されたものである。
【０００９】
【００１０】
【００１１】
【作用】本発明は、ソース領域及びドレイン領域直下と
なる絶縁層をチャネル領域直下の絶縁層よりも厚くし、
短チャネル効果を抑制し、より微細な且つ高集積な半導
体装置、及び寄生容量を低減し高速な半導体装置を提供
できる。
なる絶縁層をチャネル領域直下の絶縁層よりも厚くし、
短チャネル効果を抑制し、より微細な且つ高集積な半導
体装置、及び寄生容量を低減し高速な半導体装置を提供
できる。
【００１２】なお、前記チャネル領域上のゲート電極の
周辺領域に選択的に絶縁層を形成すれば、ゲート電極上
の絶縁膜表面を平坦化して配線等を形成することができ
る。更に、形成された平坦な絶縁層面上に単結晶半導体
層を形成すれば、絶縁ゲート型電界効果トランジスタを
下層に有する積層型の半導体装置を形成することができ
る。
周辺領域に選択的に絶縁層を形成すれば、ゲート電極上
の絶縁膜表面を平坦化して配線等を形成することができ
る。更に、形成された平坦な絶縁層面上に単結晶半導体
層を形成すれば、絶縁ゲート型電界効果トランジスタを
下層に有する積層型の半導体装置を形成することができ
る。
【００１３】本発明の製造方法は、第１のＳｉ単結晶基
体のソース、ドレイン領域となる領域直下に厚い選択酸
化膜を形成し、該第１のＳｉ単結晶基体を平坦化した
後、その表面に酸化膜を形成することで、ソース、ドレ
イン領域直下となる領域に厚い酸化膜、チャネル領域直
下となる領域に薄い酸化膜を形成した第１の基板を作製
し、一方で、エッチング速度が速い多孔質化された第２
のＳｉ単結晶基体上に結晶性の優れた非多孔質単結晶Ｓ
ｉ層を形成するか、又は更に非多孔質単結晶Ｓｉ層上に
絶縁層を形成して第２の基板を作製し、第１の基板と第
２の基板を貼り合わせた後に、多孔質化された第２のＳ
ｉ単結晶基体を少なくとも湿式化学エッチングを含む処
理により除去することで、貼り合わせた絶縁層上に結晶
性の優れた膜厚の均一で薄い単結晶Ｓｉ層を簡易な工程
で形成し、前記厚い選択酸化膜上にソース、ドレイン領
域を形成するものである。
体のソース、ドレイン領域となる領域直下に厚い選択酸
化膜を形成し、該第１のＳｉ単結晶基体を平坦化した
後、その表面に酸化膜を形成することで、ソース、ドレ
イン領域直下となる領域に厚い酸化膜、チャネル領域直
下となる領域に薄い酸化膜を形成した第１の基板を作製
し、一方で、エッチング速度が速い多孔質化された第２
のＳｉ単結晶基体上に結晶性の優れた非多孔質単結晶Ｓ
ｉ層を形成するか、又は更に非多孔質単結晶Ｓｉ層上に
絶縁層を形成して第２の基板を作製し、第１の基板と第
２の基板を貼り合わせた後に、多孔質化された第２のＳ
ｉ単結晶基体を少なくとも湿式化学エッチングを含む処
理により除去することで、貼り合わせた絶縁層上に結晶
性の優れた膜厚の均一で薄い単結晶Ｓｉ層を簡易な工程
で形成し、前記厚い選択酸化膜上にソース、ドレイン領
域を形成するものである。
【００１４】なお、前記単結晶半導体層上にゲート電極
を形成し、このゲート電極の周辺領域に選択酸化膜を形
成し、形成された選択酸化膜及びゲート電極上の酸化膜
を平坦化すれば、平坦化された酸化面に配線等を形成す
ることができる。
を形成し、このゲート電極の周辺領域に選択酸化膜を形
成し、形成された選択酸化膜及びゲート電極上の酸化膜
を平坦化すれば、平坦化された酸化面に配線等を形成す
ることができる。
【００１５】更に、平坦化された選択酸化膜及びゲート
電極上の酸化膜と、多孔質化された第３のＳｉ単結晶基
体上の、非多孔質単結晶層の表面或いは該非多孔質単結
晶層上に形成した酸化膜とを貼り合わせ、多孔質化され
た第３のＳｉ単結晶基体を少なくとも湿式化学エッチン
グを含む処理により除去して貼り合わせた酸化層上に単
結晶半導体層を形成すれば、絶縁ゲート型電界効果トラ
ンジスタを下層に有する積層型の半導体装置を形成する
ことができる。
電極上の酸化膜と、多孔質化された第３のＳｉ単結晶基
体上の、非多孔質単結晶層の表面或いは該非多孔質単結
晶層上に形成した酸化膜とを貼り合わせ、多孔質化され
た第３のＳｉ単結晶基体を少なくとも湿式化学エッチン
グを含む処理により除去して貼り合わせた酸化層上に単
結晶半導体層を形成すれば、絶縁ゲート型電界効果トラ
ンジスタを下層に有する積層型の半導体装置を形成する
ことができる。
【００１６】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。 （実施例１）図１は本発明の第１実施例となるｎ型ＭＯ
Ｓトランジスタの構成を説明するための断面図である。
説明する。 （実施例１）図１は本発明の第１実施例となるｎ型ＭＯ
Ｓトランジスタの構成を説明するための断面図である。
【００１７】図１において、１は単結晶Ｓｉ基体、２，
３，４はｎ型ＭＯＳトランジスタのソース領域，チャネ
ル領域，ドレイン領域、５，６，７はそれぞれソース領
域２，チャネル領域３，ドレイン領域４直下の酸化膜、
８はゲート電極である。酸化膜５，７は平坦化された選
択酸化膜であり、酸化膜６よりも厚く形成される。かか
る構成のＭＯＳトランジスタでは酸化膜５，７が厚く形
成されるためソース、ドレイン領域の寄生容量（基板−
ソース領域間、基板−ドレイン領域間の寄生容量）を抑
えることができるとともに、酸化膜６が薄く形成される
ため短チャネル効果を抑制することができる。
３，４はｎ型ＭＯＳトランジスタのソース領域，チャネ
ル領域，ドレイン領域、５，６，７はそれぞれソース領
域２，チャネル領域３，ドレイン領域４直下の酸化膜、
８はゲート電極である。酸化膜５，７は平坦化された選
択酸化膜であり、酸化膜６よりも厚く形成される。かか
る構成のＭＯＳトランジスタでは酸化膜５，７が厚く形
成されるためソース、ドレイン領域の寄生容量（基板−
ソース領域間、基板−ドレイン領域間の寄生容量）を抑
えることができるとともに、酸化膜６が薄く形成される
ため短チャネル効果を抑制することができる。
【００１８】なお、本実施例の説明においては、ソース
ドレイン直下の厚い絶縁層としてＬＯＣＯＳを用いた
が、これに限らず、バルクＳｉをエッチングしておき、
ＳｉＯＮ等の絶縁層を埋め込んでも可能である。
ドレイン直下の厚い絶縁層としてＬＯＣＯＳを用いた
が、これに限らず、バルクＳｉをエッチングしておき、
ＳｉＯＮ等の絶縁層を埋め込んでも可能である。
【００１９】次に上記構成のｎ型ＭＯＳトランジスタの
製造工程について説明する。
製造工程について説明する。
【００２０】なお、上記構成のｎ型ＭＯＳトランジスタ
はソース、ドレイン領域直下のみ厚い平坦化された酸化
膜上に単結晶Ｓｉ層を形成し、この単結晶Ｓｉ層にＭＯ
Ｓトランジスタを作製するものであり、平坦化された絶
縁面上に単結晶Ｓｉ層を形成するＳＯＩ技術を前提とす
る。上記構成のｎ型ＭＯＳトランジスタの作製に既存の
ＳＯＩ技術、例えばレーザー光等のエネルギービームを
収束して照射し、溶融再結晶により単結晶層をＳｉＯ2
上に成長させる方法等を用いることもできるが、本発明
にかかる製造方法を用いれば、絶縁面上に層厚が均一
で、結晶性に優れた単結晶Ｓｉ層を形成することができ
る。以下、本発明の製造方法について説明する。
はソース、ドレイン領域直下のみ厚い平坦化された酸化
膜上に単結晶Ｓｉ層を形成し、この単結晶Ｓｉ層にＭＯ
Ｓトランジスタを作製するものであり、平坦化された絶
縁面上に単結晶Ｓｉ層を形成するＳＯＩ技術を前提とす
る。上記構成のｎ型ＭＯＳトランジスタの作製に既存の
ＳＯＩ技術、例えばレーザー光等のエネルギービームを
収束して照射し、溶融再結晶により単結晶層をＳｉＯ2
上に成長させる方法等を用いることもできるが、本発明
にかかる製造方法を用いれば、絶縁面上に層厚が均一
で、結晶性に優れた単結晶Ｓｉ層を形成することができ
る。以下、本発明の製造方法について説明する。
【００２１】まず、本発明において用いる多孔質Ｓｉに
付いて説明を行う。多孔質Ｓｉは、Uhlir 等によって１
９５６年に半導体の電解研磨の研究過程に於て発見され
た（A.Uhlir, Bell Syst.Tech.J., vol 35,333(1956))
。また、ウナガミ等は、陽極化成におけるＳｉの溶解
反応を研究し、ＨＦ溶液中のＳｉの陽極反応には正孔が
必要であり、その反応は、次のようであると報告してい
る（T.ウナガミ: J. Electrochem.Soc., vol. 127, 476
(1980) ）。
付いて説明を行う。多孔質Ｓｉは、Uhlir 等によって１
９５６年に半導体の電解研磨の研究過程に於て発見され
た（A.Uhlir, Bell Syst.Tech.J., vol 35,333(1956))
。また、ウナガミ等は、陽極化成におけるＳｉの溶解
反応を研究し、ＨＦ溶液中のＳｉの陽極反応には正孔が
必要であり、その反応は、次のようであると報告してい
る（T.ウナガミ: J. Electrochem.Soc., vol. 127, 476
(1980) ）。
【００２２】 Si + 2HF + (2-n)e+ → SiF2 + 2H+ + ne- SiF2 + 2HF → SiF4 + H2 SiF4 + 2HF → H2SiF6 又は、 Si + 4HF + (4-λ)e+ → SiF4 + 4H+ + λe- SiF4 + 2HF → H2SiF6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλは夫々Ｓｉ１原子が溶解するた
めに必要な正孔の数であり、ｎ＞２又は、λ＞４なる条
件が満たされた場合に多孔質Ｓｉが形成されるとしてい
る。
ている。また、ｎ及びλは夫々Ｓｉ１原子が溶解するた
めに必要な正孔の数であり、ｎ＞２又は、λ＞４なる条
件が満たされた場合に多孔質Ｓｉが形成されるとしてい
る。
【００２３】このように、多孔質Ｓｉを作製するために
は、正孔が必要であり、Ｎ型Ｓｉに比べてＰ型Ｓｉの方
が多孔質Ｓｉに変質しやすい。しかし、Ｎ型Ｓｉも正孔
の注入があれば、多孔質Ｓｉに変質することが知られて
いる（R.P.Holmstrom and J.Y.Chi. Appl.Phys.Lett. V
ol.42,386(1983) ）。この多孔質Ｓｉ層は、単結晶Ｓｉ
の密度２．３３ｇ／ｃｍ3 に比べて、ＨＦ溶液濃度を５
０〜２０％に変化させることで、その密度を１．１〜
０．６ｇ／ｃｍ3 の範囲に変化させることができる。こ
の多孔質Ｓｉ層は、透過電子顕微鏡による観察によれ
ば、平均約６００オングストローム程度の径の孔が形成
される。その密度は単結晶Ｓｉに比べると、半分以下に
なるにもかかわらず、単結晶性は維持されており、多孔
質層の上部へ単結晶Ｓｉ層をエピタキシャル成長させる
ことも可能である。また、多孔質層はその内部に大量の
空隙が形成されているために、密度が半分以下に減少す
る。その結果、体積に比べて表面積が飛躍的に増大する
ため、その化学エッチング速度は、非多孔質Ｓｉ層のエ
ッチング速度に比べて、著しく増速される。
は、正孔が必要であり、Ｎ型Ｓｉに比べてＰ型Ｓｉの方
が多孔質Ｓｉに変質しやすい。しかし、Ｎ型Ｓｉも正孔
の注入があれば、多孔質Ｓｉに変質することが知られて
いる（R.P.Holmstrom and J.Y.Chi. Appl.Phys.Lett. V
ol.42,386(1983) ）。この多孔質Ｓｉ層は、単結晶Ｓｉ
の密度２．３３ｇ／ｃｍ3 に比べて、ＨＦ溶液濃度を５
０〜２０％に変化させることで、その密度を１．１〜
０．６ｇ／ｃｍ3 の範囲に変化させることができる。こ
の多孔質Ｓｉ層は、透過電子顕微鏡による観察によれ
ば、平均約６００オングストローム程度の径の孔が形成
される。その密度は単結晶Ｓｉに比べると、半分以下に
なるにもかかわらず、単結晶性は維持されており、多孔
質層の上部へ単結晶Ｓｉ層をエピタキシャル成長させる
ことも可能である。また、多孔質層はその内部に大量の
空隙が形成されているために、密度が半分以下に減少す
る。その結果、体積に比べて表面積が飛躍的に増大する
ため、その化学エッチング速度は、非多孔質Ｓｉ層のエ
ッチング速度に比べて、著しく増速される。
【００２４】本発明に係る製造方法は上記多孔質Ｓｉの
性質を利用したものである。図２〜図８は本実施例のｎ
型ＭＯＳトランジスタの製造工程図である。
性質を利用したものである。図２〜図８は本実施例のｎ
型ＭＯＳトランジスタの製造工程図である。
【００２５】まず、図２に示すように、単結晶Ｓｉ基体
を以下の条件の陽極化成により多孔質化して多孔質Ｓｉ
基体１０を形成する。
を以下の条件の陽極化成により多孔質化して多孔質Ｓｉ
基体１０を形成する。
【００２６】 印加電圧： ２．６（Ｖ） 電流密度： ３０（ｍＡ・ｃｍ-2） 陽極化成溶液：ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：
１ Ｐｏｒｏｓｉｔｙ： ５６（％） 次に多孔質Ｓｉ基体１０の表面に非多孔質単結晶Ｓｉ層
９をエピタキシャル成長する。単結晶Ｓｉ層９の厚さは
０．１μｍとした。エピタキシャル成長は一般的な熱Ｃ
ＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、分子線エピ
タキシー法、スパッタ法等で行った。
１ Ｐｏｒｏｓｉｔｙ： ５６（％） 次に多孔質Ｓｉ基体１０の表面に非多孔質単結晶Ｓｉ層
９をエピタキシャル成長する。単結晶Ｓｉ層９の厚さは
０．１μｍとした。エピタキシャル成長は一般的な熱Ｃ
ＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、分子線エピ
タキシー法、スパッタ法等で行った。
【００２７】一方、図３に示すように、単結晶Ｓｉ基体
１の表面の、ソース領域、ドレイン領域直下となる領域
に１μｍ程度の厚い選択酸化膜５，７を形成する。選択
酸化膜５，７を形成するには、単結晶Ｓｉ基体１上に酸
化膜を介してチャネル領域直下となる領域にＳｉ3 Ｎ4
膜をパターン形成し、１０００℃のウエット酸化を行う
ことで形成することができる。その後、図４及び図５に
示すように、Ｓｉ3 Ｎ4 膜を除去した後、ＳＯＧ（Spin
On Glass ）を表面にコートし、リフローにより平坦化
を行い、平坦化後ＳｉＯ2 のエッチングを行って、平坦
化された選択酸化膜５，７を形成し、更に表面酸化して
２００Å程度の酸化膜６を形成する。
１の表面の、ソース領域、ドレイン領域直下となる領域
に１μｍ程度の厚い選択酸化膜５，７を形成する。選択
酸化膜５，７を形成するには、単結晶Ｓｉ基体１上に酸
化膜を介してチャネル領域直下となる領域にＳｉ3 Ｎ4
膜をパターン形成し、１０００℃のウエット酸化を行う
ことで形成することができる。その後、図４及び図５に
示すように、Ｓｉ3 Ｎ4 膜を除去した後、ＳＯＧ（Spin
On Glass ）を表面にコートし、リフローにより平坦化
を行い、平坦化後ＳｉＯ2 のエッチングを行って、平坦
化された選択酸化膜５，７を形成し、更に表面酸化して
２００Å程度の酸化膜６を形成する。
【００２８】次に図６に示すように、選択酸化膜５，
７、酸化膜６を有する単結晶Ｓｉ基体１と、非多孔質単
結晶Ｓｉ層９を有する多孔質Ｓｉ基体１０とを洗浄した
後に密着させ、その後酸素、窒素、水素、希ガス等の雰
囲気中で加熱することで貼り合わせる。
７、酸化膜６を有する単結晶Ｓｉ基体１と、非多孔質単
結晶Ｓｉ層９を有する多孔質Ｓｉ基体１０とを洗浄した
後に密着させ、その後酸素、窒素、水素、希ガス等の雰
囲気中で加熱することで貼り合わせる。
【００２９】ここで、単結晶Ｓｉ層９上に酸化膜を形成
してもよい。界面で薄膜デバイスを作製する際にある程
度の界面準位を形成する可能性があるが、単結晶Ｓｉ層
９上に酸化膜を形成すれば、このような界面準位の低減
を図ることができる。
してもよい。界面で薄膜デバイスを作製する際にある程
度の界面準位を形成する可能性があるが、単結晶Ｓｉ層
９上に酸化膜を形成すれば、このような界面準位の低減
を図ることができる。
【００３０】なお、一般的に熱処理の温度が高ければ高
いほど、界面の結合力が強まる。これは約２００℃以上
になると、水素結合していた水素と酸素の両原子がＨ2
Ｏの形で脱水し、そのあとに縮合したシラノール結合
（Ｓｉ−Ｏ−Ｓｉ）を形成するためである。但し脱水し
たＨ2 Ｏが界面近傍に空隙（ボイド）等の形で残存して
いる間は、まだ結合力は最も高い状態ではなく、このボ
イドが拡散して完全に消滅したときに最も結合力が高く
なる。そしてこの状態で結合力は飽和し、それ以上の高
温処理をしても結合力がさらに強まることはない。この
結合力が飽和する温度は約１０００℃である。ここでは
熱処理温度を約１０００℃とした。
いほど、界面の結合力が強まる。これは約２００℃以上
になると、水素結合していた水素と酸素の両原子がＨ2
Ｏの形で脱水し、そのあとに縮合したシラノール結合
（Ｓｉ−Ｏ−Ｓｉ）を形成するためである。但し脱水し
たＨ2 Ｏが界面近傍に空隙（ボイド）等の形で残存して
いる間は、まだ結合力は最も高い状態ではなく、このボ
イドが拡散して完全に消滅したときに最も結合力が高く
なる。そしてこの状態で結合力は飽和し、それ以上の高
温処理をしても結合力がさらに強まることはない。この
結合力が飽和する温度は約１０００℃である。ここでは
熱処理温度を約１０００℃とした。
【００３１】次に図７に示すように、多孔質Ｓｉ基体１
０を下記のエッチング液を用いてエッチング除去する。
多孔質Ｓｉ基体１０を単結晶に対して選択的にエッチン
グすることができるエッチング液としては、弗酸、バッ
ファード弗酸等の弗酸系のエッチング液がある。なお、
かかるエッチング液に、メタノール、エタノール、プロ
パノール、イソプロパノール等のアルコールを添加する
ことによって、エッチングによる反応生成気体の気泡
を、瞬時にエッチング表面から、撹はんすることなく、
除去でき、均一にかつ効率よく多孔質Ｓｉをエッチング
することができる。また、過酸化水素水を添加すること
によって、Ｓｉの酸化を増速し、反応速度を無添加にく
らべて増速することが可能となり、更に過酸化水素水の
比率を変えることにより、その反応速度を制御すること
ができる。
０を下記のエッチング液を用いてエッチング除去する。
多孔質Ｓｉ基体１０を単結晶に対して選択的にエッチン
グすることができるエッチング液としては、弗酸、バッ
ファード弗酸等の弗酸系のエッチング液がある。なお、
かかるエッチング液に、メタノール、エタノール、プロ
パノール、イソプロパノール等のアルコールを添加する
ことによって、エッチングによる反応生成気体の気泡
を、瞬時にエッチング表面から、撹はんすることなく、
除去でき、均一にかつ効率よく多孔質Ｓｉをエッチング
することができる。また、過酸化水素水を添加すること
によって、Ｓｉの酸化を増速し、反応速度を無添加にく
らべて増速することが可能となり、更に過酸化水素水の
比率を変えることにより、その反応速度を制御すること
ができる。
【００３２】ここでは、多孔質Ｓｉ基体１０を４９％弗
酸とアルコールと３０％過酸化水素水との混合液（１
０：６：５０）で撹はんすることなく選択エッチングし
た。多孔質Ｓｉ基体１０は選択エッチングされ、完全に
除去された。このようにして作製された酸化膜上のＳｉ
単結晶層の層厚は均一である。
酸とアルコールと３０％過酸化水素水との混合液（１
０：６：５０）で撹はんすることなく選択エッチングし
た。多孔質Ｓｉ基体１０は選択エッチングされ、完全に
除去された。このようにして作製された酸化膜上のＳｉ
単結晶層の層厚は均一である。
【００３３】次に、図８に示すように、ゲート絶縁膜を
介してゲート電極８を形成し、このゲート電極８をマス
クとして、不純物イオンを注入し、アニール処理を行っ
てソース、ドレイン領域２，４を形成する。なお、酸化
膜６上にゲート電極８を精度よく形成するには、上面か
らＨｅ−Ｎｅレーザにより選択酸化膜５，７のエッジを
検知し、このエッジを基準としてゲート電極８を形成す
ればよい。なお、選択酸化膜５，７とは別にアライメン
トマークとなる選択酸化領域を形成してもよい。
介してゲート電極８を形成し、このゲート電極８をマス
クとして、不純物イオンを注入し、アニール処理を行っ
てソース、ドレイン領域２，４を形成する。なお、酸化
膜６上にゲート電極８を精度よく形成するには、上面か
らＨｅ−Ｎｅレーザにより選択酸化膜５，７のエッジを
検知し、このエッジを基準としてゲート電極８を形成す
ればよい。なお、選択酸化膜５，７とは別にアライメン
トマークとなる選択酸化領域を形成してもよい。
【００３４】このようにして図１に示したｎ型ＭＯＳト
ランジスタを作製する。本発明によれば、単結晶Ｓｉ層
の厚さ及びチャネル領域下の酸化膜の厚さを薄くでき短
チャネル効果を抑えることができるので、０．１μｍル
ール以下のＭＯＳトランジスタを作製することも可能と
なる。 （実施例２）次に本発明の第２実施例について図１３を
用いて説明する。本第２実施例はソースドレイン直下の
厚い酸化層及びチャネル直下の薄い酸化層上にＢＰＳＧ
３１を介して単結晶Ｓｉ膜が形成されている点が第１実
施例と異なる。本構造を採用することにより、ＬＯＣＯ
Ｓ酸化部５，７、非ＬＯＣＯＳ酸化部６との段差が存在
しても、リフロー特性の良好なＢＰＳＧにより単結晶層
９との界面が平坦となり、その貼り合わせ特性が良好と
なる。又ＢＰＳＧのみならず、リフロー特性の優れたも
のであれば、良く、ＳＯＧ等も使用可能である。 （実施例３）本実施例は第１実施例のｎ型ＭＯＳトラン
ジスタのゲート電極上を平坦化したものである。
ランジスタを作製する。本発明によれば、単結晶Ｓｉ層
の厚さ及びチャネル領域下の酸化膜の厚さを薄くでき短
チャネル効果を抑えることができるので、０．１μｍル
ール以下のＭＯＳトランジスタを作製することも可能と
なる。 （実施例２）次に本発明の第２実施例について図１３を
用いて説明する。本第２実施例はソースドレイン直下の
厚い酸化層及びチャネル直下の薄い酸化層上にＢＰＳＧ
３１を介して単結晶Ｓｉ膜が形成されている点が第１実
施例と異なる。本構造を採用することにより、ＬＯＣＯ
Ｓ酸化部５，７、非ＬＯＣＯＳ酸化部６との段差が存在
しても、リフロー特性の良好なＢＰＳＧにより単結晶層
９との界面が平坦となり、その貼り合わせ特性が良好と
なる。又ＢＰＳＧのみならず、リフロー特性の優れたも
のであれば、良く、ＳＯＧ等も使用可能である。 （実施例３）本実施例は第１実施例のｎ型ＭＯＳトラン
ジスタのゲート電極上を平坦化したものである。
【００３５】図９〜図１１は本実施例のｎ型ＭＯＳトラ
ンジスタの製造工程図である。なお、図１に示した構成
部材と同一構成部材については同一符号を付する。
ンジスタの製造工程図である。なお、図１に示した構成
部材と同一構成部材については同一符号を付する。
【００３６】まず、第１実施例と同様にして、図２〜図
８に示した製造工程によりｎ型ＭＯＳトランジスタを作
製した後、図９に示すようにゲート電極８上及びその側
壁部上に酸化膜１２を介してＳｉＮ膜１１を選択的にエ
ッチングして形成する。このようなＳｉＮ膜１１の形成
は異方性ドライエッチングを用いることで行うことがで
きる。
８に示した製造工程によりｎ型ＭＯＳトランジスタを作
製した後、図９に示すようにゲート電極８上及びその側
壁部上に酸化膜１２を介してＳｉＮ膜１１を選択的にエ
ッチングして形成する。このようなＳｉＮ膜１１の形成
は異方性ドライエッチングを用いることで行うことがで
きる。
【００３７】次に図１０に示すようにウエット酸化によ
り選択酸化膜１３，１４を形成する。その後図１１に示
すように、ＳｉＮ膜１１を除去した後、ＳＯＧ（Spin O
n Glass ）を表面にコートし、エッチバックで平坦化を
行う。
り選択酸化膜１３，１４を形成する。その後図１１に示
すように、ＳｉＮ膜１１を除去した後、ＳＯＧ（Spin O
n Glass ）を表面にコートし、エッチバックで平坦化を
行う。
【００３８】このように完全平坦化することにより、配
線が高密度、高集積で形成できる効果がある。 （実施例４）本実施例は第３実施例において、平坦化さ
れた酸化面上に更にｐ型ＭＯＳトランジスタを形成し積
層型のＣＭＯＳトランジスタを作製したものである。
線が高密度、高集積で形成できる効果がある。 （実施例４）本実施例は第３実施例において、平坦化さ
れた酸化面上に更にｐ型ＭＯＳトランジスタを形成し積
層型のＣＭＯＳトランジスタを作製したものである。
【００３９】図１２は本実施例の積層型のＣＭＯＳトラ
ンジスタ示す断面図である。なお、図９〜図１１に示し
た構成部材と同一構成部材については同一符号を付す
る。
ンジスタ示す断面図である。なお、図９〜図１１に示し
た構成部材と同一構成部材については同一符号を付す
る。
【００４０】図１２に示すように、本実施例では、ゲー
ト電極８の周辺領域に選択酸化膜１３，１４を形成し平
坦化を行った後、平坦化された酸化面に単結晶Ｓｉ層を
形成し、この単結晶Ｓｉ層にｐ型ＭＯＳトランジスタの
ソース領域１５，チャネル領域１６，ドレイン領域１７
を形成する。なお、ゲート電極８はｎ型ＭＯＳトランジ
スタとｐ型ＭＯＳトランジスタとのゲート電極となる。
ト電極８の周辺領域に選択酸化膜１３，１４を形成し平
坦化を行った後、平坦化された酸化面に単結晶Ｓｉ層を
形成し、この単結晶Ｓｉ層にｐ型ＭＯＳトランジスタの
ソース領域１５，チャネル領域１６，ドレイン領域１７
を形成する。なお、ゲート電極８はｎ型ＭＯＳトランジ
スタとｐ型ＭＯＳトランジスタとのゲート電極となる。
【００４１】以下、上記構成の積層型のＣＭＯＳトラン
ジスタの製造工程について説明する。なお、本実施例の
製造工程は第３実施例の平坦化された酸化面上に、第１
実施例と同様にして非多孔質単結晶Ｓｉ層を有する多孔
質Ｓｉ基体を貼り合わせて酸化面上に単結晶Ｓｉ層を形
成するものなので、図１１及び図２〜図７を引用して説
明する。
ジスタの製造工程について説明する。なお、本実施例の
製造工程は第３実施例の平坦化された酸化面上に、第１
実施例と同様にして非多孔質単結晶Ｓｉ層を有する多孔
質Ｓｉ基体を貼り合わせて酸化面上に単結晶Ｓｉ層を形
成するものなので、図１１及び図２〜図７を引用して説
明する。
【００４２】まず、図１１のように表面が平坦化された
ｎ型ＭＯＳトランジスタに、図２に示した、表面に非多
孔質単結晶Ｓｉ層９を有する多孔質Ｓｉ基体１０を図６
のように貼り合わせ、更に図７のように多孔質Ｓｉ基体
１０を選択的にエッチング除去して、平坦化された酸化
面上に単結晶Ｓｉ層を形成し、この単結晶Ｓｉ層に不純
物イオン注入によりソース、ドレイン領域１５、１７を
形成し、ｐ型ＭＯＳトランジスタを形成する。ソース、
ドレイン領域１５、１７をゲート電極８に対して精度よ
く形成するには、貼り合わせ前にアライメントマークと
なる選択酸化膜を形成し、この選択酸化膜のエッジを上
面からＨｅ−Ｎｅレーザにより検知し、このエッジを基
準として不純物イオン注入を行えばよい。なお、多孔質
化の条件、貼り合わせの条件、多孔質Ｓｉのエッチング
の条件等は第１実施例において説明した条件と同じであ
る。
ｎ型ＭＯＳトランジスタに、図２に示した、表面に非多
孔質単結晶Ｓｉ層９を有する多孔質Ｓｉ基体１０を図６
のように貼り合わせ、更に図７のように多孔質Ｓｉ基体
１０を選択的にエッチング除去して、平坦化された酸化
面上に単結晶Ｓｉ層を形成し、この単結晶Ｓｉ層に不純
物イオン注入によりソース、ドレイン領域１５、１７を
形成し、ｐ型ＭＯＳトランジスタを形成する。ソース、
ドレイン領域１５、１７をゲート電極８に対して精度よ
く形成するには、貼り合わせ前にアライメントマークと
なる選択酸化膜を形成し、この選択酸化膜のエッジを上
面からＨｅ−Ｎｅレーザにより検知し、このエッジを基
準として不純物イオン注入を行えばよい。なお、多孔質
化の条件、貼り合わせの条件、多孔質Ｓｉのエッチング
の条件等は第１実施例において説明した条件と同じであ
る。
【００４３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ソース、ドレイン領域の寄生容量を増大させるこ
となく、チャネル領域直下の絶縁層の厚さを薄くでき、
短チャネル効果を防止することができる。
れば、ソース、ドレイン領域の寄生容量を増大させるこ
となく、チャネル領域直下の絶縁層の厚さを薄くでき、
短チャネル効果を防止することができる。
【００４４】なお、前記チャネル領域上のゲート電極の
周辺領域に選択的に絶縁層を形成すれば、ゲート電極上
の絶縁膜表面を平坦化して配線等を形成し、高密度化、
高集積化を図ることが可能となる。
周辺領域に選択的に絶縁層を形成すれば、ゲート電極上
の絶縁膜表面を平坦化して配線等を形成し、高密度化、
高集積化を図ることが可能となる。
【００４５】更に、ゲート電極上の絶縁膜表面を平坦化
し、形成された平坦な絶縁層面上に単結晶半導体層を形
成すれば、絶縁ゲート型電界効果トランジスタを下層に
有する積層型の半導体装置を形成することができる。
し、形成された平坦な絶縁層面上に単結晶半導体層を形
成すれば、絶縁ゲート型電界効果トランジスタを下層に
有する積層型の半導体装置を形成することができる。
【図１】本発明の第１実施例となるｎ型ＭＯＳトランジ
スタの構成を説明するための断面図である。
スタの構成を説明するための断面図である。
【図２】上記第１実施例のｎ型ＭＯＳトランジスタの製
造工程図である。
造工程図である。
【図３】上記第１実施例のｎ型ＭＯＳトランジスタの製
造工程図である。
造工程図である。
【図４】上記第１実施例のｎ型ＭＯＳトランジスタの製
造工程図である。
造工程図である。
【図５】上記第１実施例のｎ型ＭＯＳトランジスタの製
造工程図である。
造工程図である。
【図６】上記第１実施例のｎ型ＭＯＳトランジスタの製
造工程図である。
造工程図である。
【図７】上記第１実施例のｎ型ＭＯＳトランジスタの製
造工程図である。
造工程図である。
【図８】上記第１実施例のｎ型ＭＯＳトランジスタの製
造工程図である。
造工程図である。
【図９】本発明の第３実施例となるｎ型ＭＯＳトランジ
スタの製造工程図である。
スタの製造工程図である。
【図１０】本発明の第３実施例となるｎ型ＭＯＳトラン
ジスタの製造工程図である。
ジスタの製造工程図である。
【図１１】本発明の第３実施例となるｎ型ＭＯＳトラン
ジスタの製造工程図である。
ジスタの製造工程図である。
【図１２】本発明の第４実施例となる半導体装置の構成
を説明するための断面図である。
を説明するための断面図である。
【図１３】本発明の第２実施例となるｎ型ＭＯＳトラン
ジスタの構成を説明するための断面図である。
ジスタの構成を説明するための断面図である。
１ 単結晶Ｓｉ基体 ２ ソース領域 ３ チャネル領域 ４ ドレイン領域 ５ 選択酸化膜 ６ 酸化膜 ７ 選択酸化膜 ８ ゲート電極 ９ 非多孔質単結晶Ｓｉ層 １０ 多孔質Ｓｉ基体 １１ ＳｉＮ膜 １２ 酸化膜 １３ 選択酸化膜 １４ 選択酸化膜 １５ ソース領域 １６ チャネル領域 １７ ドレイン領域
Claims (4)
- 【請求項１】 第１のＳｉ単結晶基体上のソース、ドレ
イン領域直下となる領域に厚い選択酸化膜を形成し、該
第１のＳｉ単結晶基体を平坦化した後、その表面に酸化
膜を形成する工程と、 多孔質化された第２のＳｉ単結晶基体上の、非多孔質単
結晶層の表面或いは該非多孔質単結晶層上に形成した酸
化膜表面を、前記第１のＳｉ単結晶基体の酸化面に貼り
合わせる工程と、 前記多孔質化された第２のＳｉ単結晶基体を少なくとも
湿式化学エッチングを含む処理により除去して貼り合わ
せた酸化層上に単結晶半導体層を形成する工程と、 前記厚い選択酸化膜上にソース、ドレイン領域を形成す
る工程とを備えた絶縁ゲート型電界効果トランジスタの
製造方法。 - 【請求項２】 前記単結晶半導体層上にゲート電極を形
成し、このゲート電極の周辺領域に選択酸化膜を形成
し、形成された選択酸化膜及びゲート電極上の酸化膜を
平坦化した請求項１記載の絶縁ゲート型電界効果トラン
ジスタの製造方法。 - 【請求項３】 請求項２記載の絶縁ゲート型電界効果ト
ランジスタの製造方法の平坦化された選択酸化膜及びゲ
ート電極上の酸化膜と、多孔質化された第３のＳｉ単結
晶基体上の、非多孔質単結晶層の表面或いは該非多孔質
単結晶層上に形成した酸化膜とを貼り合わせる工程と、 前記多孔質化された第３のＳｉ単結晶基体を少なくとも
湿式化学エッチングを含む処理により除去して、貼り合
わせた酸化層上に単結晶半導体層を形成する工程とを備
えた半導体装置の製造方法。 - 【請求項４】 請求項１記載の絶縁ゲート型電界効果ト
ランジスタの製造方法により製造された絶縁ゲート型電
界効果トランジスタ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04035729A JP3114894B2 (ja) | 1992-01-28 | 1992-01-28 | 絶縁ゲート型電界効果トランジスタの製造方法、半導体装置の製造方法及び絶縁ゲート型電界効果トランジスタ |
| DE69317800T DE69317800T2 (de) | 1992-01-28 | 1993-01-27 | Verfahren zur Herstellung einer Halbleiteranordnung |
| DE69332960T DE69332960T2 (de) | 1992-01-28 | 1993-01-27 | Halbleiteranordnung |
| EP93101168A EP0553775B1 (en) | 1992-01-28 | 1993-01-27 | Method of manufacturing a semiconductor device |
| EP97111478A EP0810652B1 (en) | 1992-01-28 | 1993-01-27 | Semiconductor device |
| US08/898,992 US6096582A (en) | 1992-01-28 | 1997-07-23 | Method of making a semiconductor device |
| HK98104069A HK1004843A1 (en) | 1992-01-28 | 1998-05-12 | Semiconductor device and manufacture method of same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04035729A JP3114894B2 (ja) | 1992-01-28 | 1992-01-28 | 絶縁ゲート型電界効果トランジスタの製造方法、半導体装置の製造方法及び絶縁ゲート型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206467A JPH05206467A (ja) | 1993-08-13 |
| JP3114894B2 true JP3114894B2 (ja) | 2000-12-04 |
Family
ID=12449934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04035729A Expired - Fee Related JP3114894B2 (ja) | 1992-01-28 | 1992-01-28 | 絶縁ゲート型電界効果トランジスタの製造方法、半導体装置の製造方法及び絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114894B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153880A (ja) * | 1994-09-29 | 1996-06-11 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100437856B1 (ko) * | 2002-08-05 | 2004-06-30 | 삼성전자주식회사 | 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법. |
| US8049253B2 (en) | 2007-07-11 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1992
- 1992-01-28 JP JP04035729A patent/JP3114894B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05206467A (ja) | 1993-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0810652B1 (en) | Semiconductor device | |
| JP3214631B2 (ja) | 半導体基体及びその作製方法 | |
| JP3352340B2 (ja) | 半導体基体とその製造方法 | |
| US6376285B1 (en) | Annealed porous silicon with epitaxial layer for SOI | |
| US6150031A (en) | Semiconductor member and process for preparing semiconductor member | |
| KR20000012018A (ko) | 가변가능한유공성을가진유공성실리콘절연 | |
| JP2001024200A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2901031B2 (ja) | 半導体基材及びその作製方法 | |
| JP2910001B2 (ja) | 半導体基材及びその作製方法 | |
| JPH05303116A (ja) | 半導体装置 | |
| JP3253099B2 (ja) | 半導体基板の作製方法 | |
| JP3363496B2 (ja) | 半導体装置及びその製造方法 | |
| EP0553774A1 (en) | Semiconductor device and method for producing the same | |
| KR100861739B1 (ko) | 수정된 실리콘으로의 저-도스량 산소 주입에 의한 얇은매립 산화물 | |
| JP3114894B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法、半導体装置の製造方法及び絶縁ゲート型電界効果トランジスタ | |
| JPH04346418A (ja) | 半導体基材の作製方法 | |
| JP3088032B2 (ja) | 半導体装置 | |
| JP3098811B2 (ja) | 絶縁ゲート型電界効果トランジスタ及びそれを用いた半導体装置 | |
| JP3112100B2 (ja) | 半導体基材の作製方法 | |
| KR100800508B1 (ko) | 자기 정렬된 트랜치를 갖는 단전자 트랜지스터 및 그제조방법 | |
| JP3128076B2 (ja) | バイポーラトランジスタの製造方法及びそれを用いた半導体装置の製造方法 | |
| JP3112102B2 (ja) | 半導体装置 | |
| JP3128077B2 (ja) | バイポーラトランジスタの製造方法及びそれを用いた半導体装置の製造方法 | |
| JP3080196B2 (ja) | 半導体基材及びその作製方法 | |
| JP3098810B2 (ja) | 絶縁ゲート型電界効果トランジスタ及びそれを用いた半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |