JPH05303116A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0224—Electrodes
- H01L31/022466—Electrodes made of transparent conductive layers, e.g. TCO, ITO layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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- H01L31/0224—Electrodes
- H01L31/022466—Electrodes made of transparent conductive layers, e.g. TCO, ITO layers
- H01L31/022475—Electrodes made of transparent conductive layers, e.g. TCO, ITO layers composed of indium tin oxide [ITO]
Abstract
(57)【要約】
【目的】 高速かつ低消費電力の半導体装置を提供す
る。 【構成】 半導体もしくは金属と接触するＩＴＯ膜を有
する半導体装置において、該ＩＴＯ膜上または膜下の少
なくとも一部にＳｉＮを主成分とする絶縁膜が設けられ
た半導体装置。
る。 【構成】 半導体もしくは金属と接触するＩＴＯ膜を有
する半導体装置において、該ＩＴＯ膜上または膜下の少
なくとも一部にＳｉＮを主成分とする絶縁膜が設けられ
た半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、半導体もしくは金属と
接触するＩＴＯ膜を有する半導体装置に関する。
接触するＩＴＯ膜を有する半導体装置に関する。
【０００２】
【従来の技術】従来、液晶表示装置において、画素電極
と配向膜の間に、液晶リークを防止する等の目的より絶
縁膜が設けられていた（特開昭５７−７６５２５公
報）。
と配向膜の間に、液晶リークを防止する等の目的より絶
縁膜が設けられていた（特開昭５７−７６５２５公
報）。
【０００３】しかし、上記従来の技術では、画素電極と
してＩＴＯ膜を用いた場合に、ＩＴＯ膜に接する絶縁膜
がＳｉＯ2 等の酸素を含む化合物により形成されている
と、熱的に不安定であり、オーミックコンタクトがとれ
なくなり、更にＩＴＯの抵抗値が高くなり、特性バラツ
キ、遅延時間が増大するという問題があった。
してＩＴＯ膜を用いた場合に、ＩＴＯ膜に接する絶縁膜
がＳｉＯ2 等の酸素を含む化合物により形成されている
と、熱的に不安定であり、オーミックコンタクトがとれ
なくなり、更にＩＴＯの抵抗値が高くなり、特性バラツ
キ、遅延時間が増大するという問題があった。
【０００４】
【発明が解決しようとする課題】本発明は上記問題点を
解決し、高速かつ低消費電力の半導体装置を提供し、更
に、該半導体装置を利用した画像品質の高い液晶表示装
置、光電交換装置を提供することを目的とする。
解決し、高速かつ低消費電力の半導体装置を提供し、更
に、該半導体装置を利用した画像品質の高い液晶表示装
置、光電交換装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】即ち本発明は、半導体も
しくは金属と接触するＩＴＯ膜を有する半導体装置にお
いて、該ＩＴＯ膜上または膜下の少なくとも一部にＳｉ
Ｎを主成分とする絶縁膜が設けられたことを特徴とする
半導体装置である。
しくは金属と接触するＩＴＯ膜を有する半導体装置にお
いて、該ＩＴＯ膜上または膜下の少なくとも一部にＳｉ
Ｎを主成分とする絶縁膜が設けられたことを特徴とする
半導体装置である。
【０００６】
【実施例】以下、実施例により本発明を詳細に説明す
る。
る。
【０００７】（実施例１）図１は、本発明の半導体装置
を用いた液晶表示装置の断面図である。図１において、
ガラス基板１０１上にポリシリコンＴＦＴが形成され、
第１絶縁膜１０６を介してＩＴＯ膜１０７が形成され、
更にその上に第２絶縁膜１０８が形成されている。１０
２〜１０５はそれぞれポリシリコンＴＦＴのチャンネル
領域、ゲート酸化膜、ゲート電極、ソース・ドレイン領
域である。
を用いた液晶表示装置の断面図である。図１において、
ガラス基板１０１上にポリシリコンＴＦＴが形成され、
第１絶縁膜１０６を介してＩＴＯ膜１０７が形成され、
更にその上に第２絶縁膜１０８が形成されている。１０
２〜１０５はそれぞれポリシリコンＴＦＴのチャンネル
領域、ゲート酸化膜、ゲート電極、ソース・ドレイン領
域である。
【０００８】本実施例においては、絶縁膜中の酸素の拡
散によりＩＴＯ膜１０７のＩｎ−Ｏ、Ｓｎ−Ｏの組成比
がずれ、抵抗値が増大する（図９）のを防止するため、
また、特に第２絶縁膜１０８においてはＩＴＯ／Ｓｉ接
触部上に存在するので、絶縁膜中の酸素の拡散により、
そのオーミック性が失われる（図１０、１１）のを防止
するため、第１絶縁膜１０６、第２絶縁膜１０８共にＳ
ｉＮX 膜で形成した。ＳｉＮX 膜の形成方法はスパッタ
法、蒸着、スピンコート法、ＣＶＤ法、ロール・ディッ
ピング法、印刷法、塗布法等公知の技術を使用し得る。
散によりＩＴＯ膜１０７のＩｎ−Ｏ、Ｓｎ−Ｏの組成比
がずれ、抵抗値が増大する（図９）のを防止するため、
また、特に第２絶縁膜１０８においてはＩＴＯ／Ｓｉ接
触部上に存在するので、絶縁膜中の酸素の拡散により、
そのオーミック性が失われる（図１０、１１）のを防止
するため、第１絶縁膜１０６、第２絶縁膜１０８共にＳ
ｉＮX 膜で形成した。ＳｉＮX 膜の形成方法はスパッタ
法、蒸着、スピンコート法、ＣＶＤ法、ロール・ディッ
ピング法、印刷法、塗布法等公知の技術を使用し得る。
【０００９】図９は、到達真空度１０-6Ｔｏｒｒ後、４
ＫＷ、４ｍｍＴｏｒｒ条件下によるスパッタ絶縁膜をＩ
ＴＯ直上に形成した時のＩＴＯの抵抗値の変化を示した
ものである。
ＫＷ、４ｍｍＴｏｒｒ条件下によるスパッタ絶縁膜をＩ
ＴＯ直上に形成した時のＩＴＯの抵抗値の変化を示した
ものである。
【００１０】また、ＣＶＤ法によりＳｉＮX 膜を形成す
るについて、ＲＦ３８０ＫＨｚ、パワー３．０Ａ、圧力
５００ｍｍＴｏｒｒ、温度３００℃、ＳｉＨ4 １４０ｃ
ｃ／ｍｉｎ、ＮＨ3 ６００ｃｃ／ｍｉｎ、Ｎ2 ６００ｃ
ｃ／ｍｉｎ（キャリアガス）条件よりＮＨ3 にかえて、
Ｎ2 Ｏを混入していくと、ＩＴＯの抵抗値の増大が認め
られた。更に、Ｎ2 ＯではなくＯ2 ３００ｃｃ／ｍｉｎ
にすると図１１に示すオーミック性が失われた。
るについて、ＲＦ３８０ＫＨｚ、パワー３．０Ａ、圧力
５００ｍｍＴｏｒｒ、温度３００℃、ＳｉＨ4 １４０ｃ
ｃ／ｍｉｎ、ＮＨ3 ６００ｃｃ／ｍｉｎ、Ｎ2 ６００ｃ
ｃ／ｍｉｎ（キャリアガス）条件よりＮＨ3 にかえて、
Ｎ2 Ｏを混入していくと、ＩＴＯの抵抗値の増大が認め
られた。更に、Ｎ2 ＯではなくＯ2 ３００ｃｃ／ｍｉｎ
にすると図１１に示すオーミック性が失われた。
【００１１】（実施例２）図２は、本実施例の半導体装
置を用いた液晶表示装置の断面図である。図２におい
て、Ｓｉ基板２０１上にＴＦＴが形成されており、第１
絶縁膜２１０、第２絶縁膜２１２、第３絶縁膜２１４は
ＳｉＮX 膜で形成されている。また、Ｓｉ基板２０１
は、以下に示す工程でＴＦＴを形成した後、光透過領域
を裏面からエッチングすることにより取り除かれる。
置を用いた液晶表示装置の断面図である。図２におい
て、Ｓｉ基板２０１上にＴＦＴが形成されており、第１
絶縁膜２１０、第２絶縁膜２１２、第３絶縁膜２１４は
ＳｉＮX 膜で形成されている。また、Ｓｉ基板２０１
は、以下に示す工程でＴＦＴを形成した後、光透過領域
を裏面からエッチングすることにより取り除かれる。
【００１２】図３、図４を用いて製造工程の概略を説明
する。
する。
【００１３】図３（ａ）に示すＳｉ基板２０１上に絶縁
膜２０２を介して、Ｓｉ単結晶層２０３が形成されたＳ
ＯＩ基板に、図３（ｂ）に示すごとくＬＯＣＯＳ酸化を
施し、素子分離領域２０４のＳｉ層をすべて酸化し、透
明化させる。
膜２０２を介して、Ｓｉ単結晶層２０３が形成されたＳ
ＯＩ基板に、図３（ｂ）に示すごとくＬＯＣＯＳ酸化を
施し、素子分離領域２０４のＳｉ層をすべて酸化し、透
明化させる。
【００１４】次いで図３（ｃ）に示すごとく窒化膜２１
５をはがした後、ゲート酸化膜２０５を形成し、ゲート
電極２０６として多結晶Ｓｉを形成し、パターニングす
る。ゲート電極２０６を用いてセルフアライメントでソ
ース・ドレイン領域２０７をイオン注入により形成す
る。
５をはがした後、ゲート酸化膜２０５を形成し、ゲート
電極２０６として多結晶Ｓｉを形成し、パターニングす
る。ゲート電極２０６を用いてセルフアライメントでソ
ース・ドレイン領域２０７をイオン注入により形成す
る。
【００１５】続いて、図４（ａ）に示すごとく層間絶縁
膜２０８を形成し、所望の場所に窓あけを行い、金属配
線２０９を施す。
膜２０８を形成し、所望の場所に窓あけを行い、金属配
線２０９を施す。
【００１６】次に、図４（ｂ）に示すごとく第１絶縁膜
２１０としてのＳｉＮX 膜をプラズマＣＶＤを用いて形
成する。
２１０としてのＳｉＮX 膜をプラズマＣＶＤを用いて形
成する。
【００１７】最後に、ＩＴＯ膜２１１、２１３及び第２
絶縁膜２１２、第３絶縁膜２１４としてのＳｉＮX 膜を
順次形成し、図４（ｃ）に示す半導体装置を得る。
絶縁膜２１２、第３絶縁膜２１４としてのＳｉＮX 膜を
順次形成し、図４（ｃ）に示す半導体装置を得る。
【００１８】第２絶縁膜２１２においては蓄積容量とし
て使用するため、ＳｉＯ2 に比較して誘電率の高いＳｉ
ＮX は厚膜化できピンホール等においても有利である。
て使用するため、ＳｉＯ2 に比較して誘電率の高いＳｉ
ＮX は厚膜化できピンホール等においても有利である。
【００１９】更に、第３絶縁膜２１４においては保護能
力（耐湿性、耐イオン性等）において、ＳｉＯ2 に比較
してＳｉＮX は有利である。
力（耐湿性、耐イオン性等）において、ＳｉＯ2 に比較
してＳｉＮX は有利である。
【００２０】なお、ＳＯＩ基板としては特に限定されな
いが、以下に示す方法により製造される単結晶Ｓｉ層を
有する基板を用いることにより、液晶素子、液晶駆動回
路及びその他の周辺駆動回路を同時に同一基板上に作成
することができ好ましい。以下、その方法につき説明す
る。
いが、以下に示す方法により製造される単結晶Ｓｉ層を
有する基板を用いることにより、液晶素子、液晶駆動回
路及びその他の周辺駆動回路を同時に同一基板上に作成
することができ好ましい。以下、その方法につき説明す
る。
【００２１】半導体基板の単結晶Ｓｉ層は単結晶Ｓｉ基
体を多孔質化した多孔質Ｓｉ基体を用いて形成したもの
である。
体を多孔質化した多孔質Ｓｉ基体を用いて形成したもの
である。
【００２２】この多孔質Ｓｉ基体には、透過型電子顕微
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
【００２３】ここでＰ型Ｓｉを多孔質化した後に単結晶
層をエピタキシャル成長させる方法について説明する。
層をエピタキシャル成長させる方法について説明する。
【００２４】先ず、Ｓｉ単結晶基体を用意し、それをＨ
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ3 に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ3 に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。
【００２５】多孔質Ｓｉは半導体の電解研磨の研究過程
において発見されたものであり、陽極化成におけるＳｉ
の溶解反応において、ＨＦ溶液中のＳｉの陽極反応には
正孔が必要であり、その反応は、次のように示される。
において発見されたものであり、陽極化成におけるＳｉ
の溶解反応において、ＨＦ溶液中のＳｉの陽極反応には
正孔が必要であり、その反応は、次のように示される。
【００２６】Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ+ →ＳｉＦ2
＋２Ｈ+ ＋ｎｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λ
ｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
＋２Ｈ+ ＋ｎｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λ
ｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
【００２７】以上のことから、正孔の存在するＰ型Ｓｉ
は、多孔質化され易いと言える。
は、多孔質化され易いと言える。
【００２８】一方、高濃度Ｎ型Ｓｉも多孔質化されうる
ことが報告されているおり、従って、Ｐ型、Ｎ型の別に
こだわらずに多孔質化を行うことができる。
ことが報告されているおり、従って、Ｐ型、Ｎ型の別に
こだわらずに多孔質化を行うことができる。
【００２９】また、多孔質層はその内部に大量の空隙が
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
【００３０】単結晶Ｓｉを陽極化成によって多孔質化す
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。
【００３１】印加電圧： ２．６（Ｖ） 電流密度： ３０（ｍＡ・ｃｍ-2） 陽極化成溶液： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：
１：１ 時間： ２．４（時間） 多孔質Ｓｉの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５０μｍ以下、さら
に好ましくは２０μｍ以下である。
１：１ 時間： ２．４（時間） 多孔質Ｓｉの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５０μｍ以下、さら
に好ましくは２０μｍ以下である。
【００３２】次に上記単結晶Ｓｉ薄膜表面を酸化した
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ気体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン デル
ワールス力で簡単には剥すことができない程充分に密
着しているが、これをさらに２００〜９００℃、好まし
くは６００〜９００℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ気体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン デル
ワールス力で簡単には剥すことができない程充分に密
着しているが、これをさらに２００〜９００℃、好まし
くは６００〜９００℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
【００３３】さらに、上記の貼り合わせた２枚の基体全
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
【００３４】この多孔質Ｓｉ基体のみを無電解湿式エッ
チングする選択エッチング法についていて説明する。
チングする選択エッチング法についていて説明する。
【００３５】結晶Ｓｉに対してはエッチング作用を持た
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。
【００３６】バッファード弗酸中のＨＦ濃度は、エッチ
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
【００３７】ＨＦ濃度は、エッチング液に対して、好ま
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
【００３８】Ｈ2 Ｏ2 濃度は、エッチング液に対して、
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
【００３９】アルコール濃度は、エッチング液に対し
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
【００４０】温度は、好ましくは０〜１００℃、より好
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
【００４１】本工程に用いられるアルコールはエチルア
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
【００４２】このようにして得られた半導体基板は、通
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
【００４３】（実施例３）図５示す様に、第３絶縁膜２
１４をＳｉＮX 膜２２１、ＳｉＯ2膜２２２よりなる積
層構造にした以外は実施例２と同様にして液晶表示装置
を製造した。
１４をＳｉＮX 膜２２１、ＳｉＯ2膜２２２よりなる積
層構造にした以外は実施例２と同様にして液晶表示装置
を製造した。
【００４４】本実施例によれば、絶縁膜が積層構成をと
るため、応力緩和、ピンホール防止が可能となる。また
ＳｉＮx膜２２１が酸素バリアとして働くため、絶縁膜
として酸素を含むものも使用できる。ＳｉＮを主成分と
する膜以外の膜としては、例えばＳｉＯ2、ポリイミ
ド、ＴａＯ2、ＰＳＧ、ＡｓＳＧ等が使用できる。
るため、応力緩和、ピンホール防止が可能となる。また
ＳｉＮx膜２２１が酸素バリアとして働くため、絶縁膜
として酸素を含むものも使用できる。ＳｉＮを主成分と
する膜以外の膜としては、例えばＳｉＯ2、ポリイミ
ド、ＴａＯ2、ＰＳＧ、ＡｓＳＧ等が使用できる。
【００４５】尚、積層構成を第２絶縁膜２１２に利用し
ても同様の効果が得られる。
ても同様の効果が得られる。
【００４６】（実施例４）図６示す様に、第２絶縁膜２
１２をＳｉＮX 膜２２１、Ｔａ2 Ｏ5 膜２２３よりなる
積層構造にした以外は実施例２と同様にして液晶表示装
置を製造した。
１２をＳｉＮX 膜２２１、Ｔａ2 Ｏ5 膜２２３よりなる
積層構造にした以外は実施例２と同様にして液晶表示装
置を製造した。
【００４７】本実施例によれば、第２絶縁膜２１２を保
持容量として使用した場合に、Ｔａ2 Ｏ5 膜２２３の誘
電率が高いために諧調が優位となる。ｐ−ＳｉＮと同等
の誘電率を有するものとしてはＴａ2 Ｏ5 以外に、例え
ばＴｉＯ2 、Ａｌ2 Ｏ3 、ＰｂＴｉＯ3 、ＰＺＴ（Ｐ
ｂ、Ｚｒ、Ｔｉの複合酸化物）、ＫＴＮ（Ｋ、Ｔａ、Ｎ
ｂの複合酸化物）等が使用できる。
持容量として使用した場合に、Ｔａ2 Ｏ5 膜２２３の誘
電率が高いために諧調が優位となる。ｐ−ＳｉＮと同等
の誘電率を有するものとしてはＴａ2 Ｏ5 以外に、例え
ばＴｉＯ2 、Ａｌ2 Ｏ3 、ＰｂＴｉＯ3 、ＰＺＴ（Ｐ
ｂ、Ｚｒ、Ｔｉの複合酸化物）、ＫＴＮ（Ｋ、Ｔａ、Ｎ
ｂの複合酸化物）等が使用できる。
【００４８】（実施例５）図７、図８はそれぞれ、本発
明の半導体装置を用いた光電交換装置の断面図、平面図
である。ベースに制御電極を設けたバイポーラ型の光電
交換装置への応用例である。開口率を著しく低下させる
原因に、エミッタ出力電極があるが、この電極をＩＴＯ
に変更することにより開口率を１０％向上することがで
きる。以下図５を用いて膜構成を説明する。
明の半導体装置を用いた光電交換装置の断面図、平面図
である。ベースに制御電極を設けたバイポーラ型の光電
交換装置への応用例である。開口率を著しく低下させる
原因に、エミッタ出力電極があるが、この電極をＩＴＯ
に変更することにより開口率を１０％向上することがで
きる。以下図５を用いて膜構成を説明する。
【００４９】３０１はコレクタ領域（Ｎ+ ）、３０２は
ベース領域（Ｐ- ）、３０３はゲート酸化膜、３０４は
ベース制御電極、３０５はベース領域（Ｎ+ ）、３０６
はエミッタ領域（Ｎ+ ）、３１２は金属配線であり、エ
ミッタ電極３０８はＩＴＯで形成されている。３０７、
３０９〜３１１はそれぞれ第１〜第４の絶縁膜であり、
第１及び第２の絶縁膜３０７、３０９はＳｉＮX 膜によ
り形成される。第３及び第４の絶縁膜３１０、３１１は
エミッタ電極（ＩＴＯ）３０８に直接接触していないた
め、必ずしもＳｉＮX 膜により形成する必要はなく、Ｓ
ｉＯ2 系の絶縁膜であってもなんら問題はない。
ベース領域（Ｐ- ）、３０３はゲート酸化膜、３０４は
ベース制御電極、３０５はベース領域（Ｎ+ ）、３０６
はエミッタ領域（Ｎ+ ）、３１２は金属配線であり、エ
ミッタ電極３０８はＩＴＯで形成されている。３０７、
３０９〜３１１はそれぞれ第１〜第４の絶縁膜であり、
第１及び第２の絶縁膜３０７、３０９はＳｉＮX 膜によ
り形成される。第３及び第４の絶縁膜３１０、３１１は
エミッタ電極（ＩＴＯ）３０８に直接接触していないた
め、必ずしもＳｉＮX 膜により形成する必要はなく、Ｓ
ｉＯ2 系の絶縁膜であってもなんら問題はない。
【００５０】
【発明の効果】以上説明の様に、本発明によれば、ＩＴ
Ｏと酸素を主成分とする絶縁膜を接触させないため、Ｉ
ＴＯの抵抗値等の特性が変化せず、高速かつ消費電力の
小さい半導体装置を得ることができ、該半導体装置を適
用することにより、画像品質の高い液晶表示装置、光電
交換装置を得ることができる。
Ｏと酸素を主成分とする絶縁膜を接触させないため、Ｉ
ＴＯの抵抗値等の特性が変化せず、高速かつ消費電力の
小さい半導体装置を得ることができ、該半導体装置を適
用することにより、画像品質の高い液晶表示装置、光電
交換装置を得ることができる。
【図１】実施例１の液晶表示装置の断面図。
【図２】実施例２の液晶表示装置の断面図。
【図３】実施例２の液晶表示装置の概略工程図。
【図４】実施例２の液晶表示装置の概略工程図。
【図５】実施例３の液晶表示装置の断面図。
【図６】実施例４の液晶表示装置の断面図。
【図７】実施例５の光電変換装置の断面図。
【図８】実施例５の光電変換装置の平面図。
【図９】ＩＴＯシート抵抗の温度特性（直上膜依存性）
を示すグラフ。
を示すグラフ。
【図１０】ＳｉＯ2 系のＩＴＯ／Ｓｉコンタクト性（直
上膜依存性）を示すグラフ。
上膜依存性）を示すグラフ。
【図１１】ＳｉＮ系のＩＴＯ／Ｓｉコンタクト性（直上
膜依存性）を示すグラフ。
膜依存性）を示すグラフ。
Claims (3)
- 【請求項１】半導体もしくは金属と接触するＩＴＯ膜を
有する半導体装置において、該ＩＴＯ膜上または膜下の
少なくとも一部にＳｉＮを主成分とする絶縁膜が設けら
れたことを特徴とする半導体装置。 - 【請求項２】絶縁膜が積層構造であることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】絶縁膜の少なくとも一部に、ＳｉＮと同等
以上の誘電率を有する膜が設けられたことを特徴とする
請求項２記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93103100A EP0558055B1 (en) | 1992-02-28 | 1993-02-26 | Semiconductor device comprising an ITO film |
| DE69329603T DE69329603T2 (de) | 1992-02-28 | 1993-02-26 | Halbleitervorrichtung mit einer ITO-Schicht |
| US08/635,213 US5714790A (en) | 1992-02-28 | 1996-04-17 | Semiconductor device with an indium-tin-oxide in contact with a semiconductor or metal |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7587992 | 1992-02-28 | ||
| JP4-75879 | 1992-02-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05303116A true JPH05303116A (ja) | 1993-11-16 |
Family
ID=13589013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35855992A Pending JPH05303116A (ja) | 1992-02-28 | 1992-12-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5714790A (ja) |
| JP (1) | JPH05303116A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100270468B1 (ko) * | 1995-10-03 | 2000-11-01 | 야스카와 히데아키 | 박막소자의 제조방법,액티브 매트릭스 기판,액정표시장치,액티브 매트릭스 기판의 제조방법,및 액정표시장치에 포함되는 능동소자의 정전파괴방지방법 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834327A (en) * | 1995-03-18 | 1998-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing display device |
| JP2850850B2 (ja) * | 1996-05-16 | 1999-01-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3641342B2 (ja) * | 1997-03-07 | 2005-04-20 | Ｔｄｋ株式会社 | 半導体装置及び有機ｅｌディスプレイ装置 |
| US6229165B1 (en) * | 1997-08-29 | 2001-05-08 | Ntt Electronics Corporation | Semiconductor device |
| JP4294745B2 (ja) | 1997-09-26 | 2009-07-15 | 株式会社半導体エネルギー研究所 | 光電変換装置の作製方法 |
| KR100451381B1 (ko) * | 1998-07-30 | 2005-06-01 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터및그제조방법 |
| US6867752B1 (en) * | 1998-08-31 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Portable information processing system |
| JP4334045B2 (ja) * | 1999-02-09 | 2009-09-16 | 三洋電機株式会社 | エレクトロルミネッセンス表示装置 |
| US6294807B1 (en) * | 1999-02-26 | 2001-09-25 | Agere Systems Guardian Corp. | Semiconductor device structure including a tantalum pentoxide layer sandwiched between silicon nitride layers |
| US6346978B1 (en) * | 1999-07-13 | 2002-02-12 | Sharp Laboratories Of America, Inc. | SOI TFT array substrate for LCD projection display |
| US6465824B1 (en) * | 2000-03-09 | 2002-10-15 | General Electric Company | Imager structure |
| US6383894B1 (en) * | 2000-03-31 | 2002-05-07 | Intel Corporation | Method of forming scribe line planarization layer |
| JP4677654B2 (ja) * | 2000-04-19 | 2011-04-27 | 日本電気株式会社 | 透過型液晶表示装置及びその製造方法 |
| TWI234027B (en) * | 2000-06-14 | 2005-06-11 | Hannstar Display Corp | Liquid crystal display device |
| JP2002202737A (ja) * | 2000-12-28 | 2002-07-19 | Nec Corp | 発光素子の製造方法、発光素子 |
| TWI431573B (zh) * | 2009-04-22 | 2014-03-21 | Prime View Int Co Ltd | 可撓性電極陣列基板與可撓性顯示器 |
| JP5410207B2 (ja) * | 2009-09-04 | 2014-02-05 | ＡｚエレクトロニックマテリアルズＩｐ株式会社 | シリカ質膜製造方法およびそれに用いるポリシラザン塗膜処理液 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776525A (en) * | 1980-10-31 | 1982-05-13 | Seiko Epson Corp | Liquid crystal display matter |
| JPS6199121A (ja) * | 1984-10-22 | 1986-05-17 | Sharp Corp | ツイステツド・ネマテイツク電界効果型液晶表示素子 |
| JPH03502148A (ja) * | 1987-10-15 | 1991-05-16 | ステムコー コーポレーション | 低ノイズ光検出及びそのための光検出器 |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| US4990460A (en) * | 1989-01-27 | 1991-02-05 | Nec Corporation | Fabrication method for thin film field effect transistor array suitable for liquid crystal display |
-
1992
- 1992-12-28 JP JP35855992A patent/JPH05303116A/ja active Pending
-
1996
- 1996-04-17 US US08/635,213 patent/US5714790A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100270468B1 (ko) * | 1995-10-03 | 2000-11-01 | 야스카와 히데아키 | 박막소자의 제조방법,액티브 매트릭스 기판,액정표시장치,액티브 매트릭스 기판의 제조방법,및 액정표시장치에 포함되는 능동소자의 정전파괴방지방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5714790A (en) | 1998-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030729 |