JPH08153880A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08153880A JPH08153880A JP7240337A JP24033795A JPH08153880A JP H08153880 A JPH08153880 A JP H08153880A JP 7240337 A JP7240337 A JP 7240337A JP 24033795 A JP24033795 A JP 24033795A JP H08153880 A JPH08153880 A JP H08153880A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】
【課題】 ＳＯＩ型ＭＯＳＦＥＴにおける短チャネル効
果等の微細化形状に伴う不具合を低減する。 【解決手段】 ｐ型半導体基板１０１上に絶縁膜である
シリコン酸化膜１０２が形成されている。このシリコン
酸化膜１０２上には、ｐ型の基板１１０に、所定の距離
をおいてｎ+ 層のソース１０３と同じくｎ+ 層のドレイ
ン１０４が設けられている。このソース１０３とドレイ
ン１０４との間のチャネル部１０５上には、絶縁膜であ
るシリコン酸化膜１０６が形成され、更にこのシリコン
酸化膜上にゲート電極１０７が形成される。ｐ型の基板
（ＳＯＩ層）１１０に形成されるソース１０３及びドレ
イン１０４の下のｐ型半導体基板１０１に高濃度ｐ型領
域１０８，１０９をそれぞれ形成する。
果等の微細化形状に伴う不具合を低減する。 【解決手段】 ｐ型半導体基板１０１上に絶縁膜である
シリコン酸化膜１０２が形成されている。このシリコン
酸化膜１０２上には、ｐ型の基板１１０に、所定の距離
をおいてｎ+ 層のソース１０３と同じくｎ+ 層のドレイ
ン１０４が設けられている。このソース１０３とドレイ
ン１０４との間のチャネル部１０５上には、絶縁膜であ
るシリコン酸化膜１０６が形成され、更にこのシリコン
酸化膜上にゲート電極１０７が形成される。ｐ型の基板
（ＳＯＩ層）１１０に形成されるソース１０３及びドレ
イン１０４の下のｐ型半導体基板１０１に高濃度ｐ型領
域１０８，１０９をそれぞれ形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＩＳ(Metal-I
nsulator-Semiconductor) 型半導体装置及びその製造方
法に関し、特に、ＳＯＩ(Silicon-On-Insulator)構造の
ＭＯＳＦＥＴ及びその製造方法に関する。
nsulator-Semiconductor) 型半導体装置及びその製造方
法に関し、特に、ＳＯＩ(Silicon-On-Insulator)構造の
ＭＯＳＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】ＬＳＩ(Large Scale Integeration)やＶ
ＳＬＩ(Very Large Scale Integration)、更にはパワー
素子やＣＣＤ(Charge Coupled Device) 等に使用され
る、ＭＩＳ(Metal-Insulator-Semiconductor) 構造を用
いた電界効果トランジスタ(FET:Field Effect Transist
or) 、いわゆる、ＭＩＳＦＥＴは、微細化の一途をたど
っている。しかし、ＭＩＳＦＥＴでは、このような微細
化傾向に伴って各種不具合が生じ、特に、短チャネル効
果(Short Channel Effect)等によるしきい電圧Ｖthの低
下が問題となる。
ＳＬＩ(Very Large Scale Integration)、更にはパワー
素子やＣＣＤ(Charge Coupled Device) 等に使用され
る、ＭＩＳ(Metal-Insulator-Semiconductor) 構造を用
いた電界効果トランジスタ(FET:Field Effect Transist
or) 、いわゆる、ＭＩＳＦＥＴは、微細化の一途をたど
っている。しかし、ＭＩＳＦＥＴでは、このような微細
化傾向に伴って各種不具合が生じ、特に、短チャネル効
果(Short Channel Effect)等によるしきい電圧Ｖthの低
下が問題となる。
【０００３】チャネル長が短くなり、ソース及びドレイ
ンの空乏層(Depletion Layer) 幅と同程度になると、素
子内電位分布が縦方向のゲート電圧と横方向のドレイン
電界の両方の影響（２次元的な効果）を受ける。このた
め、縦方向の電界が横方向の電界より十分に大きいとい
う仮定、いわゆるグラジュアルチャネル近似(GradualCh
annel Approximation) が成り立たなくなり、短チャネ
ル効果が現れる。
ンの空乏層(Depletion Layer) 幅と同程度になると、素
子内電位分布が縦方向のゲート電圧と横方向のドレイン
電界の両方の影響（２次元的な効果）を受ける。このた
め、縦方向の電界が横方向の電界より十分に大きいとい
う仮定、いわゆるグラジュアルチャネル近似(GradualCh
annel Approximation) が成り立たなくなり、短チャネ
ル効果が現れる。
【０００４】ＭＩＳＦＥＴのチャネル長が短くなると、
前述したような２次元的な効果によりチャネル側の電荷
はゲートの電荷が受け持つのみでなく、その一部をソー
ス、ドレイン側の電荷が受け持つことになる。その結
果、より少ないゲート電荷、即ち、ゲート電圧で反転層
(Inversion Layer) が形成されることになり、しきい電
圧Ｖthは小さくなる。短チャネル効果が発生した時のＭ
ＩＳＦＥＴの空乏層の広がりを図２６に示す。同図に示
されるＱG がゲートの受け持つ電荷、ＱS がソースの受
け持つ電荷、そしてＱD がドレインの受け持つ電荷であ
る。なお、短チャネル効果発生時の半導体内部の等電位
線の典型を図２７の模式図に示す。
前述したような２次元的な効果によりチャネル側の電荷
はゲートの電荷が受け持つのみでなく、その一部をソー
ス、ドレイン側の電荷が受け持つことになる。その結
果、より少ないゲート電荷、即ち、ゲート電圧で反転層
(Inversion Layer) が形成されることになり、しきい電
圧Ｖthは小さくなる。短チャネル効果が発生した時のＭ
ＩＳＦＥＴの空乏層の広がりを図２６に示す。同図に示
されるＱG がゲートの受け持つ電荷、ＱS がソースの受
け持つ電荷、そしてＱD がドレインの受け持つ電荷であ
る。なお、短チャネル効果発生時の半導体内部の等電位
線の典型を図２７の模式図に示す。
【０００５】又、ＭＩＳＦＥＴのしきい電圧Ｖthを下記
の式で表した場合、 Ｖth ＝ ＶFB ＋ φS ＋ ＱB ／ＣOX ＶFB：フラットバンド電圧 φS ：ソース側の表面電位 ＱB ：短チャネル効果を無視したときの空乏層電荷 ＣOX：ゲート絶縁膜容量 微細化により低下したしきい電圧の変化ΔＶthは、 ΔＶth ＝ ΔφS ＋ ΔＱB ／ＣOX という式で表される。ΔφS は、ＤＩＢＬと呼ばれるド
レイン誘起障壁低下現象(Drain Induced Barrier Lowei
ng) によるしきい電圧の低下を示す。このドレイン誘起
障壁低下現象は、ソース側の電位障壁がドレイン電圧に
よって変えられる現象である。ΔＱB ／ＣOXは、チャー
ジシェアリング(Charge Sharing)と称される、前述し
た、短チャネル効果によりゲートの受け持つ電荷が少な
くなることによるしきい電圧の低下を示している。
の式で表した場合、 Ｖth ＝ ＶFB ＋ φS ＋ ＱB ／ＣOX ＶFB：フラットバンド電圧 φS ：ソース側の表面電位 ＱB ：短チャネル効果を無視したときの空乏層電荷 ＣOX：ゲート絶縁膜容量 微細化により低下したしきい電圧の変化ΔＶthは、 ΔＶth ＝ ΔφS ＋ ΔＱB ／ＣOX という式で表される。ΔφS は、ＤＩＢＬと呼ばれるド
レイン誘起障壁低下現象(Drain Induced Barrier Lowei
ng) によるしきい電圧の低下を示す。このドレイン誘起
障壁低下現象は、ソース側の電位障壁がドレイン電圧に
よって変えられる現象である。ΔＱB ／ＣOXは、チャー
ジシェアリング(Charge Sharing)と称される、前述し
た、短チャネル効果によりゲートの受け持つ電荷が少な
くなることによるしきい電圧の低下を示している。
【０００６】一方、近年では、前述したＭＩＳＦＥＴに
おいて、絶縁性の基板上にシリコン薄膜を形成し、完全
な素子分離構造を実現するＳＯＩ(Silicon-On-Insulato
r)構造のＭＩＳＦＥＴが注目され、特に、完全空乏化型
の薄膜ＳＯＩ素子は、０．１μｍに向けたディープサブ
ミクロンデバイスとして盛んに検討されている。
おいて、絶縁性の基板上にシリコン薄膜を形成し、完全
な素子分離構造を実現するＳＯＩ(Silicon-On-Insulato
r)構造のＭＩＳＦＥＴが注目され、特に、完全空乏化型
の薄膜ＳＯＩ素子は、０．１μｍに向けたディープサブ
ミクロンデバイスとして盛んに検討されている。
【０００７】薄膜ＳＯＩ素子の大きな利点は３つある。
チャネル領域における垂直電界の緩和によるモビリティ
の増大と、ソース・ドレイン領域の静電容量の低減、短
チャネル効果の抑制である。これらにより飛躍的な高速
動作が期待できる。
チャネル領域における垂直電界の緩和によるモビリティ
の増大と、ソース・ドレイン領域の静電容量の低減、短
チャネル効果の抑制である。これらにより飛躍的な高速
動作が期待できる。
【０００８】又、絶縁膜上に形成したＳＯＩトランジス
タは、寄生容量が小さく、ソフトエラーに強い等の利点
があることが知られている。更に、ＳＯＩ層の薄膜化に
よりＳＯＩ層が完全に空乏化し、電子または正孔の移動
度の増加やスイッチング特性が改善され、また、チャネ
ル長の微細化に伴うしきい電圧の低下（いわゆる短チャ
ネル効果）もバルクに形成したＭＩＳＦＥＴよりも小さ
いことが報告されている(M.Yoshimi et al.,IEICE Tran
s.,vol.E74,p.337,1991)。
タは、寄生容量が小さく、ソフトエラーに強い等の利点
があることが知られている。更に、ＳＯＩ層の薄膜化に
よりＳＯＩ層が完全に空乏化し、電子または正孔の移動
度の増加やスイッチング特性が改善され、また、チャネ
ル長の微細化に伴うしきい電圧の低下（いわゆる短チャ
ネル効果）もバルクに形成したＭＩＳＦＥＴよりも小さ
いことが報告されている(M.Yoshimi et al.,IEICE Tran
s.,vol.E74,p.337,1991)。
【０００９】ここで、従来のＳＯＩ型ＭＯＳＦＥＴの断
面図を図２８に示す。ＳＯＩ型ＭＩＳＦＥＴでは、同図
に示されるように、ｐ型半導体基板１上に絶縁膜である
シリコン酸化膜２が形成されている。このシリコン酸化
膜２上には、ｐ型の基板に、所定の距離をおいてｎ+ 層
のソース３と同じくｎ+ 層のドレイン４が設けられてい
る。このソース３とドレイン４との間のチャネル部５上
には、絶縁膜であるシリコン酸化膜６が形成、更にこの
シリコン酸化膜上にゲート電極７が形成されている。
面図を図２８に示す。ＳＯＩ型ＭＩＳＦＥＴでは、同図
に示されるように、ｐ型半導体基板１上に絶縁膜である
シリコン酸化膜２が形成されている。このシリコン酸化
膜２上には、ｐ型の基板に、所定の距離をおいてｎ+ 層
のソース３と同じくｎ+ 層のドレイン４が設けられてい
る。このソース３とドレイン４との間のチャネル部５上
には、絶縁膜であるシリコン酸化膜６が形成、更にこの
シリコン酸化膜上にゲート電極７が形成されている。
【００１０】この従来のＳＯＩ型ＭＩＳＦＥＴ構造のゲ
ート電圧ＶG をＶth、ドレイン電圧ＶD を０．０５Ｖと
したときの電位分布を図２９に示す。同図に示されるよ
うに、空乏層が半導体基板まで延びており、等電位線は
尾根（凸）型になっている。このような、尾根型の電位
分布ではチャネル長の微細化に伴いしきい電圧Ｖthが低
下してしまう。
ート電圧ＶG をＶth、ドレイン電圧ＶD を０．０５Ｖと
したときの電位分布を図２９に示す。同図に示されるよ
うに、空乏層が半導体基板まで延びており、等電位線は
尾根（凸）型になっている。このような、尾根型の電位
分布ではチャネル長の微細化に伴いしきい電圧Ｖthが低
下してしまう。
【００１１】
【発明が解決しようとする課題】ＳＯＩ型ＭＩＳＦＥＴ
では、短チャネル効果はバルクに形成されたＭＯＳＦＥ
Ｔよりも小さいものの、チャネル長の微細化に伴ってし
きい電圧Ｖthが低下する。又、前述したＤＩＢＬも同様
に発生し、このような不具合は、ディープサブミクロン
デバイスとして回路を設計する上で無視できない問題と
なる。
では、短チャネル効果はバルクに形成されたＭＯＳＦＥ
Ｔよりも小さいものの、チャネル長の微細化に伴ってし
きい電圧Ｖthが低下する。又、前述したＤＩＢＬも同様
に発生し、このような不具合は、ディープサブミクロン
デバイスとして回路を設計する上で無視できない問題と
なる。
【００１２】また、薄膜ＳＯＩ素子（ＳＯＩ型ＭＩＳＦ
ＥＴ）には、しきい値の設定が難しいという問題があ
る。ソース・ドレイン領域の静電容量の低減のために
は、ソース・ドレイン領域と基板領域との間の静電容量
を小さくする必要がある。従来技術では埋め込み絶縁膜
にはシリコン酸化物を用いるので、静電容量を小さくす
るためには埋め込み絶縁膜を厚くする必要がある。とこ
ろが、埋め込み絶縁膜を厚くすると、チャネル領域と基
板領域の間の静電容量も小さくなり、しきい値が小さく
なりすぎる問題がある。
ＥＴ）には、しきい値の設定が難しいという問題があ
る。ソース・ドレイン領域の静電容量の低減のために
は、ソース・ドレイン領域と基板領域との間の静電容量
を小さくする必要がある。従来技術では埋め込み絶縁膜
にはシリコン酸化物を用いるので、静電容量を小さくす
るためには埋め込み絶縁膜を厚くする必要がある。とこ
ろが、埋め込み絶縁膜を厚くすると、チャネル領域と基
板領域の間の静電容量も小さくなり、しきい値が小さく
なりすぎる問題がある。
【００１３】この発明は上記実情を鑑みて為されたもの
であり、短チャネル効果等の微細形状による不具合を低
減し得る半導体装置及び半導体装置の製造方法を提供す
ることを目的とする。
であり、短チャネル効果等の微細形状による不具合を低
減し得る半導体装置及び半導体装置の製造方法を提供す
ることを目的とする。
【００１４】又、この発明は、しきい値が適正に設定可
能で、かつ、ソース・ドレイン領域の静電容量が小さ
く、短チャネル効果も抑制された、飛躍的に高速なＳＯ
Ｉ素子を提供することを目的とする。
能で、かつ、ソース・ドレイン領域の静電容量が小さ
く、短チャネル効果も抑制された、飛躍的に高速なＳＯ
Ｉ素子を提供することを目的とする。
【００１５】
【課題を解決するための手段】この発明に係る第１の半
導体装置は、半導体基板上の絶縁膜上に形成された半導
体層に所定距離だけ離間して設けられた一対の高濃度不
純物ソース・ドレイン領域と、このソース・ドレイン領
域に挟まれたチャネル領域上にゲート絶縁膜を介して形
成されたゲート電極とを有するＳＯＩＭＩＳ型半導体装
置であって、前記ゲート電極にしきい電圧を印加し、前
記ソース・ドレイン領域間に動作電圧を印加した場合、
前記半導体基板上の絶縁膜中の等電位線が前記チャネル
領域の下の絶縁膜中で凹型であることを特徴とする。
導体装置は、半導体基板上の絶縁膜上に形成された半導
体層に所定距離だけ離間して設けられた一対の高濃度不
純物ソース・ドレイン領域と、このソース・ドレイン領
域に挟まれたチャネル領域上にゲート絶縁膜を介して形
成されたゲート電極とを有するＳＯＩＭＩＳ型半導体装
置であって、前記ゲート電極にしきい電圧を印加し、前
記ソース・ドレイン領域間に動作電圧を印加した場合、
前記半導体基板上の絶縁膜中の等電位線が前記チャネル
領域の下の絶縁膜中で凹型であることを特徴とする。
【００１６】この発明に係る第２の半導体装置は、半導
体基板上の絶縁膜上に形成された半導体層に所定距離だ
け離間して設けられた一対の高濃度不純物ソース・ドレ
イン領域と、このソース・ドレイン領域に挟まれたチャ
ネル領域上にゲート絶縁膜を介して形成されたゲート電
極とを有するＳＯＩＭＩＳ型半導体装置であって、前記
ゲート電極にしきい電圧を印加し、前記ソース・ドレイ
ン領域間に動作電圧を印加した場合、前記半導体基板に
形成される空乏層が、凹型であることを特徴とする。
体基板上の絶縁膜上に形成された半導体層に所定距離だ
け離間して設けられた一対の高濃度不純物ソース・ドレ
イン領域と、このソース・ドレイン領域に挟まれたチャ
ネル領域上にゲート絶縁膜を介して形成されたゲート電
極とを有するＳＯＩＭＩＳ型半導体装置であって、前記
ゲート電極にしきい電圧を印加し、前記ソース・ドレイ
ン領域間に動作電圧を印加した場合、前記半導体基板に
形成される空乏層が、凹型であることを特徴とする。
【００１７】前記第１及び第２の半導体装置において
は、前記ゲート電極にしきい電圧を印加し、前記ソース
・ドレイン領域に０Ｖを印加した場合、前記等電位線が
前記チャネル領域の下の絶縁膜中で凹型であることが望
ましく、又、前記空乏層が凹型であることが望ましい。
は、前記ゲート電極にしきい電圧を印加し、前記ソース
・ドレイン領域に０Ｖを印加した場合、前記等電位線が
前記チャネル領域の下の絶縁膜中で凹型であることが望
ましく、又、前記空乏層が凹型であることが望ましい。
【００１８】又、前記第１及び第２の半導体装置におい
ては、前記半導体基板は、前記ソース・ドレイン領域の
下の領域に、前記半導体基板よりも不純物濃度の高い不
純物領域を具備することが望ましい。
ては、前記半導体基板は、前記ソース・ドレイン領域の
下の領域に、前記半導体基板よりも不純物濃度の高い不
純物領域を具備することが望ましい。
【００１９】ここで、前記不純物領域は、Ｓｉx Ｇｅ
1-x からなることが望ましい。
1-x からなることが望ましい。
【００２０】又、前記半導体基板は、前記ソース・ドレ
イン領域と逆導電型であることが望ましい。
イン領域と逆導電型であることが望ましい。
【００２１】又、前記第１及び第２の半導体装置におい
ては、前記ソース・ドレイン領域はｎ型であり、且つ、
前記半導体基板はｐ型であり、前記ソース・ドレイン領
域の下の領域に、価電子帯の上端が該半導体基板のそれ
より高い材料からなる領域を具備することが望ましい。
ては、前記ソース・ドレイン領域はｎ型であり、且つ、
前記半導体基板はｐ型であり、前記ソース・ドレイン領
域の下の領域に、価電子帯の上端が該半導体基板のそれ
より高い材料からなる領域を具備することが望ましい。
【００２２】又、前記第１及び第２の半導体装置いおい
ては、前記半導体層の下部が平坦であり、前記絶縁膜
は、前記ソース・ドレイン領域の下の厚さが、前記チャ
ネル領域の下の厚さよりも薄いことが望ましい。
ては、前記半導体層の下部が平坦であり、前記絶縁膜
は、前記ソース・ドレイン領域の下の厚さが、前記チャ
ネル領域の下の厚さよりも薄いことが望ましい。
【００２３】又、前記第１及び第２の半導体装置におい
ては、前記ソース・ドレイン領域の下の前記絶縁膜の比
誘電率が、前記チャネル領域の下の前記絶縁膜の比誘電
率よりも低いことが望ましい。
ては、前記ソース・ドレイン領域の下の前記絶縁膜の比
誘電率が、前記チャネル領域の下の前記絶縁膜の比誘電
率よりも低いことが望ましい。
【００２４】ここで、前記チャネル領域の下の前記絶縁
膜の比誘電率は、シリコン酸化膜の比誘電率より高いこ
とが望ましい。
膜の比誘電率は、シリコン酸化膜の比誘電率より高いこ
とが望ましい。
【００２５】又、前記ソース・ドレイン領域の下の前記
絶縁膜の比誘電率は、シリコン酸化膜の比誘電率より低
いことが望ましい。
絶縁膜の比誘電率は、シリコン酸化膜の比誘電率より低
いことが望ましい。
【００２６】この発明に係る第１の半導体装置製造方法
は、半導体基板上に第１の絶縁膜を介して半導体層を形
成する工程と、この半導体層上に第２の絶縁膜を形成す
る工程と、この第２の絶縁膜上にゲート電極をパターニ
ング形成する工程と、前記ゲート電極をマスクとして前
記半導体基板と同導電型のイオン注入を行い、前記半導
体基板よりも不純物濃度の高い高濃度領域を形成する工
程と、前記ゲート電極をマスクとして前記半導体基板と
逆導電型のイオン注入を行い、前記半導体層にソース・
ドレイン領域を形成する工程とを具備することを特徴と
する。
は、半導体基板上に第１の絶縁膜を介して半導体層を形
成する工程と、この半導体層上に第２の絶縁膜を形成す
る工程と、この第２の絶縁膜上にゲート電極をパターニ
ング形成する工程と、前記ゲート電極をマスクとして前
記半導体基板と同導電型のイオン注入を行い、前記半導
体基板よりも不純物濃度の高い高濃度領域を形成する工
程と、前記ゲート電極をマスクとして前記半導体基板と
逆導電型のイオン注入を行い、前記半導体層にソース・
ドレイン領域を形成する工程とを具備することを特徴と
する。
【００２７】前記第１の半導体装置製造方法について
は、前記高濃度領域を形成する工程の代わりに、前記価
電子帯の上端が前記半導体基板のそれより高い材料から
なる領域を形成する工程であっても良い。
は、前記高濃度領域を形成する工程の代わりに、前記価
電子帯の上端が前記半導体基板のそれより高い材料から
なる領域を形成する工程であっても良い。
【００２８】又、この場合、前記半導体基板がｐ型の
時、前記材料から成る領域を形成する工程は、前記半導
体基板にゲルマニウムをイオン注入し、前記ソース・ド
レイン領域を形成する工程は、前記半導体層にｎ型の導
電型を示す不純物をイオン注入することが望ましい。
時、前記材料から成る領域を形成する工程は、前記半導
体基板にゲルマニウムをイオン注入し、前記ソース・ド
レイン領域を形成する工程は、前記半導体層にｎ型の導
電型を示す不純物をイオン注入することが望ましい。
【００２９】この発明に係る第２の半導体装置製造方法
は、半導体基板上に第１の絶縁膜を形成する工程と、前
記絶縁膜及び前記半導体基板をエッチングし、前記半導
体基板に溝を形成する工程と、前記溝に第２の絶縁膜を
形成し、前記第１及び第２の絶縁膜の上面を平坦化する
工程と、前記第１及び第２の絶縁膜上に半導体層を形成
する工程と、この半導体層上に第３の絶縁膜を形成する
工程と、この第３の絶縁膜上にゲート電極をパターニン
グ形成する工程と、前記ゲート電極をマスクとして前記
半導体層と逆導電型のイオン注入を行い、前記半導体層
にソース・ドレイン領域を形成する工程とを具備するこ
とを特徴とする。
は、半導体基板上に第１の絶縁膜を形成する工程と、前
記絶縁膜及び前記半導体基板をエッチングし、前記半導
体基板に溝を形成する工程と、前記溝に第２の絶縁膜を
形成し、前記第１及び第２の絶縁膜の上面を平坦化する
工程と、前記第１及び第２の絶縁膜上に半導体層を形成
する工程と、この半導体層上に第３の絶縁膜を形成する
工程と、この第３の絶縁膜上にゲート電極をパターニン
グ形成する工程と、前記ゲート電極をマスクとして前記
半導体層と逆導電型のイオン注入を行い、前記半導体層
にソース・ドレイン領域を形成する工程とを具備するこ
とを特徴とする。
【００３０】この発明に係る第３の半導体装置製造方法
は、半導体基板上に第１の絶縁膜を形成する工程と、こ
の第１の絶縁膜の一部をエッチングする工程と、前記半
導体基板上の、前記第１の絶縁膜がエッチングされた部
分に、前記半導体基板と同導電型の半導体をエピタキシ
ャル成長法により形成する工程と、前記第１の絶縁膜、
及び前記エピタキシャル成長法により形成された半導体
上に、第２の絶縁膜を形成する工程と、前記第２の絶縁
膜上に半導体層を形成する工程と、この半導体層上に第
３の絶縁膜を形成する工程と、この第３の絶縁膜上にゲ
ート電極をパターニング形成する工程と、前記ゲート電
極をマスクとして前記半導体層と逆導電型のイオン注入
を行い、前記半導体層にソース・ドレイン領域を形成す
る工程とを具備することを特徴とする。
は、半導体基板上に第１の絶縁膜を形成する工程と、こ
の第１の絶縁膜の一部をエッチングする工程と、前記半
導体基板上の、前記第１の絶縁膜がエッチングされた部
分に、前記半導体基板と同導電型の半導体をエピタキシ
ャル成長法により形成する工程と、前記第１の絶縁膜、
及び前記エピタキシャル成長法により形成された半導体
上に、第２の絶縁膜を形成する工程と、前記第２の絶縁
膜上に半導体層を形成する工程と、この半導体層上に第
３の絶縁膜を形成する工程と、この第３の絶縁膜上にゲ
ート電極をパターニング形成する工程と、前記ゲート電
極をマスクとして前記半導体層と逆導電型のイオン注入
を行い、前記半導体層にソース・ドレイン領域を形成す
る工程とを具備することを特徴とする。
【００３１】この発明に係る第４の半導体装置製造方法
は、半導体基板上に第１の絶縁膜を介して半導体層を形
成する工程と、この半導体層上に第２の絶縁膜を形成す
る工程と、この第２の絶縁膜上にゲート電極を形成する
工程と、前記ゲート電極をマスクとして前記第１の絶縁
膜にフッ素をイオン注入し、前記第１の絶縁膜に低誘電
領域を形成する工程と、前記ゲート電極をマスクとして
前記半導体層と逆導電型のイオン注入を行い、前記低誘
電領域上の前記半導体層にソース・ドレイン領域を形成
する工程とを具備することを特徴とする。
は、半導体基板上に第１の絶縁膜を介して半導体層を形
成する工程と、この半導体層上に第２の絶縁膜を形成す
る工程と、この第２の絶縁膜上にゲート電極を形成する
工程と、前記ゲート電極をマスクとして前記第１の絶縁
膜にフッ素をイオン注入し、前記第１の絶縁膜に低誘電
領域を形成する工程と、前記ゲート電極をマスクとして
前記半導体層と逆導電型のイオン注入を行い、前記低誘
電領域上の前記半導体層にソース・ドレイン領域を形成
する工程とを具備することを特徴とする。
【００３２】前述したような第１及び第２の半導体装置
によれば、ＳＯＩ型ＭＩＳＦＥＴ内の空乏層または等電
位線が沢（凹，または下方向に凸）となるようにＳＯＩ
型ＭＩＳＦＥＴが形成される。このようなＳＯＩ型ＭＩ
ＳＦＥＴは、例えば、半導体基板上に設けられる高濃度
の領域や、半導体基板と半導体層との間に設けられる絶
縁膜の形状、または比誘電率を制御することにより実現
され、短チャネル効果の表れ方が逆になり、最適な制御
を行うことにより、チャネル長の微細化によるしきい電
圧Ｖthの変動を小さくすることができる。更に、半導体
の高濃度の領域を設ける場合には、チャネル部（領域）
に生じるＤＩＢＬを打ち消す方向にバリアが形成され、
ＤＩＢＬによる不具合を低減すると共に短チャネルによ
るしきい電圧Ｖthの低下を抑えることができる。
によれば、ＳＯＩ型ＭＩＳＦＥＴ内の空乏層または等電
位線が沢（凹，または下方向に凸）となるようにＳＯＩ
型ＭＩＳＦＥＴが形成される。このようなＳＯＩ型ＭＩ
ＳＦＥＴは、例えば、半導体基板上に設けられる高濃度
の領域や、半導体基板と半導体層との間に設けられる絶
縁膜の形状、または比誘電率を制御することにより実現
され、短チャネル効果の表れ方が逆になり、最適な制御
を行うことにより、チャネル長の微細化によるしきい電
圧Ｖthの変動を小さくすることができる。更に、半導体
の高濃度の領域を設ける場合には、チャネル部（領域）
に生じるＤＩＢＬを打ち消す方向にバリアが形成され、
ＤＩＢＬによる不具合を低減すると共に短チャネルによ
るしきい電圧Ｖthの低下を抑えることができる。
【００３３】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。
面を参照して説明する。
【００３４】先ず、後述するこの発明の実施の形態に係
る基本的な概念を説明する。以下の実施の形態で示され
るＳＯＩ型ＭＩＳＦＥＴでは、空乏層の形状が図１の破
線で示されるように形成される。図１に示される空乏層
は、従来のＳＯＩ型ＭＩＳＦＥＴでは尾根（凸）型であ
った形状が、沢（凹，または下方向に凸）型として形成
されている。なお、図１に示されるＭＩＳＦＥＴは、基
本的なＳＯＩ型ＭＩＳＦＥＴの構造を示しており、ｐ型
半導体基板１１上に絶縁膜であるシリコン酸化膜１２が
形成されている。このシリコン酸化膜１２上には、ｐ型
の半導体層に、所定の距離をおいてｎ+ 層のソース１３
と同じくｎ+ 層のドレイン１４が設けられている。この
ソース１３とドレイン１４との間のチャネル部１５上に
は、絶縁膜であるシリコン酸化膜１６が形成され、更に
このシリコン酸化膜上にゲート電極１７が形成されてい
る。
る基本的な概念を説明する。以下の実施の形態で示され
るＳＯＩ型ＭＩＳＦＥＴでは、空乏層の形状が図１の破
線で示されるように形成される。図１に示される空乏層
は、従来のＳＯＩ型ＭＩＳＦＥＴでは尾根（凸）型であ
った形状が、沢（凹，または下方向に凸）型として形成
されている。なお、図１に示されるＭＩＳＦＥＴは、基
本的なＳＯＩ型ＭＩＳＦＥＴの構造を示しており、ｐ型
半導体基板１１上に絶縁膜であるシリコン酸化膜１２が
形成されている。このシリコン酸化膜１２上には、ｐ型
の半導体層に、所定の距離をおいてｎ+ 層のソース１３
と同じくｎ+ 層のドレイン１４が設けられている。この
ソース１３とドレイン１４との間のチャネル部１５上に
は、絶縁膜であるシリコン酸化膜１６が形成され、更に
このシリコン酸化膜上にゲート電極１７が形成されてい
る。
【００３５】又、ＳＯＩ型ＭＩＳＦＥＴ内の等電位分布
に着目すると、図２に示されるように、沢（凹，または
下方向に凸）型となるようにＳＯＩ型ＭＩＳＦＥＴ１０
が形成される。このように、この発明では、空乏層また
は等電位分布が沢（凹，または下方向に凸）型になるよ
うにＳＯＩ型ＭＩＳＦＥＴを形成する。
に着目すると、図２に示されるように、沢（凹，または
下方向に凸）型となるようにＳＯＩ型ＭＩＳＦＥＴ１０
が形成される。このように、この発明では、空乏層また
は等電位分布が沢（凹，または下方向に凸）型になるよ
うにＳＯＩ型ＭＩＳＦＥＴを形成する。
【００３６】以下、前記図１及び図２に示されるような
空乏層または等電位分布を実現する各種実施の形態を説
明する。
空乏層または等電位分布を実現する各種実施の形態を説
明する。
【００３７】次に、この発明の第１の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３８】この第１の実施の形態に係るＳＯＩ型ＭＯ
Ｓ(Metal-Oxide-Semiconductor) ＦＥＴ１００の断面図
を図３に示す。同図に示されるＳＯＩ型ＭＯＳＦＥＴ１
００は、ｐ型半導体基板１０１上に絶縁膜であるシリコ
ン酸化膜１０２が形成されている。このシリコン酸化膜
１０２上には、ｐ型の基板１１０に、所定の距離をおい
てｎ+ 層のソース１０３と同じくｎ+ 層のドレイン１０
４が設けられている。このソース１０３とドレイン１０
４との間のチャネル部１０５上には、ゲート絶縁膜であ
るシリコン酸化膜１０６が形成され、更にこのシリコン
酸化膜上にゲート電極１０７が形成されている。又、こ
の第１の実施の形態では、ｐ型の基板（ＳＯＩ層）１１
０に形成されるソース１０３及びドレイン１０４の下の
ｐ型半導体基板１０１に高濃度ｐ型領域１０８，１０９
がそれぞれ形成される。半導体基板１０１はｎ型のソー
ス１０３，ドレイン１０４とは逆導電型のｐ型である。
Ｓ(Metal-Oxide-Semiconductor) ＦＥＴ１００の断面図
を図３に示す。同図に示されるＳＯＩ型ＭＯＳＦＥＴ１
００は、ｐ型半導体基板１０１上に絶縁膜であるシリコ
ン酸化膜１０２が形成されている。このシリコン酸化膜
１０２上には、ｐ型の基板１１０に、所定の距離をおい
てｎ+ 層のソース１０３と同じくｎ+ 層のドレイン１０
４が設けられている。このソース１０３とドレイン１０
４との間のチャネル部１０５上には、ゲート絶縁膜であ
るシリコン酸化膜１０６が形成され、更にこのシリコン
酸化膜上にゲート電極１０７が形成されている。又、こ
の第１の実施の形態では、ｐ型の基板（ＳＯＩ層）１１
０に形成されるソース１０３及びドレイン１０４の下の
ｐ型半導体基板１０１に高濃度ｐ型領域１０８，１０９
がそれぞれ形成される。半導体基板１０１はｎ型のソー
ス１０３，ドレイン１０４とは逆導電型のｐ型である。
【００３９】ここで、図３に示されるＳＯＩ型ＭＯＳＦ
ＥＴ１００の、ゲート電圧ＶG をＶth、ドレイン電圧Ｖ
D を０．０５Ｖとしたときの電位分布を図４に示す。等
電位線は沢（凹，または下方向に凸）型になっている。
これは、チャネル部１０５の半導体基板１０１領域での
空乏層に比べて、ソース１０３及びドレイン１０４の下
の高濃度ｐ型領域１０８，１０９では、高濃度であるた
めに空乏層が延びないためである。更に、高濃度ｐ型領
域１０８，１０９による拡散電位差のため、等電位線は
沢型になる。沢の電位分布では微細化に伴いしきい電圧
Ｖthが増加する（原、名取、堀内 著、ＭＯＳトランジ
スタの動作理論、ｐ．１３５、近代科学社、及び、K.Na
tori, I.Sasaki and F.Masuoka, "An analysis of the
concaveMOSFET" IEEE Trans vol.ED-25, pp.448-456, 1
978年より）。しかし、この実施の形態では高濃度ｐ型
領域１０８，１０９の濃度を最適化、例えば高濃度ｐ型
領域１０８，１０９の不純物濃度の最高値を、ｐ型半導
体基板１０１の不純物濃度の最高値の１０倍以上かつ１
０4 倍以下にすることにより、チャネル長の微細化によ
るしきい電圧Ｖthの変動を小さくすることができる。
ＥＴ１００の、ゲート電圧ＶG をＶth、ドレイン電圧Ｖ
D を０．０５Ｖとしたときの電位分布を図４に示す。等
電位線は沢（凹，または下方向に凸）型になっている。
これは、チャネル部１０５の半導体基板１０１領域での
空乏層に比べて、ソース１０３及びドレイン１０４の下
の高濃度ｐ型領域１０８，１０９では、高濃度であるた
めに空乏層が延びないためである。更に、高濃度ｐ型領
域１０８，１０９による拡散電位差のため、等電位線は
沢型になる。沢の電位分布では微細化に伴いしきい電圧
Ｖthが増加する（原、名取、堀内 著、ＭＯＳトランジ
スタの動作理論、ｐ．１３５、近代科学社、及び、K.Na
tori, I.Sasaki and F.Masuoka, "An analysis of the
concaveMOSFET" IEEE Trans vol.ED-25, pp.448-456, 1
978年より）。しかし、この実施の形態では高濃度ｐ型
領域１０８，１０９の濃度を最適化、例えば高濃度ｐ型
領域１０８，１０９の不純物濃度の最高値を、ｐ型半導
体基板１０１の不純物濃度の最高値の１０倍以上かつ１
０4 倍以下にすることにより、チャネル長の微細化によ
るしきい電圧Ｖthの変動を小さくすることができる。
【００４０】即ち、この発明のように、ＳＯＩ型ＭＯＳ
ＦＥＴの半導体基板に高濃度ｐ型領域を形成することに
より短チャネル効果の表れ方が逆になり、高濃度ｐ型領
域の濃度を最適化することにより、チャネル長の微細化
によるしきい電圧Ｖthの変動を小さくすることができ
る。更に、このような構成によれば、チャネル部１０５
に生じるＤＩＢＬを打ち消す方向にｐ型半導体基板１０
１内にバリアが形成され、ＤＩＢＬによる不具合を低減
すると共に短チャネルによるしきい電圧Ｖthの低下を抑
えることができる。
ＦＥＴの半導体基板に高濃度ｐ型領域を形成することに
より短チャネル効果の表れ方が逆になり、高濃度ｐ型領
域の濃度を最適化することにより、チャネル長の微細化
によるしきい電圧Ｖthの変動を小さくすることができ
る。更に、このような構成によれば、チャネル部１０５
に生じるＤＩＢＬを打ち消す方向にｐ型半導体基板１０
１内にバリアが形成され、ＤＩＢＬによる不具合を低減
すると共に短チャネルによるしきい電圧Ｖthの低下を抑
えることができる。
【００４１】このようなＳＯＩ型ＭＯＳＦＥＴ１００の
製造工程を、各工程におけるＳＯＩ型ＭＯＳＦＥＴ１０
０の断面図を示す図５（ａ）〜（ｄ）を参照して説明す
る。
製造工程を、各工程におけるＳＯＩ型ＭＯＳＦＥＴ１０
０の断面図を示す図５（ａ）〜（ｄ）を参照して説明す
る。
【００４２】先ず、ｐ型半導体基板１０１上に周知のＳ
ＯＩ層形成技術を用いて、例えば厚さ２５ｎｍのＳＯＩ
層を形成する。ＳＯＩ層形成技術としては、例えば、ｐ
型半導体基板１０１を熱酸化して酸化膜１０２を１０ｎ
ｍ形成し、多結晶シリコン膜を２５ｎｍ堆積する。続い
て、例えばレーザ・ビーム・アニール技術を用いて前記
多結晶シリコン膜を単結晶化させＳＯＩ層を形成する。
次に図５（ａ）に示されるように、熱酸化により酸化膜
１１１を２０ｎｍ形成し、ボロンを加速電圧３０ｋｅ
Ｖ，ドーズ量１０11ｃｍ-2で前記ＳＯＩ層にイオン注入
しｐ型ＳＯＩ層１１０を形成する。次に、図５（ｂ）に
示されるように、酸化膜１１１をエッチング除去し、熱
酸化によりゲート酸化膜１０６を５ｎｍ形成する。更
に、ゲート電極となるタングステン膜１０７を０．４ｍ
堆積した後、タングステン膜１０７上にレジスト膜１１
２の堆積させてこのレジスト膜１１２に対してパターニ
ングを行う。次に、図５（ｃ）に示されるように、パタ
ーニングされたレジスト膜１１２をマスクとし、プラズ
マ・エッチングによりタングステン膜１０７をパターニ
ングし、ゲート電極１０７を形成する。次に、例えばボ
ロンを加速電圧６０ｋｅＶ，ドーズ量１０12ｃｍ-2でイ
オン注入し、ｐ型半導体基板１０１に高濃度ｐ型領域１
０８，１０９を形成する。この際、ｐ型ＳＯＩ層１１０
にも同様に高濃度ｐ型領域１１３，１１４が形成され
る。次に、図５（ｄ）に示されるように、砒素を例えば
加速電圧１５ｋｅＶ，ドーズ量１０14ｃｍ-2でイオン注
入し、ｎ型ソース・ドレイン領域１０３，１０４を形成
する。この後、ｎ型ソース・ドレイン領域１０３，１０
４に配線（図示せず）を形成しＭＯＳＦＥＴを作成す
る。
ＯＩ層形成技術を用いて、例えば厚さ２５ｎｍのＳＯＩ
層を形成する。ＳＯＩ層形成技術としては、例えば、ｐ
型半導体基板１０１を熱酸化して酸化膜１０２を１０ｎ
ｍ形成し、多結晶シリコン膜を２５ｎｍ堆積する。続い
て、例えばレーザ・ビーム・アニール技術を用いて前記
多結晶シリコン膜を単結晶化させＳＯＩ層を形成する。
次に図５（ａ）に示されるように、熱酸化により酸化膜
１１１を２０ｎｍ形成し、ボロンを加速電圧３０ｋｅ
Ｖ，ドーズ量１０11ｃｍ-2で前記ＳＯＩ層にイオン注入
しｐ型ＳＯＩ層１１０を形成する。次に、図５（ｂ）に
示されるように、酸化膜１１１をエッチング除去し、熱
酸化によりゲート酸化膜１０６を５ｎｍ形成する。更
に、ゲート電極となるタングステン膜１０７を０．４ｍ
堆積した後、タングステン膜１０７上にレジスト膜１１
２の堆積させてこのレジスト膜１１２に対してパターニ
ングを行う。次に、図５（ｃ）に示されるように、パタ
ーニングされたレジスト膜１１２をマスクとし、プラズ
マ・エッチングによりタングステン膜１０７をパターニ
ングし、ゲート電極１０７を形成する。次に、例えばボ
ロンを加速電圧６０ｋｅＶ，ドーズ量１０12ｃｍ-2でイ
オン注入し、ｐ型半導体基板１０１に高濃度ｐ型領域１
０８，１０９を形成する。この際、ｐ型ＳＯＩ層１１０
にも同様に高濃度ｐ型領域１１３，１１４が形成され
る。次に、図５（ｄ）に示されるように、砒素を例えば
加速電圧１５ｋｅＶ，ドーズ量１０14ｃｍ-2でイオン注
入し、ｎ型ソース・ドレイン領域１０３，１０４を形成
する。この後、ｎ型ソース・ドレイン領域１０３，１０
４に配線（図示せず）を形成しＭＯＳＦＥＴを作成す
る。
【００４３】以上のような工程を経ることによって、図
３に示されるようなＳＯＩ型ＭＯＳＦＥＴ１００を形成
できる。この第１の実施の形態における半導体装置の製
造方法によりｎ型ソース・ドレイン領域１０３，１０４
とは逆導電型のｐ型半導体基板１０１において、ｎ型ソ
ース・ドレイン領域１０３，１０４下に高濃度のｐ型領
域１０８，１０９を形成できる。この結果、この第１の
実施の形態に係る半導体装置においては、短チャネル効
果を低減することができ、且つＤＩＢＬを改善すること
ができる。
３に示されるようなＳＯＩ型ＭＯＳＦＥＴ１００を形成
できる。この第１の実施の形態における半導体装置の製
造方法によりｎ型ソース・ドレイン領域１０３，１０４
とは逆導電型のｐ型半導体基板１０１において、ｎ型ソ
ース・ドレイン領域１０３，１０４下に高濃度のｐ型領
域１０８，１０９を形成できる。この結果、この第１の
実施の形態に係る半導体装置においては、短チャネル効
果を低減することができ、且つＤＩＢＬを改善すること
ができる。
【００４４】ここで、しきい電圧Ｖthのチャネル長依存
性を図６を参照して説明する。同図に示される実線がこ
の第１の実施の形態に係るＳＯＩ型ＭＯＳＦＥＴ１００
の特性、破線が従来構造のＳＯＩ型ＭＯＳＦＥＴの特性
である。ここでは、図３におけるゲート酸化膜１０６の
厚さＴOXが５ｎｍ、ＳＯＩ層１１０の厚さＴSOI が１０
ｎｍ、埋め込み酸化膜１０２の厚さＴBOX が１０ｎｍ
で、ｎ型ソース・ドレイン領域１０３，１０４の不純物
濃度が１０20ｃｍ-3、ｐ型半導体基板１０１の不純物濃
度が１０16ｃｍ-3、高濃度ｐ型領域１０８，１０９の不
純物濃度の最高値が１０18ｃｍ-3のＳＯＩ型ＭＯＳＦＥ
Ｔ１００の特性である。ＳＯＩ型ＭＯＳＦＥＴの半導体
基板に高濃度ｐ型領域を導入することにより、チャネル
長の微細化によるしきい電圧Ｖthの変動を低減し、短チ
ャネル効果を抑えることができる。
性を図６を参照して説明する。同図に示される実線がこ
の第１の実施の形態に係るＳＯＩ型ＭＯＳＦＥＴ１００
の特性、破線が従来構造のＳＯＩ型ＭＯＳＦＥＴの特性
である。ここでは、図３におけるゲート酸化膜１０６の
厚さＴOXが５ｎｍ、ＳＯＩ層１１０の厚さＴSOI が１０
ｎｍ、埋め込み酸化膜１０２の厚さＴBOX が１０ｎｍ
で、ｎ型ソース・ドレイン領域１０３，１０４の不純物
濃度が１０20ｃｍ-3、ｐ型半導体基板１０１の不純物濃
度が１０16ｃｍ-3、高濃度ｐ型領域１０８，１０９の不
純物濃度の最高値が１０18ｃｍ-3のＳＯＩ型ＭＯＳＦＥ
Ｔ１００の特性である。ＳＯＩ型ＭＯＳＦＥＴの半導体
基板に高濃度ｐ型領域を導入することにより、チャネル
長の微細化によるしきい電圧Ｖthの変動を低減し、短チ
ャネル効果を抑えることができる。
【００４５】次に、前述した高濃度ｐ型領域１０８，１
０９を形成する代わりとして、ゲルマニウム（Ｇｅ）を
イオン注入してＳｉx Ｇｅ1-x の領域形成する製造方法
を説明する。この製造方法の各工程を図７（ａ）〜
（ｄ）に示すが、図７（ｃ）に示されるＳＯＩ型ＭＯＳ
ＦＥＴ１００の製造工程を除いた工程は、前述したボロ
ンのイオン注入による工程と同様の工程が適用できるの
で詳細な説明は省略する。
０９を形成する代わりとして、ゲルマニウム（Ｇｅ）を
イオン注入してＳｉx Ｇｅ1-x の領域形成する製造方法
を説明する。この製造方法の各工程を図７（ａ）〜
（ｄ）に示すが、図７（ｃ）に示されるＳＯＩ型ＭＯＳ
ＦＥＴ１００の製造工程を除いた工程は、前述したボロ
ンのイオン注入による工程と同様の工程が適用できるの
で詳細な説明は省略する。
【００４６】周知のＳＯＩ層形成技術により、ｐ型半導
体基板１０１上にＳＯＩ層が形成された後、図７（ａ）
に示されるように、ｐ型ＳＯＩ層が形成される。更に、
シリコン酸化膜１１１をエッチング除去され、図７
（ｂ）に示されるようにゲート酸化膜１０６が形成さ
れ、更に、タングステン膜１０７が堆積され、このタン
グステン膜上でレジスト膜１１２がパターニングされ
る。
体基板１０１上にＳＯＩ層が形成された後、図７（ａ）
に示されるように、ｐ型ＳＯＩ層が形成される。更に、
シリコン酸化膜１１１をエッチング除去され、図７
（ｂ）に示されるようにゲート酸化膜１０６が形成さ
れ、更に、タングステン膜１０７が堆積され、このタン
グステン膜上でレジスト膜１１２がパターニングされ
る。
【００４７】次に、図７（ｃ）に示されるように、パタ
ーニングされたレジスト膜１１２をマスクとして、プラ
ズマ・エッチングによりタングステン膜１０７をパター
ニングし、ゲート電極を形成する。この後、ゲルマニウ
ムを、例えば加速電圧３０ｋｅＶ，ドーズ量５×１０14
ｃｍ-2でイオン注入し、ｐ型半導体基板１０１にＳｉx
Ｇｅ1-x 領域１１５，１１６を形成する。ゲルマニウム
の他に、Ｓｎ（すず）を用いることもできる。又、この
時、ｐ型ＳＯＩ層１１０には、同じくＳｉx Ｇｅ1-x 領
域１１７，１１８が形成されている。次に、図７（ｄ）
に示されるように、砒素を、例えば加速電圧１５ｋｅ
Ｖ，ドーズ量１０14ｃｍ-2でイオン注入し、ソース・ド
レイン領域１０３，１０４を形成する。この後、周知の
技術を用いて配線を形成し、ＳＯＩ型ＭＯＳＦＥＴ１２
０を形成する。
ーニングされたレジスト膜１１２をマスクとして、プラ
ズマ・エッチングによりタングステン膜１０７をパター
ニングし、ゲート電極を形成する。この後、ゲルマニウ
ムを、例えば加速電圧３０ｋｅＶ，ドーズ量５×１０14
ｃｍ-2でイオン注入し、ｐ型半導体基板１０１にＳｉx
Ｇｅ1-x 領域１１５，１１６を形成する。ゲルマニウム
の他に、Ｓｎ（すず）を用いることもできる。又、この
時、ｐ型ＳＯＩ層１１０には、同じくＳｉx Ｇｅ1-x 領
域１１７，１１８が形成されている。次に、図７（ｄ）
に示されるように、砒素を、例えば加速電圧１５ｋｅ
Ｖ，ドーズ量１０14ｃｍ-2でイオン注入し、ソース・ド
レイン領域１０３，１０４を形成する。この後、周知の
技術を用いて配線を形成し、ＳＯＩ型ＭＯＳＦＥＴ１２
０を形成する。
【００４８】以上のような工程を経ることによって、図
７（ｄ）に示されるようなＳＯＩ型ＭＯＳＦＥＴ１２０
を形成できる。この半導体装置の製造方法によりｎ型ソ
ース・ドレイン領域１０３，１０４とは逆導電型のｐ型
半導体基板１０１において、ｎ型ソース・ドレイン領域
１０３，１０４下にＳｉx Ｇｅ1-x 領域１１５，１１６
を形成できる。このようなｐ型半導体基板１０１におい
て、図８に示されるバンド図に示すように、Ｓｉx Ｇｅ
1-x 化した領域では、価電子帯が０．３ｅＶ程度伝導帯
に近づく。この結果、チャネルでのＤＩＢＬを打ち消す
方向に半導体基板内にバリアが形成され、短チャネル効
果を低減することができる。
７（ｄ）に示されるようなＳＯＩ型ＭＯＳＦＥＴ１２０
を形成できる。この半導体装置の製造方法によりｎ型ソ
ース・ドレイン領域１０３，１０４とは逆導電型のｐ型
半導体基板１０１において、ｎ型ソース・ドレイン領域
１０３，１０４下にＳｉx Ｇｅ1-x 領域１１５，１１６
を形成できる。このようなｐ型半導体基板１０１におい
て、図８に示されるバンド図に示すように、Ｓｉx Ｇｅ
1-x 化した領域では、価電子帯が０．３ｅＶ程度伝導帯
に近づく。この結果、チャネルでのＤＩＢＬを打ち消す
方向に半導体基板内にバリアが形成され、短チャネル効
果を低減することができる。
【００４９】以上説明した第１の実施の形態により、Ｓ
ＯＩ型ＭＯＳＦＥＴの半導体基板に高濃度ｐ型領域また
はＳｉx Ｇｅ1-x 領域を導入することにより、チャネル
長の微細化によるしきい電圧Ｖthの変動を低減し、短チ
ャネル効果を抑えることができる。また、チャネルの下
の半導体基板には空乏層が延びるため、サブスレッショ
ルド特性のＳ係数は小さく保つことができ、サブスレッ
ショルド領域のドレイン電流を低減することができる。
ＯＩ型ＭＯＳＦＥＴの半導体基板に高濃度ｐ型領域また
はＳｉx Ｇｅ1-x 領域を導入することにより、チャネル
長の微細化によるしきい電圧Ｖthの変動を低減し、短チ
ャネル効果を抑えることができる。また、チャネルの下
の半導体基板には空乏層が延びるため、サブスレッショ
ルド特性のＳ係数は小さく保つことができ、サブスレッ
ショルド領域のドレイン電流を低減することができる。
【００５０】なお、この第１の実施の形態では、図３に
おける高濃度ｐ型領域１０８，１０９の濃度を１０18ｃ
ｍ-3、ｐ型半導体基板１０１の不純物濃度１０16ｃｍ-3
としたが、この発明の目的であるチャネル長の微細化に
よるＶthの変動を小さくするためには、高濃度ｐ型領域
の濃度を最適化、例えば高濃度ｐ型領域１０８，１０９
の不純物濃度の最高値を、ｐ型半導体基板１０１の不純
物濃度の最高値の１０倍以上かつ１０4 倍以下にすれば
よい。高濃度ｐ型領域の濃度をｐ型半導体基板１０１の
１０倍より小さくすると、しきい電圧Ｖthが減少する傾
向が見られ、逆に、高濃度ｐ型領域の濃度をｐ型半導体
基板１０１の１０4 倍より大きくすると、しきい電圧Ｖ
thが増加する傾向が見られる。又、この時、埋め込み酸
化膜１０２の厚さが２００ｎｍより厚いと高濃度ｐ型領
域の影響が薄れ、微細化と共にしきい電圧Ｖthが減少す
る。即ち、埋め込み酸化膜１０２の厚さＴBOX がＴBOX
≦２００ｎｍという条件で形成したＳＯＩ型ＭＯＳＦＥ
Ｔ１００が望ましい。
おける高濃度ｐ型領域１０８，１０９の濃度を１０18ｃ
ｍ-3、ｐ型半導体基板１０１の不純物濃度１０16ｃｍ-3
としたが、この発明の目的であるチャネル長の微細化に
よるＶthの変動を小さくするためには、高濃度ｐ型領域
の濃度を最適化、例えば高濃度ｐ型領域１０８，１０９
の不純物濃度の最高値を、ｐ型半導体基板１０１の不純
物濃度の最高値の１０倍以上かつ１０4 倍以下にすれば
よい。高濃度ｐ型領域の濃度をｐ型半導体基板１０１の
１０倍より小さくすると、しきい電圧Ｖthが減少する傾
向が見られ、逆に、高濃度ｐ型領域の濃度をｐ型半導体
基板１０１の１０4 倍より大きくすると、しきい電圧Ｖ
thが増加する傾向が見られる。又、この時、埋め込み酸
化膜１０２の厚さが２００ｎｍより厚いと高濃度ｐ型領
域の影響が薄れ、微細化と共にしきい電圧Ｖthが減少す
る。即ち、埋め込み酸化膜１０２の厚さＴBOX がＴBOX
≦２００ｎｍという条件で形成したＳＯＩ型ＭＯＳＦＥ
Ｔ１００が望ましい。
【００５１】また、ＳＯＩ層のチャネル領域部１０５の
厚さＴSOI が３００ｎｍより厚いと、ＳＯＩ層のチャネ
ル領域部１０５において電気的に中性な領域ができてし
まい、ＳＯＩ層のチャネル領域部１０５を完全に空乏化
することができない。ＳＯＩ層のチャネル領域部１０５
を完全に空乏化できれば、ＳＯＩ型ＭＯＳＦＥＴ１００
としての素子特性は向上する。即ち、ＳＯＩ層のチャネ
ル領域部１０５の厚さＴSOI がＴSOI ≦３００ｎｍとい
う条件で形成したＳＯＩ型ＭＯＳＦＥＴ１００が望まし
い。
厚さＴSOI が３００ｎｍより厚いと、ＳＯＩ層のチャネ
ル領域部１０５において電気的に中性な領域ができてし
まい、ＳＯＩ層のチャネル領域部１０５を完全に空乏化
することができない。ＳＯＩ層のチャネル領域部１０５
を完全に空乏化できれば、ＳＯＩ型ＭＯＳＦＥＴ１００
としての素子特性は向上する。即ち、ＳＯＩ層のチャネ
ル領域部１０５の厚さＴSOI がＴSOI ≦３００ｎｍとい
う条件で形成したＳＯＩ型ＭＯＳＦＥＴ１００が望まし
い。
【００５２】さらに、ｎ型ソース・ドレイン領域１０
３，１０４を形成するときの不純物の加速電圧は、高濃
度ｐ型領域１０８，１０９に対して影響のない、高濃度
ｐ型領域１０８，１０９を形成するときの不純物の加速
電圧以下にすることが望ましい。
３，１０４を形成するときの不純物の加速電圧は、高濃
度ｐ型領域１０８，１０９に対して影響のない、高濃度
ｐ型領域１０８，１０９を形成するときの不純物の加速
電圧以下にすることが望ましい。
【００５３】又、多結晶シリコン膜をレーザ・ビーム・
アニール技術で単結晶化させＳＯＩ層を形成したが、酸
素イオンをシリコン基板にイオン注入するＳＩＭＯＸ法
でＳＯＩ層を形成してもよい。また、この第１の実施の
形態ではｎチャネルＳＯＩ型ＭＯＳＦＥＴについて示し
たが、この発明はｐチャネルＳＯＩ型ＭＯＳＦＥＴにも
同様に適用することができる。この場合、半導体基板と
しては、ｎ型のものを用い、ソース・ドレイン領域の下
の領域に伝導帯の下端が前記半導体基板のそれより低い
材料からなる領域を設けると良い。
アニール技術で単結晶化させＳＯＩ層を形成したが、酸
素イオンをシリコン基板にイオン注入するＳＩＭＯＸ法
でＳＯＩ層を形成してもよい。また、この第１の実施の
形態ではｎチャネルＳＯＩ型ＭＯＳＦＥＴについて示し
たが、この発明はｐチャネルＳＯＩ型ＭＯＳＦＥＴにも
同様に適用することができる。この場合、半導体基板と
しては、ｎ型のものを用い、ソース・ドレイン領域の下
の領域に伝導帯の下端が前記半導体基板のそれより低い
材料からなる領域を設けると良い。
【００５４】次に、この発明の第２の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００５５】この第２の実施の形態に係るＳＯＩ型ＭＯ
ＳＦＥＴ２００の断面図を図９に示す。同図に示される
ＳＯＩ型ＭＯＳＦＥＴ２００は、ｐ型半導体基板２０１
上に絶縁膜であるシリコン酸化膜２０２が形成されてい
る。このシリコン酸化膜２０２上には、ｐ型の基板２１
０に、所定の距離をおいてｎ+ 層のソース領域２０３
と、同じくｎ+ 層のドレイン領域２０４が設けられてい
る。このソース２０３とドレイン２０４との間のチャネ
ル部２０５上には、絶縁膜であるシリコン酸化膜２０６
が形成され、更にこのシリコン酸化膜上にゲート電極２
０７が形成されている。又、この第２の実施の形態で
は、図９に示されるように、ソース・ドレイン領域２０
３，２０４の下部に位置するシリコン酸化膜（埋め込み
絶縁膜）２０２はチャネル領域２０５の下部に位置する
シリコン酸化膜２０２ａよりも薄い。
ＳＦＥＴ２００の断面図を図９に示す。同図に示される
ＳＯＩ型ＭＯＳＦＥＴ２００は、ｐ型半導体基板２０１
上に絶縁膜であるシリコン酸化膜２０２が形成されてい
る。このシリコン酸化膜２０２上には、ｐ型の基板２１
０に、所定の距離をおいてｎ+ 層のソース領域２０３
と、同じくｎ+ 層のドレイン領域２０４が設けられてい
る。このソース２０３とドレイン２０４との間のチャネ
ル部２０５上には、絶縁膜であるシリコン酸化膜２０６
が形成され、更にこのシリコン酸化膜上にゲート電極２
０７が形成されている。又、この第２の実施の形態で
は、図９に示されるように、ソース・ドレイン領域２０
３，２０４の下部に位置するシリコン酸化膜（埋め込み
絶縁膜）２０２はチャネル領域２０５の下部に位置する
シリコン酸化膜２０２ａよりも薄い。
【００５６】ここで、図９に示されるＳＯＩ型ＭＯＳＦ
ＥＴ２００において、ゲート電圧ＶG がＶthでドレイン
電圧ＶD が０．０５Ｖでの電位分布を図１０に示す。同
図に示されるように、等電位線は沢（凹または下方向に
凸）型になっている。これは、ソース・ドレイン領域２
０３，２０４の下部に位置する埋め込み絶縁膜２０２が
薄く、埋め込み絶縁膜２０２の下での半導体基板２０１
の空乏層端に比べて、チャネル領域２０５の埋め込み絶
縁膜２０２ａの下端が深いためである。
ＥＴ２００において、ゲート電圧ＶG がＶthでドレイン
電圧ＶD が０．０５Ｖでの電位分布を図１０に示す。同
図に示されるように、等電位線は沢（凹または下方向に
凸）型になっている。これは、ソース・ドレイン領域２
０３，２０４の下部に位置する埋め込み絶縁膜２０２が
薄く、埋め込み絶縁膜２０２の下での半導体基板２０１
の空乏層端に比べて、チャネル領域２０５の埋め込み絶
縁膜２０２ａの下端が深いためである。
【００５７】尾根型の電位分布ではチャネル長の微細化
に伴いしきい値Ｖthが低下し、逆に、沢型の電位分布で
は微細化に伴いＶthが増加する（原、名取、堀内 著、
ＭＯＳトランジスタの動作理論、ｐ．１３５、近代科学
社）。つまり、埋め込み絶縁膜２０２の厚さにより、短
チャネル効果の表れ方が逆になる。従って、ソース・ド
レイン領域２０３，２０４の埋め込み絶縁膜２０２の厚
さを最適化することにより、チャネル長の微細化による
Ｖthの変動を小さくすることができる。
に伴いしきい値Ｖthが低下し、逆に、沢型の電位分布で
は微細化に伴いＶthが増加する（原、名取、堀内 著、
ＭＯＳトランジスタの動作理論、ｐ．１３５、近代科学
社）。つまり、埋め込み絶縁膜２０２の厚さにより、短
チャネル効果の表れ方が逆になる。従って、ソース・ド
レイン領域２０３，２０４の埋め込み絶縁膜２０２の厚
さを最適化することにより、チャネル長の微細化による
Ｖthの変動を小さくすることができる。
【００５８】このようなＳＯＩ型ＭＯＳＦＥＴ２００の
製造工程を、各工程におけるＳＯＩ型ＭＯＳＦＥＴ２０
０の断面図を示す図１１（ａ）〜（ｅ）を参照して説明
する。
製造工程を、各工程におけるＳＯＩ型ＭＯＳＦＥＴ２０
０の断面図を示す図１１（ａ）〜（ｅ）を参照して説明
する。
【００５９】先ず、ｐ型半導体基板２０１を熱酸化して
酸化膜２０２を１０ｎｍ形成した後、レジスト膜２０８
を堆積し、図１１（ａ）に示されるように、周知の技術
により前記レジスト膜２０８をパターニングする。次
に、図１１（ｂ）に示されるように、前記パターニング
したレジスト膜２０８をマスクとしてプラズマ・エッチ
ングにより前記酸化膜２０２と半導体基板２０１をエッ
チングし、例えば深さ０．５μｍの溝２０９を形成す
る。次に、前記レジスト膜２０８を除去し、周知のＣＶ
Ｄ(Chemical Vapor Deposition) 法により酸化膜を全面
に例えば０．７μｍ堆積した後、図１１（ｃ）に示され
るように、周知のＣＭＰ（Chemical Polish）法により
平坦化し、前記溝２０９に酸化膜２１１を埋め込む。次
に、周知の張り合わせ法によりシリコン膜を張り合わせ
た後、前記シリコン膜を前記ＣＭＰ法により削り、厚さ
２５ｎｍのＳＯＩ層を形成する。次に、熱酸化により酸
化膜２１３を２０ｎｍ形成した後、ボロンを加速電圧３
０ｋｅＶ，ドーズ量１０11ｃｍ-2でイオン注入し、図１
１（ｄ）に示されるように、ｐ型ＳＯＩ層２１２を形成
する。次に、前記酸化膜２１３をエッチング除去し、熱
酸化によりゲート酸化膜２０６を５ｎｍ形成した後、ゲ
ート電極となるタングステン膜を０．４μｍ堆積し、周
知のパターニング技術によりタングステンのゲート電極
２０７を形成する。次に、図１１（ｅ）に示すように、
砒素を例えば加速電圧１５ｋｅＶ，ドーズ量１０14ｃｍ
-2でイオン注入し、ソース・ドレイン領域２０３，２０
４を形成する。この後、周知の技術で配線を形成しＭＯ
ＳＦＥＴ２００を形成する。
酸化膜２０２を１０ｎｍ形成した後、レジスト膜２０８
を堆積し、図１１（ａ）に示されるように、周知の技術
により前記レジスト膜２０８をパターニングする。次
に、図１１（ｂ）に示されるように、前記パターニング
したレジスト膜２０８をマスクとしてプラズマ・エッチ
ングにより前記酸化膜２０２と半導体基板２０１をエッ
チングし、例えば深さ０．５μｍの溝２０９を形成す
る。次に、前記レジスト膜２０８を除去し、周知のＣＶ
Ｄ(Chemical Vapor Deposition) 法により酸化膜を全面
に例えば０．７μｍ堆積した後、図１１（ｃ）に示され
るように、周知のＣＭＰ（Chemical Polish）法により
平坦化し、前記溝２０９に酸化膜２１１を埋め込む。次
に、周知の張り合わせ法によりシリコン膜を張り合わせ
た後、前記シリコン膜を前記ＣＭＰ法により削り、厚さ
２５ｎｍのＳＯＩ層を形成する。次に、熱酸化により酸
化膜２１３を２０ｎｍ形成した後、ボロンを加速電圧３
０ｋｅＶ，ドーズ量１０11ｃｍ-2でイオン注入し、図１
１（ｄ）に示されるように、ｐ型ＳＯＩ層２１２を形成
する。次に、前記酸化膜２１３をエッチング除去し、熱
酸化によりゲート酸化膜２０６を５ｎｍ形成した後、ゲ
ート電極となるタングステン膜を０．４μｍ堆積し、周
知のパターニング技術によりタングステンのゲート電極
２０７を形成する。次に、図１１（ｅ）に示すように、
砒素を例えば加速電圧１５ｋｅＶ，ドーズ量１０14ｃｍ
-2でイオン注入し、ソース・ドレイン領域２０３，２０
４を形成する。この後、周知の技術で配線を形成しＭＯ
ＳＦＥＴ２００を形成する。
【００６０】以上のような工程を経ることによって、こ
の発明に係る第２の実施の形態として図９に示されるＳ
ＯＩ型ＭＯＳＦＥＴ２００を形成することができる。即
ち、前述したような工程により、ソース・ドレイン領域
２０３，２０４の埋め込み絶縁膜（シリコン酸化膜）２
０２をチャネル領域の埋め込み絶縁膜２０２ａよりも薄
く形成できる。この結果、短チャネル効果を低減するこ
とが可能となる。
の発明に係る第２の実施の形態として図９に示されるＳ
ＯＩ型ＭＯＳＦＥＴ２００を形成することができる。即
ち、前述したような工程により、ソース・ドレイン領域
２０３，２０４の埋め込み絶縁膜（シリコン酸化膜）２
０２をチャネル領域の埋め込み絶縁膜２０２ａよりも薄
く形成できる。この結果、短チャネル効果を低減するこ
とが可能となる。
【００６１】ここで、しきい電圧Ｖthのチャネル長依存
性を図１２に示す。図１２では、この第２の実施の形態
によるＳＯＩ型ＭＯＳＦＥＴ２００のチャネル長依存性
を実線で、従来のＳＯＩ型ＭＯＳＦＥＴのチャネル長依
存性を破線で示している。なお、ここで用いられている
ＳＯＩ型ＭＯＳＦＥＴ２００の特性は、ゲート酸化膜２
０６の厚さＴOXが５ｎｍ、ＳＯＩ層２１０の厚さＴSOI
が１０ｎｍ、ソース・ドレイン領域２０３，２０４の下
の埋め込み酸化膜２０２の厚さが１０ｎｍ、チャネル領
域下の埋め込み酸化膜２０２ａの厚さが０．５μｍで、
ＳＯＩ層の不純物濃度が１０17ｃｍ-3、ｐ型半導体基板
２０１の不純物濃度が１０17ｃｍ-3である。破線に示さ
れる従来のＳＯＩ型ＭＯＳＦＥＴは、ソース・ドレイン
領域下の下地酸化膜の厚さもチャネル領域下の埋め込み
酸化膜の厚さと同じ０．５μｍである。図１２からも明
らかなように、ソース・ドレイン領域２０３，２０４下
の埋め込み酸化膜２０２を薄くすることにより、チャネ
ル長の微細化によるときい電圧Ｖthの変動を低減し、短
チャネル効果を抑えることができる。
性を図１２に示す。図１２では、この第２の実施の形態
によるＳＯＩ型ＭＯＳＦＥＴ２００のチャネル長依存性
を実線で、従来のＳＯＩ型ＭＯＳＦＥＴのチャネル長依
存性を破線で示している。なお、ここで用いられている
ＳＯＩ型ＭＯＳＦＥＴ２００の特性は、ゲート酸化膜２
０６の厚さＴOXが５ｎｍ、ＳＯＩ層２１０の厚さＴSOI
が１０ｎｍ、ソース・ドレイン領域２０３，２０４の下
の埋め込み酸化膜２０２の厚さが１０ｎｍ、チャネル領
域下の埋め込み酸化膜２０２ａの厚さが０．５μｍで、
ＳＯＩ層の不純物濃度が１０17ｃｍ-3、ｐ型半導体基板
２０１の不純物濃度が１０17ｃｍ-3である。破線に示さ
れる従来のＳＯＩ型ＭＯＳＦＥＴは、ソース・ドレイン
領域下の下地酸化膜の厚さもチャネル領域下の埋め込み
酸化膜の厚さと同じ０．５μｍである。図１２からも明
らかなように、ソース・ドレイン領域２０３，２０４下
の埋め込み酸化膜２０２を薄くすることにより、チャネ
ル長の微細化によるときい電圧Ｖthの変動を低減し、短
チャネル効果を抑えることができる。
【００６２】次に、前記ＳＯＩ型ＭＯＳＦＥＴ２００の
製造工程において、エピタキシャル成長による薄膜成長
技術を用いてチャネル部の下に位置する絶縁膜を厚くし
てＳＯＩ型ＭＯＳＦＥＴ２００を製造する方法を図１３
（ａ）〜（ｅ）を参照して説明する。
製造工程において、エピタキシャル成長による薄膜成長
技術を用いてチャネル部の下に位置する絶縁膜を厚くし
てＳＯＩ型ＭＯＳＦＥＴ２００を製造する方法を図１３
（ａ）〜（ｅ）を参照して説明する。
【００６３】先ず、ｐ型半導体基板２０１の上に、周知
のＣＶＤ法により酸化膜２２０を全面に、例えば、０．
５μｍ堆積した後、レジスト膜２２１を堆積し、図１３
（ａ）に示されるように、周知の技術により前記レジス
ト膜２２１をパターニングする。次に、図１３（ｂ）に
示されるように、前記パターニングしたレジスト膜２２
１をマスクとしてプラズマ・エッチングにより前記酸化
膜２２０をエッチングする。次に、前記レジスト膜２２
１を除去し、図１３（ｃ）に示されるように、周知のエ
ピタキシャル成長法によりｐ型シリコン層２２２，２２
３を形成する。次に、周知のＣＶＤ法により酸化膜２２
４を全面に、例えば、５０ｎｍ堆積し、ＣＭＰ法により
平坦化した後、周知の張り合わせ法により、シリコン膜
を張り合わせる。次に、前記シリコン膜をＣＭＰ法によ
り削り、厚さ２５ｎｍのＳＯＩ層を形成する。次に、熱
酸化により酸化膜２２５を２０ｎｍ形成した後、ボロン
を加速電圧３０ｋｅＶ，ドーズ量１０11ｃｍ-2でイオン
注入し、図１３（ｄ）に示されるように、ｐ型ＳＯＩ層
２２６を形成する。次に、前記酸化膜２２５をエッチン
グ除去し、熱酸化によりゲート酸化膜２０６を５ｎｍ形
成した後、ゲート電極となるタングステン膜を０．４μ
ｍ堆積し、周知のパターニング技術によりタングステン
のゲート電極２０７を形成する。次に、図１３（ｅ）に
示されるように、砒素を例えば加速電圧１５ｋｅＶ，ド
ーズ量１０14ｃｍ-2でイオン注入し、ソース・ドレイン
領域２０３，２０４を形成する。この後周知の技術で配
線を形成し図１３（ｅ）に示されるようなＳＯＩ型ＭＯ
ＳＦＥＴ２３０が製造される。
のＣＶＤ法により酸化膜２２０を全面に、例えば、０．
５μｍ堆積した後、レジスト膜２２１を堆積し、図１３
（ａ）に示されるように、周知の技術により前記レジス
ト膜２２１をパターニングする。次に、図１３（ｂ）に
示されるように、前記パターニングしたレジスト膜２２
１をマスクとしてプラズマ・エッチングにより前記酸化
膜２２０をエッチングする。次に、前記レジスト膜２２
１を除去し、図１３（ｃ）に示されるように、周知のエ
ピタキシャル成長法によりｐ型シリコン層２２２，２２
３を形成する。次に、周知のＣＶＤ法により酸化膜２２
４を全面に、例えば、５０ｎｍ堆積し、ＣＭＰ法により
平坦化した後、周知の張り合わせ法により、シリコン膜
を張り合わせる。次に、前記シリコン膜をＣＭＰ法によ
り削り、厚さ２５ｎｍのＳＯＩ層を形成する。次に、熱
酸化により酸化膜２２５を２０ｎｍ形成した後、ボロン
を加速電圧３０ｋｅＶ，ドーズ量１０11ｃｍ-2でイオン
注入し、図１３（ｄ）に示されるように、ｐ型ＳＯＩ層
２２６を形成する。次に、前記酸化膜２２５をエッチン
グ除去し、熱酸化によりゲート酸化膜２０６を５ｎｍ形
成した後、ゲート電極となるタングステン膜を０．４μ
ｍ堆積し、周知のパターニング技術によりタングステン
のゲート電極２０７を形成する。次に、図１３（ｅ）に
示されるように、砒素を例えば加速電圧１５ｋｅＶ，ド
ーズ量１０14ｃｍ-2でイオン注入し、ソース・ドレイン
領域２０３，２０４を形成する。この後周知の技術で配
線を形成し図１３（ｅ）に示されるようなＳＯＩ型ＭＯ
ＳＦＥＴ２３０が製造される。
【００６４】以上のような製造工程により、この第２の
実施の形態として図１３（ｅ）に示すＳＯＩ型ＭＯＳＦ
ＥＴ２３０を形成することができる。このＳＯＩ型ＭＯ
ＳＦＥＴ２３０では、ソース・ドレイン領域２０３，２
０４の下に位置する埋め込み絶縁膜をチャネル領域２０
５の下に位置する埋め込み絶縁膜よりも薄く形成するこ
とができる。この結果、短チャネル効果を低減すること
ができる。
実施の形態として図１３（ｅ）に示すＳＯＩ型ＭＯＳＦ
ＥＴ２３０を形成することができる。このＳＯＩ型ＭＯ
ＳＦＥＴ２３０では、ソース・ドレイン領域２０３，２
０４の下に位置する埋め込み絶縁膜をチャネル領域２０
５の下に位置する埋め込み絶縁膜よりも薄く形成するこ
とができる。この結果、短チャネル効果を低減すること
ができる。
【００６５】又、エピタキシャル成長中に、ボロンを高
濃度にドープすることにより、エピタキシャル領域２２
２，２２３を高濃度にすることができる。これにより短
チャネル効果を更に低減することができる。又、エピタ
キシャル成長中に、ゲルマニウムをドープすることによ
り、エピタキシャル領域２２２，２２３をＳｉＧｅにす
ることができる。これにより、ＤＩＢＬを抑えて短チャ
ネル効果を更に低減することができる。
濃度にドープすることにより、エピタキシャル領域２２
２，２２３を高濃度にすることができる。これにより短
チャネル効果を更に低減することができる。又、エピタ
キシャル成長中に、ゲルマニウムをドープすることによ
り、エピタキシャル領域２２２，２２３をＳｉＧｅにす
ることができる。これにより、ＤＩＢＬを抑えて短チャ
ネル効果を更に低減することができる。
【００６６】以上説明したように、この第２の実施の形
態によれば、ソース・ドレイン領域２０３，２０４の埋
め込み絶縁膜（シリコン酸化膜）２０２をチャネル領域
の埋め込み絶縁膜２０２ａよりも薄く形成できる（図９
参照）。この結果、短チャネル効果を低減することが可
能となる。
態によれば、ソース・ドレイン領域２０３，２０４の埋
め込み絶縁膜（シリコン酸化膜）２０２をチャネル領域
の埋め込み絶縁膜２０２ａよりも薄く形成できる（図９
参照）。この結果、短チャネル効果を低減することが可
能となる。
【００６７】尚、この第２の実施の形態では、図９にお
けるＳＯＩ層２１０の厚さＴSOI を１０ｎｍとしたが、
本発明の目的であるチャネル長の微細化によるしきい電
圧Ｖthの変動を小さくするためには、埋め込み絶縁膜中
の電位がチャネル表面の電位に影響を与える必要があ
り、このためにはＳＯＩ層２１０が完全に空乏化してい
なければならない。ＳＯＩ層のチャネル領域部２０５の
厚さＴSOI が３００ｎｍより厚いと、ＳＯＩ層のチャネ
ル領域部２０５において電気的に中性な領域ができてし
まい、ＳＯＩ層のチャネル領域部２０５を完全に空乏化
することができない。即ち、ＳＯＩ層のチャネル領域部
２０５の厚さＴSOI が３００ｎｍより薄い条件で形成し
たＳＯＩ型ＭＯＳＦＥＴ２００が望ましい。
けるＳＯＩ層２１０の厚さＴSOI を１０ｎｍとしたが、
本発明の目的であるチャネル長の微細化によるしきい電
圧Ｖthの変動を小さくするためには、埋め込み絶縁膜中
の電位がチャネル表面の電位に影響を与える必要があ
り、このためにはＳＯＩ層２１０が完全に空乏化してい
なければならない。ＳＯＩ層のチャネル領域部２０５の
厚さＴSOI が３００ｎｍより厚いと、ＳＯＩ層のチャネ
ル領域部２０５において電気的に中性な領域ができてし
まい、ＳＯＩ層のチャネル領域部２０５を完全に空乏化
することができない。即ち、ＳＯＩ層のチャネル領域部
２０５の厚さＴSOI が３００ｎｍより薄い条件で形成し
たＳＯＩ型ＭＯＳＦＥＴ２００が望ましい。
【００６８】又、この第２の実施の形態では、ｎチャネ
ルＳＯＩ型ＭＯＳＦＥＴについて示したが、本発明はｐ
チャネルＳＯＩ型ＭＯＳＦＥＴにも同様に適用すること
ができる。
ルＳＯＩ型ＭＯＳＦＥＴについて示したが、本発明はｐ
チャネルＳＯＩ型ＭＯＳＦＥＴにも同様に適用すること
ができる。
【００６９】次に、この発明に係る第３の実施の形態を
図面を参照して説明する。
図面を参照して説明する。
【００７０】図１４（ａ）〜（ｃ）にこの第３の実施の
形態に係るＳＯＩ型ＭＯＳＦＥＴを示す。同図に示され
るＳＯＩ型ＭＯＳＦＥＴ３００Ａ〜３００Ｃは、ｐ型半
導体基板３０１上に絶縁膜であるシリコン酸化膜３０２
が形成されている。このシリコン酸化膜３０２の膜厚
は、例えば、２０ｎｍである。また、このシリコン酸化
膜３０２上には、ｐ型の基板３１０に、所定の距離をお
いてｎ+ 層のソース領域３０３と、同じくｎ+ 層のドレ
イン領域３０４が設けられている。なお、ＳＯＩ膜の厚
みは、例えば、１０ｎｍである。このソース３０３とド
レイン３０４との間のチャネル部３０５上には、絶縁膜
であるシリコン酸化膜３０６が形成され、更にこのシリ
コン酸化膜上にゲート電極３０７が形成されている。更
に、図１４（ａ）に示されるＳＯＩ型ＭＯＳＦＥＴ３０
０Ａは、絶縁膜３０２の内、ソース・ドレイン領域３０
３，３０４の下部に低誘電率領域（εSD）３０８が形成
されている。図１４（ｂ）に示される３００Ｂは、ｐ型
半導体基板３０１の上に形成されている埋め込み絶縁膜
３０２の内、チャネル領域３０５の下部には比誘電率が
ソース・ドレイン領域の下部の絶縁膜３１１の比誘電率
（εSD）よりも高い、高誘電率領域（εch）３０９が形
成されている。図１４（ｃ）に示されるＳＯＩ型ＭＯＳ
ＦＥＴ３００Ｃは、絶縁膜３０２の内、ソース・ドレイ
ン領域の下部の一部に低誘電率領域３１２（εSD）が形
成されている。
形態に係るＳＯＩ型ＭＯＳＦＥＴを示す。同図に示され
るＳＯＩ型ＭＯＳＦＥＴ３００Ａ〜３００Ｃは、ｐ型半
導体基板３０１上に絶縁膜であるシリコン酸化膜３０２
が形成されている。このシリコン酸化膜３０２の膜厚
は、例えば、２０ｎｍである。また、このシリコン酸化
膜３０２上には、ｐ型の基板３１０に、所定の距離をお
いてｎ+ 層のソース領域３０３と、同じくｎ+ 層のドレ
イン領域３０４が設けられている。なお、ＳＯＩ膜の厚
みは、例えば、１０ｎｍである。このソース３０３とド
レイン３０４との間のチャネル部３０５上には、絶縁膜
であるシリコン酸化膜３０６が形成され、更にこのシリ
コン酸化膜上にゲート電極３０７が形成されている。更
に、図１４（ａ）に示されるＳＯＩ型ＭＯＳＦＥＴ３０
０Ａは、絶縁膜３０２の内、ソース・ドレイン領域３０
３，３０４の下部に低誘電率領域（εSD）３０８が形成
されている。図１４（ｂ）に示される３００Ｂは、ｐ型
半導体基板３０１の上に形成されている埋め込み絶縁膜
３０２の内、チャネル領域３０５の下部には比誘電率が
ソース・ドレイン領域の下部の絶縁膜３１１の比誘電率
（εSD）よりも高い、高誘電率領域（εch）３０９が形
成されている。図１４（ｃ）に示されるＳＯＩ型ＭＯＳ
ＦＥＴ３００Ｃは、絶縁膜３０２の内、ソース・ドレイ
ン領域の下部の一部に低誘電率領域３１２（εSD）が形
成されている。
【００７１】図１５（ａ）はＳＯＩ型ＭＯＳＦＥＴのチ
ャネル領域下部の埋め込み絶縁膜の比誘電率としきい値
の関係を示す図である。ゲート電極にｎ+ 多結晶シリコ
ンを使用した場合での結果である。チャネル領域下部の
絶縁膜の比誘電率を変えることにより、しきい電圧を所
望の値に設定することができる。なお、図１５ではチャ
ネル領域の不純物濃度Ｎchは１０17ｃｍ-3で一定であ
る。また、半導体基板の不純物濃度Ｎsub も１０17ｃｍ
-3で一定である。チャネル領域下部の埋め込み絶縁膜の
比誘電率を大きくすればしきい値が大きくなるので、そ
の分だけチャネル領域の不純物濃度を下げることができ
る。従って、モビリティの低下を防ぐことができ、非常
に高速な薄膜ＳＯＩ素子を提供できる。
ャネル領域下部の埋め込み絶縁膜の比誘電率としきい値
の関係を示す図である。ゲート電極にｎ+ 多結晶シリコ
ンを使用した場合での結果である。チャネル領域下部の
絶縁膜の比誘電率を変えることにより、しきい電圧を所
望の値に設定することができる。なお、図１５ではチャ
ネル領域の不純物濃度Ｎchは１０17ｃｍ-3で一定であ
る。また、半導体基板の不純物濃度Ｎsub も１０17ｃｍ
-3で一定である。チャネル領域下部の埋め込み絶縁膜の
比誘電率を大きくすればしきい値が大きくなるので、そ
の分だけチャネル領域の不純物濃度を下げることができ
る。従って、モビリティの低下を防ぐことができ、非常
に高速な薄膜ＳＯＩ素子を提供できる。
【００７２】図１５（ｂ）はＳＯＩ型ＭＯＳＦＥＴのソ
ース・ドレイン領域下部の埋め込み絶縁膜の比誘電率と
ソース・ドレイン領域の拡散静電容量の関係を示す図で
ある。ソース・ドレイン領域下部の埋め込み絶縁膜の比
誘電率を小さくするとソース・ドレイン領域の拡散静電
容量が小さくなる。素子の速度は静電容量に反比例する
のでソース・ドレイン領域下部の埋め込み絶縁膜の比誘
電率を小さくすることにより、非常に高速な薄膜ＳＯＩ
素子を提供する。
ース・ドレイン領域下部の埋め込み絶縁膜の比誘電率と
ソース・ドレイン領域の拡散静電容量の関係を示す図で
ある。ソース・ドレイン領域下部の埋め込み絶縁膜の比
誘電率を小さくするとソース・ドレイン領域の拡散静電
容量が小さくなる。素子の速度は静電容量に反比例する
のでソース・ドレイン領域下部の埋め込み絶縁膜の比誘
電率を小さくすることにより、非常に高速な薄膜ＳＯＩ
素子を提供する。
【００７３】図１６はＳＯＩ型ＭＯＳＦＥＴのソース・
ドレイン領域下部の埋め込み絶縁膜の比誘電率と短チャ
ネル効果の関係を示す図である。ソース・ドレイン領域
下部の埋め込み絶縁膜の比誘電率εSDを小さく（εSD＝
１．０）すると（実線）、実効ゲート長が短くなった場
合のしきい値の変化量が、埋め込み絶縁膜の比誘電率が
シリコン酸化物と同じ場合（εSD＝３．９）（破線）よ
りも小さくなる。即ち短チャネル効果が抑制される。
ドレイン領域下部の埋め込み絶縁膜の比誘電率と短チャ
ネル効果の関係を示す図である。ソース・ドレイン領域
下部の埋め込み絶縁膜の比誘電率εSDを小さく（εSD＝
１．０）すると（実線）、実効ゲート長が短くなった場
合のしきい値の変化量が、埋め込み絶縁膜の比誘電率が
シリコン酸化物と同じ場合（εSD＝３．９）（破線）よ
りも小さくなる。即ち短チャネル効果が抑制される。
【００７４】短チャネル効果が抑制される理由は次の通
りである。図１７はＳＯＩ型ＭＯＳＦＥＴのポテンシャ
ル分布を示す図である。図１７（ａ）はソース・ドレイ
ン領域下部の埋め込み絶縁膜の比誘電率εSDが１．０の
場合のポテンシャル分布を示す図である。図１７（ｂ）
はソース・ドレイン領域下部の埋め込み絶縁膜の比誘電
率εSDがシリコン酸化物と同じ３．９の場合のポテンシ
ャル分布を示す図である。なお、ここではドレインに１
Ｖを印加している。
りである。図１７はＳＯＩ型ＭＯＳＦＥＴのポテンシャ
ル分布を示す図である。図１７（ａ）はソース・ドレイ
ン領域下部の埋め込み絶縁膜の比誘電率εSDが１．０の
場合のポテンシャル分布を示す図である。図１７（ｂ）
はソース・ドレイン領域下部の埋め込み絶縁膜の比誘電
率εSDがシリコン酸化物と同じ３．９の場合のポテンシ
ャル分布を示す図である。なお、ここではドレインに１
Ｖを印加している。
【００７５】図１７（ｂ）では等電位分布は尾根型
（凸）である。一方、図１７（ａ）では等電位分布は平
らに近づく。これはソース・ドレイン領域下部の埋め込
み絶縁膜の比誘電率が小さいために、ソース・ドレイン
領域の下部で空乏層の伸びが抑制されるからである。電
気力線は凸型になるほど短チャネル効果は顕著になり、
反対に電気力線が平らな程、短チャネル効果は抑制され
る（原、名取、堀内 著、ＭＯＳトランジスタの動作理
論、ｐ.135、近代科学社）。ソース・ドレイン領域下部
の埋め込み絶縁膜の比誘電率εSDを小さくすると短チャ
ネル効果が抑制されるのはこの理由による。
（凸）である。一方、図１７（ａ）では等電位分布は平
らに近づく。これはソース・ドレイン領域下部の埋め込
み絶縁膜の比誘電率が小さいために、ソース・ドレイン
領域の下部で空乏層の伸びが抑制されるからである。電
気力線は凸型になるほど短チャネル効果は顕著になり、
反対に電気力線が平らな程、短チャネル効果は抑制され
る（原、名取、堀内 著、ＭＯＳトランジスタの動作理
論、ｐ.135、近代科学社）。ソース・ドレイン領域下部
の埋め込み絶縁膜の比誘電率εSDを小さくすると短チャ
ネル効果が抑制されるのはこの理由による。
【００７６】埋め込み絶縁膜にシリコン酸化物を用いる
場合、比誘電率を変更するには不純物を導入すれば良
い。シリコン酸化物にフッ素を導入すると比誘電率が低
下する。また、フッ素以外の元素を導入すると比誘電率
は上昇する。
場合、比誘電率を変更するには不純物を導入すれば良
い。シリコン酸化物にフッ素を導入すると比誘電率が低
下する。また、フッ素以外の元素を導入すると比誘電率
は上昇する。
【００７７】図１４（ａ）に示されるＳＯＩ型ＭＯＳＦ
ＥＴ３００Ａの製造方法を図１８（ａ）〜（ｃ）を参照
して説明する。
ＥＴ３００Ａの製造方法を図１８（ａ）〜（ｃ）を参照
して説明する。
【００７８】図１８（ａ）に図示する通り、埋め込み絶
縁膜３０２がシリコン酸化物で形成されたＳＯＩ基板で
あるＳＯＩ層３１０に、周知の方法であるイオン注入法
によりボロンを加速電圧２ｋＶ、ドーズ量２×１０12ｃ
ｍ-2で導入する。次に、ＳＯＩ層の表面を８５０℃で２
０分間熱酸化してゲート酸化膜３０６を形成した後、リ
ンを含んだ多結晶シリコンを周知のＣＶＤ（Chemical V
apor Deposition ）法によって０．４μｍの厚さで堆積
してゲート電極３０７を形成し、周知のリソグラフィー
法によりパターニングする。その後、図１４（ｂ）に図
示する通り、イオン注入法により、ソース・ドレイン領
域の下部となる埋め込み絶縁膜３０２中にフッ素を加速
電圧１０ｋＶ、ドーズ量１×１０15ｃｍ-2で導入して、
低誘電率領域３０８を形成する。次に、図５（ｃ）に図
示する通り、イオン注入法によりＳＯＩ層３１０に砒素
を加速電圧２ｋＶ、ドーズ量１０14ｃｍ-2で導入してソ
ース・ドレイン領域３０３，３０４を形成する。次に、
８５０℃で５分間の熱工程により不純物の活性化を行っ
た後、周知の方法により配線を行う。このような工程に
より、図１４（ａ）に示されるＳＯＩ型ＭＯＳＦＥＴ３
００Ａが製造される。
縁膜３０２がシリコン酸化物で形成されたＳＯＩ基板で
あるＳＯＩ層３１０に、周知の方法であるイオン注入法
によりボロンを加速電圧２ｋＶ、ドーズ量２×１０12ｃ
ｍ-2で導入する。次に、ＳＯＩ層の表面を８５０℃で２
０分間熱酸化してゲート酸化膜３０６を形成した後、リ
ンを含んだ多結晶シリコンを周知のＣＶＤ（Chemical V
apor Deposition ）法によって０．４μｍの厚さで堆積
してゲート電極３０７を形成し、周知のリソグラフィー
法によりパターニングする。その後、図１４（ｂ）に図
示する通り、イオン注入法により、ソース・ドレイン領
域の下部となる埋め込み絶縁膜３０２中にフッ素を加速
電圧１０ｋＶ、ドーズ量１×１０15ｃｍ-2で導入して、
低誘電率領域３０８を形成する。次に、図５（ｃ）に図
示する通り、イオン注入法によりＳＯＩ層３１０に砒素
を加速電圧２ｋＶ、ドーズ量１０14ｃｍ-2で導入してソ
ース・ドレイン領域３０３，３０４を形成する。次に、
８５０℃で５分間の熱工程により不純物の活性化を行っ
た後、周知の方法により配線を行う。このような工程に
より、図１４（ａ）に示されるＳＯＩ型ＭＯＳＦＥＴ３
００Ａが製造される。
【００７９】図１４（ｂ）に示されるＳＯＩ型ＭＯＳＦ
ＥＴ３００Ｂの製造方法を図１９（ａ）〜（ｄ）を参照
して説明する。
ＥＴ３００Ｂの製造方法を図１９（ａ）〜（ｄ）を参照
して説明する。
【００８０】まず、図１９（ａ）に図示する通り、埋め
込み絶縁膜３０２がシリコン酸化物で形成されたＳＯＩ
基板に、周知の方法であるイオン注入法によりゲルマニ
ウムを加速電圧４０ｋＶ、ドーズ量１０14ｃｍ-2で導入
し、埋め込み絶縁膜３０２中に高誘電率領域３０９を形
成する。次に、図１９（ｂ）に図示する通り、イオン注
入法によりＳＯＩ層３１０にボロンを加速電圧２ｋＶ、
ドーズ量２×１０12ｃｍ-2で導入する。次に、ＳＯＩ層
の表面を８５０℃で２０分間熱酸化してゲート酸化膜３
０６を形成した後、リンを含んだ多結晶シリコンを周知
のＣＶＤ（Chemical Vapor Deposition ）法によって
０．４μｍの厚さで堆積してゲート電極３０７を形成
し、周知のリソグラフィー法によりパターニングする。
その後、図１９（ｃ）に図示する通り、イオン注入法に
より、ソース・ドレイン領域３０３，３０４の下部とな
る埋め込み絶縁膜３０２中にフッ素を加速電圧１０ｋ
Ｖ、ドーズ量１×１０15ｃｍ-2で導入して、低誘電率領
域３１１を形成する。次に、図１９（ｄ）に図示する通
り、イオン注入法によりＳＯＩ層３１０に砒素を加速電
圧２ｋＶ、ドーズ量１０14ｃｍ-2で導入してソース・ド
レイン領域３０３，３０４を形成する。次に、８５０℃
で５分間熱工程により不純物の活性化を行った後、周知
の方法により配線を行う。以上の工程により、図１４
（ｂ）に示されるＳＯＩ型ＭＯＳＦＥＴ３００Ｂが製造
される。
込み絶縁膜３０２がシリコン酸化物で形成されたＳＯＩ
基板に、周知の方法であるイオン注入法によりゲルマニ
ウムを加速電圧４０ｋＶ、ドーズ量１０14ｃｍ-2で導入
し、埋め込み絶縁膜３０２中に高誘電率領域３０９を形
成する。次に、図１９（ｂ）に図示する通り、イオン注
入法によりＳＯＩ層３１０にボロンを加速電圧２ｋＶ、
ドーズ量２×１０12ｃｍ-2で導入する。次に、ＳＯＩ層
の表面を８５０℃で２０分間熱酸化してゲート酸化膜３
０６を形成した後、リンを含んだ多結晶シリコンを周知
のＣＶＤ（Chemical Vapor Deposition ）法によって
０．４μｍの厚さで堆積してゲート電極３０７を形成
し、周知のリソグラフィー法によりパターニングする。
その後、図１９（ｃ）に図示する通り、イオン注入法に
より、ソース・ドレイン領域３０３，３０４の下部とな
る埋め込み絶縁膜３０２中にフッ素を加速電圧１０ｋ
Ｖ、ドーズ量１×１０15ｃｍ-2で導入して、低誘電率領
域３１１を形成する。次に、図１９（ｄ）に図示する通
り、イオン注入法によりＳＯＩ層３１０に砒素を加速電
圧２ｋＶ、ドーズ量１０14ｃｍ-2で導入してソース・ド
レイン領域３０３，３０４を形成する。次に、８５０℃
で５分間熱工程により不純物の活性化を行った後、周知
の方法により配線を行う。以上の工程により、図１４
（ｂ）に示されるＳＯＩ型ＭＯＳＦＥＴ３００Ｂが製造
される。
【００８１】図１４（ｃ）に示されるＳＯＩ型ＭＯＳＦ
ＥＴ３００Ｃの製造方法を図２０（ａ）〜（ｃ）を参照
して説明する。
ＥＴ３００Ｃの製造方法を図２０（ａ）〜（ｃ）を参照
して説明する。
【００８２】図２０（ａ）に図示する通り、埋め込み絶
縁層３０２がシリコン酸化物で形成されたＳＯＩ基板
に、周知の方法であるイオン注入法によりＳＯＩ層３１
０にボロンを加速電圧２ｋＶ、ドーズ量２×１０12ｃｍ
-2で導入する。次に、ＳＯＩ層の表面を８５０℃で２０
分間熱酸化してゲート酸化膜３０６を形成した後、リン
を含んだ多結晶シリコンを周知のＣＶＤ（Chemical Vap
or Deposition ）法によって０．４μｍの厚さで堆積し
てゲート電極３０７を形成し、周知のリソグラフィー法
によりパターニングする。その後、図２０（ｂ）に図示
する通り、イオン注入法により、ソース・ドレイン領域
３０３，３０４の下部となる埋め込み絶縁膜３０２中に
フッ素を加速電圧５ｋＶ、ドーズ量１×１０15ｃｍ-2で
導入して、低誘電率領域３１２を形成する。次に、図２
０（ｃ）に図示する通り、イオン注入法によりＳＯＩ層
３１０に砒素を加速電圧２ｋＶ、ドーズ量１０14ｃｍ-2
で導入してソース・ドレイン領域３０３，３０４を形成
する。次に、８５０℃で５分間の熱工程により不純物の
活性化を行った後、周知の方法により配線を行う。以上
のような工程により、図１４（ｃ）に示されるＳＯＩ型
ＭＯＳＦＥＴ３００Ｃが製造される。
縁層３０２がシリコン酸化物で形成されたＳＯＩ基板
に、周知の方法であるイオン注入法によりＳＯＩ層３１
０にボロンを加速電圧２ｋＶ、ドーズ量２×１０12ｃｍ
-2で導入する。次に、ＳＯＩ層の表面を８５０℃で２０
分間熱酸化してゲート酸化膜３０６を形成した後、リン
を含んだ多結晶シリコンを周知のＣＶＤ（Chemical Vap
or Deposition ）法によって０．４μｍの厚さで堆積し
てゲート電極３０７を形成し、周知のリソグラフィー法
によりパターニングする。その後、図２０（ｂ）に図示
する通り、イオン注入法により、ソース・ドレイン領域
３０３，３０４の下部となる埋め込み絶縁膜３０２中に
フッ素を加速電圧５ｋＶ、ドーズ量１×１０15ｃｍ-2で
導入して、低誘電率領域３１２を形成する。次に、図２
０（ｃ）に図示する通り、イオン注入法によりＳＯＩ層
３１０に砒素を加速電圧２ｋＶ、ドーズ量１０14ｃｍ-2
で導入してソース・ドレイン領域３０３，３０４を形成
する。次に、８５０℃で５分間の熱工程により不純物の
活性化を行った後、周知の方法により配線を行う。以上
のような工程により、図１４（ｃ）に示されるＳＯＩ型
ＭＯＳＦＥＴ３００Ｃが製造される。
【００８３】以上説明したようにこの第３の実施の形態
によれば、しきい値が適正に設定可能で、かつ、ソース
・ドレイン領域の静電容量が小さく、短チャネル効果も
抑制された、飛躍的に高速なＳＯＩ素子を提供すること
ができる。例えば、前記図１４（ｂ）に示されるＳＯＩ
型ＭＯＳＦＥＴ３００Ｂにおいて、εSD＝１，εch＝
３．９とする場合、等電位分布は、図２１に示されるよ
うになる。同図からも明らかなように、等電位線は谷
（凹または下方向に凸）型になっている。尾根型の電位
分布ではチャネル長の微細化に伴いしきい値Ｖthが低下
し、逆に、谷型の電位分布では微細化に伴いＶthが増加
する（原、名取、堀内 著、ＭＯＳトランジスタの動作
理論、ｐ．１３５、近代科学社）。つまり、埋め込み酸
化膜の誘電率を制御することにより短チャネル効果の表
れ方が逆になる。従って、埋め込み酸化膜の誘電率を最
適化することにより、チャネル長の微細化によるＶthの
変動を小さくすることができる。又、チャネル領域の不
純物濃度を高くしてしきい値の調整を行う等、薄膜ＳＯ
Ｉ素子の大きな特徴であるモビリティの増大を消失させ
る、という欠点を克服することができる。
によれば、しきい値が適正に設定可能で、かつ、ソース
・ドレイン領域の静電容量が小さく、短チャネル効果も
抑制された、飛躍的に高速なＳＯＩ素子を提供すること
ができる。例えば、前記図１４（ｂ）に示されるＳＯＩ
型ＭＯＳＦＥＴ３００Ｂにおいて、εSD＝１，εch＝
３．９とする場合、等電位分布は、図２１に示されるよ
うになる。同図からも明らかなように、等電位線は谷
（凹または下方向に凸）型になっている。尾根型の電位
分布ではチャネル長の微細化に伴いしきい値Ｖthが低下
し、逆に、谷型の電位分布では微細化に伴いＶthが増加
する（原、名取、堀内 著、ＭＯＳトランジスタの動作
理論、ｐ．１３５、近代科学社）。つまり、埋め込み酸
化膜の誘電率を制御することにより短チャネル効果の表
れ方が逆になる。従って、埋め込み酸化膜の誘電率を最
適化することにより、チャネル長の微細化によるＶthの
変動を小さくすることができる。又、チャネル領域の不
純物濃度を高くしてしきい値の調整を行う等、薄膜ＳＯ
Ｉ素子の大きな特徴であるモビリティの増大を消失させ
る、という欠点を克服することができる。
【００８４】以上の第３実施の形態では、主にｎチャネ
ルＳＯＩ型ＭＯＳＦＥＴについて述べたが、同様に、ｐ
チャネルＳＯＩ型ＭＯＳＦＥＴにも適用できることは、
言うまでもない。
ルＳＯＩ型ＭＯＳＦＥＴについて述べたが、同様に、ｐ
チャネルＳＯＩ型ＭＯＳＦＥＴにも適用できることは、
言うまでもない。
【００８５】更に、前述した第１から第３の実施の形態
では、ＭＯＳＦＥＴについて説明をしているが、シリコ
ン酸化膜の代わりに、シリコン窒化膜、シリコン酸化膜
とシリコン窒化膜との積層膜、シリコンオキシナイトラ
イド膜等の絶縁膜を用いたＭＩＳＦＥＴ(Metal-Insulat
or-Semiconductor Field Effect Transistor) に対して
もこの発明を適用できる。
では、ＭＯＳＦＥＴについて説明をしているが、シリコ
ン酸化膜の代わりに、シリコン窒化膜、シリコン酸化膜
とシリコン窒化膜との積層膜、シリコンオキシナイトラ
イド膜等の絶縁膜を用いたＭＩＳＦＥＴ(Metal-Insulat
or-Semiconductor Field Effect Transistor) に対して
もこの発明を適用できる。
【００８６】以上、この発明に係る第１の実施の形態か
ら第３の実施の形態までを説明した。しかし、この発明
はこれらの実施の形態により限定されることはない。例
えば、前述した各実施の形態を組み合わせることも可能
である。図２２（ａ）及び（ｂ）は、前述した第１の実
施の形態と、第２の実施の形態とを組み合わせたＳＯＩ
型ＭＯＳＦＥＴの構造を示す。図２２（ａ）は、前記第
１の実施の形態における、ソース・ドレイン領域の下に
高濃度のｐ領域を設けた構造と、前記第２の実施の形態
に示された構造とを組み合わせたＳＯＩ型ＭＯＳＦＥＴ
の構造である。図２２（ｂ）は、前記第１の実施の形態
における、ソース・ドレイン領域の下にＳｉx Ｇｅ1-x
領域を設けた構造と、前記第２実施の形態に示された構
造とを組み合わせたＳＯＩ型ＭＯＳＦＥＴの構造であ
る。又、図２３は、前記第１の実施の形態に示される構
造と前記第３の実施の形態に示される構造とを組み合わ
せたＳＯＩ型ＭＯＳＦＥＴの構造である。この図２３に
おいて、ｐ+ 領域の代わりにＳｉx Ｇｅ1-x 領域を形成
しても良い。図２４は、前記第２の実施の形態に示され
た構造と前記第３の実施の形態に示された構造とを組み
合わせたＳＯＩ型ＭＯＳＦＥＴの構造である。図２５
は、前述した第１、第２、及び第３の実施の形態を組み
合わせたＳＯＩ型ＭＯＳＦＥＴの構造が示されている。
この図２５において、ｐ+ 領域の代わりに、Ｓｉx Ｇｅ
1-x 領域を形成しても良い。このように、各種実施の形
態を組み合わせることにより、より効果的なＳＯＩ型Ｍ
ＯＳＦＥＴを提供することが可能となる。
ら第３の実施の形態までを説明した。しかし、この発明
はこれらの実施の形態により限定されることはない。例
えば、前述した各実施の形態を組み合わせることも可能
である。図２２（ａ）及び（ｂ）は、前述した第１の実
施の形態と、第２の実施の形態とを組み合わせたＳＯＩ
型ＭＯＳＦＥＴの構造を示す。図２２（ａ）は、前記第
１の実施の形態における、ソース・ドレイン領域の下に
高濃度のｐ領域を設けた構造と、前記第２の実施の形態
に示された構造とを組み合わせたＳＯＩ型ＭＯＳＦＥＴ
の構造である。図２２（ｂ）は、前記第１の実施の形態
における、ソース・ドレイン領域の下にＳｉx Ｇｅ1-x
領域を設けた構造と、前記第２実施の形態に示された構
造とを組み合わせたＳＯＩ型ＭＯＳＦＥＴの構造であ
る。又、図２３は、前記第１の実施の形態に示される構
造と前記第３の実施の形態に示される構造とを組み合わ
せたＳＯＩ型ＭＯＳＦＥＴの構造である。この図２３に
おいて、ｐ+ 領域の代わりにＳｉx Ｇｅ1-x 領域を形成
しても良い。図２４は、前記第２の実施の形態に示され
た構造と前記第３の実施の形態に示された構造とを組み
合わせたＳＯＩ型ＭＯＳＦＥＴの構造である。図２５
は、前述した第１、第２、及び第３の実施の形態を組み
合わせたＳＯＩ型ＭＯＳＦＥＴの構造が示されている。
この図２５において、ｐ+ 領域の代わりに、Ｓｉx Ｇｅ
1-x 領域を形成しても良い。このように、各種実施の形
態を組み合わせることにより、より効果的なＳＯＩ型Ｍ
ＯＳＦＥＴを提供することが可能となる。
【００８７】
【発明の効果】この発明によれば、短チャネル効果を低
減することのできるＳＯＩ型ＭＯＳＦＥＴを形成するこ
とができる。
減することのできるＳＯＩ型ＭＯＳＦＥＴを形成するこ
とができる。
【００８８】前述した第１の実施の形態では、ＳＯＩ型
ＭＯＳＦＥＴの半導体基板に高濃度ｐ型領域を導入する
ことにより、チャネル長の微細化によるしきい電圧Ｖth
の変動を低減し、短チャネル効果を抑えることができ
る。また、チャネルの下の半導体基板には空乏層が延び
るため、サブスレッショルド特性のＳ係数は小さく保つ
ことができ、サブスレッショルド領域のドレイン電流を
低減することができる。
ＭＯＳＦＥＴの半導体基板に高濃度ｐ型領域を導入する
ことにより、チャネル長の微細化によるしきい電圧Ｖth
の変動を低減し、短チャネル効果を抑えることができ
る。また、チャネルの下の半導体基板には空乏層が延び
るため、サブスレッショルド特性のＳ係数は小さく保つ
ことができ、サブスレッショルド領域のドレイン電流を
低減することができる。
【００８９】又、前記第２の実施の形態では、ソース・
ドレイン領域の下の絶縁膜（シリコン酸化膜）をチャネ
ル領域の下の絶縁膜よりも薄く形成することにより、短
チャネル効果を低減することが可能となる。
ドレイン領域の下の絶縁膜（シリコン酸化膜）をチャネ
ル領域の下の絶縁膜よりも薄く形成することにより、短
チャネル効果を低減することが可能となる。
【００９０】又、前記第３の実施の形態では、しきい値
が適正に設定可能で、かつ、ソース・ドレイン領域の静
電容量が小さく、短チャネル効果も抑制された、飛躍的
に高速なＳＯＩ素子を提供することができる。つまり、
埋め込み酸化膜の誘電率を制御することにより短チャネ
ル効果の表れ方が逆になる。従って、埋め込み酸化膜の
誘電率を最適化することにより、チャネル長の微細化に
よるＶthの変動を小さくすることができる。又、チャネ
ル領域の不純物濃度を高くしてしきい値の調整を行う
等、薄膜ＳＯＩ素子の大きな特徴であるモビリティの増
大が消失される、という欠点を克服することができる。
が適正に設定可能で、かつ、ソース・ドレイン領域の静
電容量が小さく、短チャネル効果も抑制された、飛躍的
に高速なＳＯＩ素子を提供することができる。つまり、
埋め込み酸化膜の誘電率を制御することにより短チャネ
ル効果の表れ方が逆になる。従って、埋め込み酸化膜の
誘電率を最適化することにより、チャネル長の微細化に
よるＶthの変動を小さくすることができる。又、チャネ
ル領域の不純物濃度を高くしてしきい値の調整を行う
等、薄膜ＳＯＩ素子の大きな特徴であるモビリティの増
大が消失される、という欠点を克服することができる。
【図１】この発明に係る各実施の形態におけるＳＯＩ型
ＭＯＳＦＥＴの空乏層の形状を示す図。
ＭＯＳＦＥＴの空乏層の形状を示す図。
【図２】この発明に係る各実施の形態におけるＳＯＩ型
ＭＯＳＦＥＴ内の等電位分布を示す図。
ＭＯＳＦＥＴ内の等電位分布を示す図。
【図３】この発明に係る第１の実施の形態におけるＳＯ
Ｉ型ＭＯＳＦＥＴの構造を示す断面図。
Ｉ型ＭＯＳＦＥＴの構造を示す断面図。
【図４】前記第１の実施の形態におけるＳＯＩ型ＭＯＳ
ＦＥＴの等電位分布を示す図。
ＦＥＴの等電位分布を示す図。
【図５】前記第１の実施の形態におけるＳＯＩ型ＭＯＳ
ＦＥＴの製造工程を説明するための図。
ＦＥＴの製造工程を説明するための図。
【図６】前記第１の実施の形態に係るＳＯＩ型ＭＯＳＦ
ＥＴにおいて、しきい電圧のチャネル長依存性を、従来
のＳＯＩ型ＭＯＳＦＥＴと比較する図。
ＥＴにおいて、しきい電圧のチャネル長依存性を、従来
のＳＯＩ型ＭＯＳＦＥＴと比較する図。
【図７】前記第１の実施の形態に係るＳＯＩ型ＭＯＳＦ
ＥＴにおいて、ゲルマニウムのイオン注入を適用した製
造工程を説明するための図。
ＥＴにおいて、ゲルマニウムのイオン注入を適用した製
造工程を説明するための図。
【図８】前記第１の実施の形態に係るＳＯＩ型ＭＯＳＦ
ＥＴにおいて、ゲルマニウムのイオン注入を適用したＳ
ＯＩ型ＭＯＳＦＥＴのｐ型半導体基板のバンド図。
ＥＴにおいて、ゲルマニウムのイオン注入を適用したＳ
ＯＩ型ＭＯＳＦＥＴのｐ型半導体基板のバンド図。
【図９】この発明に係る第２の実施の形態におけるＳＯ
Ｉ型ＭＯＳＦＥＴの構造を示す断面図。
Ｉ型ＭＯＳＦＥＴの構造を示す断面図。
【図１０】前記第２の実施の形態におけるＳＯＩ型ＭＯ
ＳＦＥＴの等電位分布を示す図。
ＳＦＥＴの等電位分布を示す図。
【図１１】前記第２の実施の形態におけるＳＯＩ型ＭＯ
ＳＦＥＴの製造工程を説明するための図。
ＳＦＥＴの製造工程を説明するための図。
【図１２】前記第２の実施の形態に係るＳＯＩ型ＭＯＳ
ＦＥＴにおいて、しきい値のチャネル依存性を、従来の
ＳＯＩ型ＭＯＳＦＥＴと比較する図。
ＦＥＴにおいて、しきい値のチャネル依存性を、従来の
ＳＯＩ型ＭＯＳＦＥＴと比較する図。
【図１３】前記第２の実施の形態に係るＳＯＩ型ＭＯＳ
ＦＥＴにおいて、薄膜成長技術を用いて製造する工程を
説明するための図。
ＦＥＴにおいて、薄膜成長技術を用いて製造する工程を
説明するための図。
【図１４】この発明に係る第３の実施の形態におけるＳ
ＯＩ型ＭＯＳＦＥＴの構造を示す断面図。
ＯＩ型ＭＯＳＦＥＴの構造を示す断面図。
【図１５】前記第３の実施の形態におけるＳＯＩ型ＭＯ
ＳＦＥＴの埋め込み絶縁膜の比誘電率としきい電圧及び
ソース・ドレイン容量との関係を示す図。
ＳＦＥＴの埋め込み絶縁膜の比誘電率としきい電圧及び
ソース・ドレイン容量との関係を示す図。
【図１６】前記第３の実施の形態におけるＳＯＩ型ＭＯ
ＳＦＥＴの埋め込み絶縁膜の比誘電率と短チャネル効果
との関係を示す図。
ＳＦＥＴの埋め込み絶縁膜の比誘電率と短チャネル効果
との関係を示す図。
【図１７】前記第３の実施の形態に係るＳＯＩ型ＭＯＳ
ＦＥＴにおいて、埋め込み絶縁膜の比誘電率を変更した
場合の等電位分布を説明するための図。
ＦＥＴにおいて、埋め込み絶縁膜の比誘電率を変更した
場合の等電位分布を説明するための図。
【図１８】前記第３の実施の形態におけるＳＯＩ型ＭＯ
ＳＦＥＴの製造工程を説明するための図。
ＳＦＥＴの製造工程を説明するための図。
【図１９】前記第３の実施の形態におけるＳＯＩ型ＭＯ
ＳＦＥＴの製造工程を説明するための図。
ＳＦＥＴの製造工程を説明するための図。
【図２０】前記第３の実施の形態におけるＳＯＩ型ＭＯ
ＳＦＥＴの製造工程を説明するための図。
ＳＦＥＴの製造工程を説明するための図。
【図２１】前記第３の実施の形態におけるＳＯＩ型ＭＯ
ＳＦＥＴの等電位分布を説明するための図。
ＳＦＥＴの等電位分布を説明するための図。
【図２２】前記第１の実施の形態に係る構造と、前記第
２の実施の形態に係る構造とを組み合わせたＳＯＩ型Ｍ
ＯＳＦＥＴの構造を示す断面図。
２の実施の形態に係る構造とを組み合わせたＳＯＩ型Ｍ
ＯＳＦＥＴの構造を示す断面図。
【図２３】前記第１の実施の形態に係る構造と、前記第
３の実施の形態に係る構造とを組み合わせたＳＯＩ型Ｍ
ＯＳＦＥＴの構造を示す断面図。
３の実施の形態に係る構造とを組み合わせたＳＯＩ型Ｍ
ＯＳＦＥＴの構造を示す断面図。
【図２４】前記第２の実施の形態に係る構造と、前記第
３の実施の形態に係る構造とを組み合わせたＳＯＩ型Ｍ
ＯＳＦＥＴの構造を示す断面図。
３の実施の形態に係る構造とを組み合わせたＳＯＩ型Ｍ
ＯＳＦＥＴの構造を示す断面図。
【図２５】前記第１、第２、及び第３の実施の形態に係
る構造を組み合わせたＳＯＩ型ＭＯＳＦＥＴの構造を示
す断面図。
る構造を組み合わせたＳＯＩ型ＭＯＳＦＥＴの構造を示
す断面図。
【図２６】従来のＭＯＳＦＥＴにおいて、短チャネル効
果が発生した時の空乏層の形状を示す図。
果が発生した時の空乏層の形状を示す図。
【図２７】従来のＭＯＳＦＥＴにおいて、短チャネル効
果が発生した時の等電位線の形状を示す図。
果が発生した時の等電位線の形状を示す図。
【図２８】従来のＳＯＩ型ＭＯＳＦＥＴの構成を示す断
面図。
面図。
【図２９】従来のＳＯＩ型ＭＯＳＦＥＴの等電位分布を
示す図。
示す図。
１００…ＳＯＩ型ＭＯＳＦＥＴ、１０１…ｐ型半導体基
板、１０２…絶縁膜（シリコン酸化膜）、１０３…ソー
ス（ソース領域）、１０４…ドレイン（ドレイン領
域）、１０５…チャネル部、１０６…ゲート絶縁膜（シ
リコン酸化膜）、１０７…ゲート、１０８，１０９…高
濃度ｐ型領域。
板、１０２…絶縁膜（シリコン酸化膜）、１０３…ソー
ス（ソース領域）、１０４…ドレイン（ドレイン領
域）、１０５…チャネル部、１０６…ゲート絶縁膜（シ
リコン酸化膜）、１０７…ゲート、１０８，１０９…高
濃度ｐ型領域。
Claims (11)
- 【請求項１】 半導体基板上の絶縁膜上に形成された半
導体層に所定距離だけ離間して設けられた一対の高濃度
不純物ソース・ドレイン領域と、このソース・ドレイン
領域に挟まれたチャネル領域上にゲート絶縁膜を介して
形成されたゲート電極とを有するＳＯＩＭＩＳ型半導体
装置において、 前記ゲート電極にしきい電圧を印加し、前記ソース・ド
レイン領域間に動作電圧を印加した場合、前記半導体基
板上の絶縁膜中の等電位線が前記チャネル領域の下の絶
縁膜中で凹型であることを特徴とする半導体装置。 - 【請求項２】 半導体基板上の絶縁膜上に形成された半
導体層に所定距離だけ離間して設けられた一対の高濃度
不純物ソース・ドレイン領域と、このソース・ドレイン
領域に挟まれたチャネル領域上にゲート絶縁膜を介して
形成されたゲート電極とを有するＳＯＩＭＩＳ型半導体
装置において、 前記ゲート電極にしきい電圧を印加し、前記ソース・ド
レイン領域間に動作電圧を印加した場合、前記半導体基
板に形成される空乏層が、凹型であることを特徴とする
半導体装置。 - 【請求項３】 前記半導体基板は、前記ソース・ドレイ
ン領域の下の領域に、前記半導体基板よりも不純物濃度
の高い不純物領域を具備することを特徴とする請求項１
または２記載の半導体装置。 - 【請求項４】 前記半導体基板は、前記ソース・ドレイ
ン領域と逆導電型であることを特徴とする請求項３記載
の半導体装置。 - 【請求項５】 前記ソース・ドレイン領域はｎ型であ
り、且つ、前記半導体基板はｐ型であり、前記ソース・
ドレイン領域の下の領域に、価電子帯の上端が該半導体
基板のそれより高い材料からなる領域を具備することを
特徴とする請求項１または２記載の半導体装置。 - 【請求項６】 前記半導体層の下部が平坦であり、前記
絶縁膜は、前記ソース・ドレイン領域の下の厚さが、前
記チャネル領域の下の厚さよりも薄いことを特徴とする
請求項１または２記載の半導体装置。 - 【請求項７】 前記ソース・ドレイン領域の下の前記絶
縁膜の比誘電率が、前記チャネル領域の下の前記絶縁膜
の比誘電率よりも低いことを特徴とする請求項１または
２記載の半導体装置。 - 【請求項８】 半導体基板上に第１の絶縁膜を介して半
導体層を形成する工程と、 この半導体層上に第２の絶縁膜を形成する工程と、 この第２の絶縁膜上にゲート電極をパターニング形成す
る工程と、 前記ゲート電極をマスクとして前記半導体基板と同導電
型のイオン注入を行い、前記半導体基板よりも不純物濃
度の高い高濃度領域を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板と逆導電
型のイオン注入を行い、前記半導体層にソース・ドレイ
ン領域を形成する工程とを具備することを特徴とする半
導体装置の製造方法。 - 【請求項９】 半導体基板上に第１の絶縁膜を形成する
工程と、 前記絶縁膜及び前記半導体基板をエッチングし、前記半
導体基板に溝を形成する工程と、 前記溝に第２の絶縁膜を形成し、前記第１及び第２の絶
縁膜の上面を平坦化する工程と、 前記第１及び第２の絶縁膜上に半導体層を形成する工程
と、 この半導体層上に第３の絶縁膜を形成する工程と、 この第３の絶縁膜上にゲート電極をパターニング形成す
る工程と、 前記ゲート電極をマスクとして前記半導体層と逆導電型
のイオン注入を行い、前記半導体層にソース・ドレイン
領域を形成する工程とを具備することを特徴とする半導
体装置の製造方法。 - 【請求項１０】 半導体基板上に第１の絶縁膜を形成す
る工程と、 この第１の絶縁膜の一部をエッチングする工程と、 前記半導体基板上の、前記第１の絶縁膜がエッチングさ
れた部分に、前記半導体基板と同導電型の半導体をエピ
タキシャル成長法により形成する工程と、 前記第１の絶縁膜、及び前記エピタキシャル成長法によ
り形成された半導体上に、第２の絶縁膜を形成する工程
と、 前記第２の絶縁膜上に半導体層を形成する工程と、 この半導体層上に第３の絶縁膜を形成する工程と、 この第３の絶縁膜上にゲート電極をパターニング形成す
る工程と、 前記ゲート電極をマスクとして前記半導体層と逆導電型
のイオン注入を行い、前記半導体層にソース・ドレイン
領域を形成する工程とを具備することを特徴とする半導
体装置の製造方法。 - 【請求項１１】 半導体基板上に第１の絶縁膜を介して
半導体層を形成する工程と、 この半導体層上に第２の絶縁膜を形成する工程と、 この第２の絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記第１の絶縁膜にフッ
素をイオン注入し、前記第１の絶縁膜に低誘電領域を形
成する工程と、 前記ゲート電極をマスクとして前記半導体層と逆導電型
のイオン注入を行い、前記低誘電領域上の前記半導体層
にソース・ドレイン領域を形成する工程とを具備するこ
とを特徴とする半導体装置の製造方法。
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